TECNOLOGIA LINEARI DC2222A Oversampling ADCs cun filtru digitale cunfigurabile
LTC2500-32/LTC2508-32/LTC2512-24: 32-Bit/24-Bit Oversampling ADCs cun filtru digitale cunfigurabile
DESSCRIPTION
U circuitu di dimostrazione 2222A presenta l'ADC LTC®2500-32, LTC2508-32 è LTC2512-24. L'LTC2500-32, LTC2508-32 è LTC2512-24 sò ADC SAR di bassa putenza, rumore, alta velocità, 32-bit / 24-bit cun un filtru di media digitale cunfigurabile integratu chì opera da una sola supply 2.5V. U testu seguente si riferisce à l'LTC2508-32 ma s'applica à tutte e parti, l'unica diferenza hè sample rate è u numeru di bit. U DC2222A dimostra u rendiment DC è AC di l'LTC2508-32 in cungiunzione cù i pannelli di raccolta di dati DC590 o DC2026 QuikEval™ è DC890 PScope™. Aduprate u DC590 o DC2026 per dimustrà u rendiment DC cum'è u rumore di punta à punta è a linearità DC. Aduprà u DC890 se precisu sampi tassi di ling sò richiesti o per dimustrà u rendiment AC cum'è SNR, THD, SINAD è SFDR. U DC2222A hè destinatu à mustrà a messa in terra, u piazzamentu è a selezzione di cumpunenti, u routing è l'annullamentu per questu ADC.
Disegnu files per questa scheda di circuitu cumpresi u schematicu, BOM è layout sò dispunibili à http://www.linear.com/demo/DC2222A o scansà u codice QR nantu à u spinu di u bordu. L, LT, LTC, LTM, Linear Technology è u logu Linear sò marchi registrati è QuikEval è PScope sò marchi di Linear Technology Corporation. Tutti l'altri marchi sò a pruprietà di i so rispettivi pruprietarii.
Figura 1. Schema di cunnessione DC2222A
PROCEDURA DI INIZIU RAPIDU
Table 1. DC2222A Assemblea è Opzioni Clock
| ASSEMBLEA VERSIONE |
U1 PART NUMRU |
MAX OUTPUT DATA TARIFU |
DF |
BITS |
MAX CLK IN FREQ |
OUTPUT |
MODE |
DIVISORE |
| DC2222A-A | LTC2500IDKD-32 | 175ksps | 4 | 32 | 70 MHz | A | Nisuna Verificà | 100 |
| 173ksps | 4 | 32 | 70 MHz | A | Verificate | 101 | ||
| 250ksps | 4 | 32 | 43 MHz | A | Lettura distribuita | 43 | ||
| 250ksps | 4 | 32 | 45 MHz | A | Verificate + Dis. Leghjite | 45 | ||
| 800ksps | 1 | 24 | 80 MHz | B | 100 | |||
| DC2222A-B | LTC2508IDKD-32 | 3.472ksps | 256 | 32 | 80 MHz | A | Nisuna Verificà | 90 |
| 2.900ksps | 256 | 32 | 75 MHz | A | Verificate | 101 | ||
| 3.906ksps | 256 | 32 | 43 MHz | A | Lettura distribuita | 43 | ||
| 3.906ksps | 256 | 32 | 45 MHz | A | Verificate + Dis. Leghjite | 45 | ||
| 900ksps | 1 | 14 | 90 MHz | B | 100 | |||
| DC2222A-C | LTC2512IDKD-24 | 350.877ksps | 4 | 24 | 80 MHz | A | Nisuna Verificà | 57 |
| 303.03ksps | 4 | 24 | 80 MHz | A | Verificate | 66 | ||
| 400ksps | 4 | 24 | 62.4 MHz | A | Lettura distribuita | 39 | ||
| 400ksps | 4 | 24 | 70.4 MHz | A | Verificate + Dis. Leghjite | 44 | ||
| 1.5 Msps | 1 | 14 | 85.5 MHz | B | 57
|
Verificate per assicurà chì tutti i jumpers sò stati cum'è descritti in a sezione DC2222A Jumpers. In particulare, assicuratevi chì VCCIO (JP3) hè stallatu à a pusizione 2.5V. U cuntrollu di u DC2222A cù u DC890 mentre chì JP3 di u DC2222A hè in a pusizione 3.3V pruvucarà una degradazione di rendiment notevuli in SNR è THD. E cunnessioni di jumper predeterminate configuranu l'ADC per utilizà a riferenza è i regulatori à bordu. L'entrata analogica hè DC accoppiata per difettu. Cunnette u DC2222A à un DC890 USB High Speed Data Collection Board utilizendu u connettore P1. (Ùn cunnette micca un controller PScope è un controller QuikEval à u stessu tempu.) In seguitu, cunnette u DC890 à un PC host cun un cable USB A / B standard. Applica ± 9V à i terminali indicati. Dopu applicà una fonte sinusoidale differenziale di jitter bassu à J2 è J4.
Cunnette un'onda sinusoidale 2.5VP-P à bassa jitter o un'onda quadrata à u connettore J1, utilizendu a Tabella 1 cum'è guida per a frequenza di clock adatta. Nota chì J1 hà una resistenza di terminazione 49.9Ω à a terra.
Eseguite u software PScope (versione PScope.exe K86 o più tardi) furnitu cù u DC890 o scaricallu da www.linear.com/software.
A documentazione cumpleta di u software hè dispunibule da u menu Aiutu. L'aghjurnamenti ponu esse scaricati da u menù di Strumenti. Verificate l'aghjurnamenti periodicamente postu chì e funzioni novi ponu esse aghjuntu.
U software PScope deve ricunnosce u DC2222A è cunfigurà automaticamente. A cunfigurazione predeterminata hè di leghje l'output filtratu cù Verify and Distributed Read micca sceltu è u Down Sampling Factor (DF) stabilitu à u più chjucu valore pussibule. Per cambià questu, cliccate nantu à u paràmetru Set Demo Bd Options di u PScope Tool Bar cum'è mostra in Figura 2. A casella Opzioni di cunfigurazione mostrata in Figure 3a, 3b è 3c permette à l'output ADC, DF, Verify and Distributed Read per esse stabilitu. In u casu di l'LTC2500, hè ancu pussibule di selezziunà u tipu di filtru, guadagnà cumpressione è guadagnà espansione. Se Verify ùn hè micca sceltu allora a PROCEDURA QUICK START
U numeru minimu di bit serà sguassatu. Se Verify hè sceltu, u numeru di bit clock out hè aumentatu di ottu chì include u numeru di sample prese per l'output attuale. Lettura distribuita permette un clock più lento à esse usatu sparghjendu i dati clock out in un numeru di samples. DF pò esse stabilitu nantu à una larga gamma chì hè determinata da u dispusitivu in usu. L'aumentu di DF migliurà u SNR. Teoricamente, SNR migliurà da 6dB se u down sampling factor hè aumentatu da un fattore di quattru. In pratica, u rumore di riferimentu eventualmente limità a migliione SNR. Aumentà u condensatore di bypass REF (C20) o utilizendu una riferenza esterna di rumore più bassu estenderà stu limitu.
Cliccate u buttone Collect (Vede a Figura 4) per cumincià à acquistà dati. U buttone Raccoglie dopu cambia in Pausa, chì pò esse clicatu per piantà l'acquisizione di dati.
Figura 2. PScope Toolbar
PROCEDURA DI INIZIU RAPIDU
DC590 O DC2026 QUICK START PROCEDURE
IMPORTANTE ! Per evitari danni à u DC2222A, assicuratevi chì JP6 di u DC590 o JP3 di u DC2026 hè stabilitu à 3.3V prima di cunnette à u DC2222A.
VCCIO (JP3) di u DC2222A deve esse in a pusizione 3.3V per l'operazione DC590 o DC2026 (QuikEval). Per utilizà un controller QuikEval cù u DC2222A, hè necessariu applicà -9V è terra à i terminali -9V è GND. 9V per u DC2222A hè furnitu da u cuntrollu QuikEval. Cunnette u controller QuikEval à un PC host cù un cable USB A / B standard. Cunnette u DC2222A à un controller QuikEval utilizendu u cable ribbon 14-conductor furnitu. (Ùn cunnette micca un controller QuikEval è PScope à u stessu tempu.) Applica una fonte di signale à J4 è J2. Nisun signalu di clock hè necessariu à J1 quandu si usa un cuntroller QuikEval. U signale di u clock hè furnitu da u cunnessu QuikEval (J3).
Eseguite u software QuikEval (versione K109 o più tardi) furnitu cù u controller QuikEval o scaricallu da
DC590 O DC2026 QUICK START PROCEDURE
Premendo u buttone di Configurazione, apparirà un menu di Opzioni di cunfigurazione simile à quellu mostratu per PScope, salvu chì solu l'output filtratu hè dispunibule è ùn ci sò micca opzioni per verificà è leghje distribuite. Aumentà DF riducerà u rumore cum'è mostra in l'histogramma di a Figura 6. U rumore serà ridutta da a radica quadrata di u numeru di volte u numeru di s.amples hè aumentatu. In pratica, cum'è input voltagL'aumentu di u rumore di riferimentu eventualmente limiterà a migliione di u rumore.
Figura 6. QuikEval Histogram cù DF = 1024
DC Power
U DC2222A richiede ± 9VDC è tira circa 115mA/-18mA quandu opera cù un clock 90MHz. A maiò parte di u currente di furnimentu hè cunsumatu da l'FPGA, op amps, regulatori è logica discreta nantu à u bordu. L'input 9VDC voltage alimenta l'ADC à traversu i regulatori LT1763 chì furnisce una prutezzione contra a polarità inversa accidentale. Regulatori supplementari furnisce u putere per l'FPGA è l'op amps. Vede a Figura 1 per i dettagli di cunnessione.
Quandu si usa u controller DC890, hè necessariu furnisce un jitter bassu 2.5VP-P (Se VCCIO hè in a pusizione 3.3V, u clock). amplitude deve esse 3.3VP-P.) sinusoidale o onda quadra à J1. L'input di u clock hè AC accoppiatu cusì u livellu DC di u segnu di u clock ùn hè micca impurtante. Un generatore di clock cum'è Rohde & Schwarz SMB100A hè cunsigliatu. Ancu un bonu generatore di clock pò principià à pruduce jitter notevoli à frequenze basse. Dunque hè cunsigliatu per i più bassiample rates per divide un clock di frequenza più alta à a frequenza di input desiderata. U rapportu di freccia di u clock à a tarifa di cunversione hè indicatu in a Tabella 1. Se l'input di u clock deve esse guidatu cù logica, hè cunsigliatu chì u terminatore 49.9Ω (R5) sia eliminatu. I bordi lenti in crescita ponu compromette u SNR di u cunvertitore in presenza di alta amplitudine segnali di input di frequenza più alta.
Parallel data output from this board (0V to 2.5V by default), s'ellu ùn hè micca cunnessu à u DC890, pò esse acquistatu da un analizzatore logicu, è successivamente impurtatu in un spreadsheet, o pacchettu matematicu secondu chì forma di trasfurmazioni di signali digitale hè desiderata. . In alternativa, i dati ponu esse alimentati direttamente in un circuitu di applicazione. Aduprate u pin 50 di P1 per latch the data. I dati ponu esse latched usendu a punta di caduta di stu signalu. In u modu di verificazione sò richiesti dui fronti di caduta per ogni data sample. I livelli di segnali di output di dati in P1 ponu ancu esse cambiati da 0V à 3.3V se u circuitu di l'applicazione richiede un vol più altu.tage. Questu hè realizatu movendu VCCIO (JP3) à a pusizione 3.3V.
A riferenza predeterminata hè a riferenza LTC6655 5V. Se un riferimentu esternu hè utilizatu, deve esse stallatu rapidamente in a presenza di glitches nantu à u pin REF. In riferimentu à u circuitu di riferimentu di Figura 7, desolder R37 è applicà u vol di riferimentu esternutage à u terminal VREF.
U driver predeterminatu per l'inputs analogichi di l'ADC nantu à u DC2222A hè mostratu in Figure 8a è 8b. Questi circuiti
tampone le signal d'entrée 0V à 5V appliqué à AIN+ et AIN–. Inoltre, queste bandi di circuiti limitanu u signale di input à l'ingressu ADC. Se u driver LTC2508-32 Figura 8a deve esse usatu per l'applicazioni AC, hè cunsigliatu di rimuovere i condensatori C71 è C73 è rimpiazzati cù condensatori di film sottile WIMA P/N SMDTC04470XA00KT00 4.7µF o equivalenti in e pusizioni C90 è C91. Questu furnisce a più bassa distorsione.
SETUP DC2222A
Questa scheda demo hè pruvata in casa per piglià una FFT di una onda sinusoidale applicata à l'input differenziale di a scheda demo. Questu implica l'usu di una fonte di clock à pocu jitter, cù un generatore sinusoidale di output differenziale à una frequenza vicinu à 200Hz. U livellu di u signale di input hè di circa -1dBFS. L'input hè cambiatu di livellu è filtratu cù u circuitu indicatu in Figura 9. Un FFT tipicu ottenutu cù DC2222A hè mostratu in Figura 4. Nota chì per calculà u SNR reale, u livellu di signale (F1). amplitude = -1dB) deve esse aghjuntu à u SNR chì PScope mostra. Cù l'exampu mostratu in a Figura 4 questu significa chì u SNR attuale seria 123.54dB invece di 122.54dB chì PScope mostra. Pigliendu a somma RMS di u SNR è THD ricalculati dà un SINAD di 117.75 dB. U THD mostratu hè statu ottenutu cù i condensatori WIMA opzionali.
Figura 9. Differential Level Shifter
Ci hè una quantità di scenarii chì ponu pruduce risultati ingannevoli quandu evaluate un ADC. Unu chì hè cumuna hè alimentazione u cunvertitore cù una freccia, chì hè un sub-multiplu di u sample rate, è chì eserciterà solu un picculu subset di i pussibuli codici di output. U metudu propiu hè di sceglie una frequenza M/N per a frequenza sinusoidale di input. N hè u numeru di samples in a FFT. M hè un numeru primu trà unu è N/2. Multiplicà M/N per sample rate per ottene a frequenza sinusoidale di input. Un altru scenariu chì pò dà risultati poveri hè s'ellu ùn avete micca un generatore sine capace di frequenza ppm
SETUP DC2222A
l'accuratezza o s'ellu ùn pò micca esse chjusu à a frequenza di u clock. Pudete aduprà una FFT cù finestra per riduce a fuga o a diffusione di u funnamintali, per ottene una approssimazione stretta di u rendiment ADC. Se a finestra hè necessaria, a finestra Blackman-Harris 92dB hè cunsigliatu. Se un ampLifier o fonte di clock cù un poveru rumore di fasa hè utilizatu, a finestra ùn migliurà u SNR.
Disposizione
Cum'è cù qualsiasi ADC d'altu rendiment, sta parte hè sensibile à u layout. L'area chì circundava immediatamente l'ADC nantu à u DC2222A deve esse usata cum'è una guida per u piazzamentu, è u routing di i diversi cumpunenti assuciati cù l'ADC. Eccu alcune cose da ricurdà quandu si mette una tavola per l'LTC2508-32. Un pianu di terra hè necessariu per ottene u massimu rendiment. Mantene i condensatori di bypass u più vicinu à i pin di furnimentu pussibule. Aduprate ritorni di bassa impedenza cunnessi direttamente à u pianu di terra per ogni condensatore di bypass. L'usu di un layout simmetricu intornu à l'inputs analogichi minimizzarà l'effetti di elementi parasitari. Scudo tracce di input analogicu cù terra per minimizzà l'accoppiamentu da altre tracce. Mantene e tracce u più curtu pussibule.
Selezzione di cumpunenti
Quandu guidate un ADC à pocu rumore, distorsione bassa cum'è l'LTC2508-32, a selezzione di cumpunenti hè impurtante per ùn degradà u rendiment. I resistori duveranu avè valori bassu per minimizzà u rumore è a distorsione. I resistori di film di metallu sò cunsigliati per riduce a distorsione causata da l'auto-riscaldamentu. Per via di u so bassu voltage coefficients, à più riduce distortion NPO o argentu mica capaci-tors deve esse usatu. Ogni buffer utilizatu per l'applicazioni AC duverebbe avè una distorsione bassa, un rumore bassu è un tempu di stabilimentu veloce cum'è l'LTC6363 è LT6202. Per l'applicazioni DC precise, l'LTC2057 hè ancu accettabile se un filtru di output adattatu hè applicatu.
DC2222A JUMPERS
Definizioni
- JP1: EEPROM hè solu per usu di fabbrica. Lasciate questu in a pusizione WP predeterminata.
- JP2: Coupling seleziona l'accoppiamento AC o DC di AIN–. L'impostazione predefinita hè DC.
- JP3: VCCIO stabilisce i livelli di output in P1 à 3.3V o 2.5V. Aduprate 2.5V per interfaccia à u DC890 chì hè u paràmetru predeterminatu. Aduprate 3.3V per interfaccia à u DC590 o DC2026.
-
JP4: CM stabilisce u bias DC per AIN+ è AIN– se l'inputs sò AC accoppiati. Per attivà l'accoppiamentu AC, R35 è R36 (R = 1k) mostrati in u schema di a Figura 10 deve esse installati. L'installazione di sti resistori degraderà u THD di u signale di input à l'ADC. VREF/2 è l'impostazione predefinita. Se EXT hè sceltu u modu cumuni di input voltage pò esse stabilitu cunducendu u terminal E5 (EXT_CM).
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JP5: Coupling seleziona l'accoppiamentu AC o DC di AIN+. L'impostazione predefinita hè DC.
MANUALE DEMO DC2222A
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Documenti / Risorse
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TECNOLOGIA LINEARI DC2222A Oversampling ADCs cun filtru digitale cunfigurabile [pdfGuida di l'utente DC2222A, Oversampling ADCs cun filtru digitale cunfigurabile, DC2222A Oversampling ADCs cun filtru digitale cunfigurable, ADC cun filtru digitale cunfigurable, Oversampling ADC, ADC |
