intel AN 522 Triển khai giao diện Bus LVDS trong các dòng thiết bị FPGA được hỗ trợ

Bus LVDS (BLVDS) mở rộng khả năng giao tiếp điểm-điểm LVDS sang cấu hình đa điểm. Multipoint BLVDS cung cấp một giải pháp hiệu quả cho các ứng dụng bảng nối đa điểm.

Hỗ trợ triển khai BLVDS trong các thiết bị Intel FPGA

Bạn có thể triển khai các giao diện BLVDS trong các thiết bị Intel này bằng cách sử dụng các tiêu chuẩn I/O được liệt kê.

Ghi chú:
Các tính năng về cường độ truyền động và tốc độ quay có thể lập trình trong các thiết bị này cho phép bạn tùy chỉnh hệ thống đa điểm của mình để có hiệu suất tối đa. Để xác định tốc độ dữ liệu tối đa được hỗ trợ, hãy thực hiện mô phỏng hoặc phép đo dựa trên ứng dụng và thiết lập hệ thống cụ thể của bạn.
BLVDS Quaview trên trang 4
Công nghệ BLVDS trong Thiết bị Intel ở trang 6
BLVDS Điện năng tiêu thụ ở trang 9
Thiết kế BLVDS Example ở trang 10
Phân tích Hiệu suất ở trang 17
Lịch sử sửa đổi tài liệu cho AN 522: Triển khai giao diện Bus LVDS trong các dòng thiết bị Intel FPGA được hỗ trợ ở trang 25
Thông tin liên quan
Tiêu chuẩn I/O cho Giao diện BLVDS trong Thiết bị Intel FPGA ở trang 7

BLVDS Quaview

Hệ thống BLVDS đa điểm điển hình bao gồm một số cặp máy phát và máy thu (bộ thu phát) được kết nối với xe buýt.
BLVDS đa điểmCấu hình trong hình trước cung cấp giao tiếp bán song công hai chiều trong khi giảm thiểu mật độ kết nối. Bất kỳ bộ thu phát nào cũng có thể đảm nhận vai trò phát, các bộ thu phát còn lại đóng vai trò thu (tại một thời điểm chỉ có một bộ phát có thể hoạt động). Kiểm soát lưu lượng xe buýt, thông qua giao thức hoặc giải pháp phần cứng thường được yêu cầu để tránh tranh chấp trình điều khiển trên xe buýt. Hiệu suất của một BLVDS đa điểm bị ảnh hưởng rất nhiều bởi tải và kết thúc điện dung trên xe buýt.
Những cân nhắc về thiết kế
Một thiết kế đa điểm tốt phải xem xét tải điện dung và đầu cuối trên xe buýt để có được tính toàn vẹn tín hiệu tốt hơn. Bạn có thể giảm thiểu điện dung tải bằng cách chọn bộ thu phát có điện dung chân cắm thấp, đầu nối có điện dung thấp và giữ cho chiều dài cuống ngắn. Một trong những cân nhắc thiết kế BLVDS đa điểm là trở kháng vi sai hiệu quả của một bus đầy tải, được gọi là trở kháng hiệu quả và độ trễ lan truyền qua bus. Các cân nhắc thiết kế BLVDS đa điểm khác bao gồm xu hướng không an toàn, loại đầu nối và sơ đồ chân, bố cục theo dõi bus PCB và thông số kỹ thuật tốc độ biên của trình điều khiển.
Trở kháng hiệu quả
Trở kháng hiệu dụng phụ thuộc vào trở kháng đặc tính vết của thanh cái Zo và tải điện dung trên thanh cái. Các đầu nối, sơ khai trên thẻ trình cắm, bao bì và điện dung đầu vào của bộ thu đều góp phần tải điện dung, làm giảm trở kháng hiệu dụng của bus.
Phương trình 1. Phương trình trở kháng vi sai hiệu quả
Sử dụng phương trình này để tính gần đúng trở kháng vi sai hiệu dụng của thanh cái có tải (Zeff).Ở đâu:

• Zdiff (Ω) ≈ 2 × Zo = trở kháng đặc tính vi sai của bus
•  Co (pF/inch) = điện dung đặc trưng trên một đơn vị chiều dài của thanh cái
• CL (pF) = điện dung của mỗi tải
•  N = số tải trên xe buýt
•  H (inch) = d × N = tổng chiều dài của xe buýt
•  d (inch) = khoảng cách giữa mỗi thẻ plug-in
•  Cd (pF/inch) = CL/d = điện dung phân tán trên mỗi đơn vị chiều dài trên xe buýt

Sự gia tăng điện dung tải hoặc khoảng cách gần hơn giữa các thẻ cắm sẽ làm giảm trở kháng hiệu dụng. Để tối ưu hóa hiệu suất hệ thống, điều quan trọng là phải chọn đầu nối và bộ thu phát có điện dung thấp. Giữ mỗi chiều dài cuống bộ thu giữa đầu nối và chân I/O của bộ thu phát càng ngắn càng tốt.
Trở kháng hiệu dụng chuẩn hóa so với Cd/Co
Hình này cho thấy ảnh hưởng của điện dung phân tán lên trở kháng hiệu dụng chuẩn hóa.Việc kết thúc được yêu cầu ở mỗi đầu của xe buýt, trong khi dữ liệu chảy theo cả hai hướng. Để giảm phản xạ và đổ chuông trên xe buýt, bạn phải ghép điện trở kết thúc với trở kháng hiệu dụng. Đối với hệ thống có Cd/Co = 3, trở kháng hiệu dụng bằng 0.5 lần Zdiff. Với các điểm cuối kép trên xe buýt, người lái xe thấy tải trọng tương đương gấp 0.25 lần Zdiff; và do đó làm giảm sự dao động của tín hiệu và biên độ nhiễu khác nhau trên đầu vào máy thu (nếu trình điều khiển LVDS tiêu chuẩn được sử dụng). Trình điều khiển BLVDS giải quyết vấn đề này bằng cách tăng dòng biến tần để đạt được mức âm lượng tương tự.tage xoay ở đầu vào máy thu.
Độ trễ lan truyền
Trễ lan truyền (tPD = Zo × Co) là thời gian trễ qua đường truyền trên một đơn vị chiều dài. Nó phụ thuộc vào trở kháng đặc tính và đặc tính
điện dung của xe buýt.
Độ trễ lan truyền hiệu quả
Đối với một xe buýt có tải, bạn có thể tính độ trễ lan truyền hiệu quả bằng phương trình này. Bạn có thể tính toán thời gian để tín hiệu truyền từ trình điều khiển A đến bộ thu B dưới dạng tPDEFF × độ dài của đường truyền giữa trình điều khiển A và bộ thu B.

Công nghệ BLVDS trong các thiết bị Intel

Trong các thiết bị Intel được hỗ trợ, giao diện BLVDS được hỗ trợ trong bất kỳ hàng hoặc cột I/ngân hàng nào được cấp nguồn bởi VCCIO 1.8 V (các thiết bị Intel Arria 10 và Intel Cyclone 10 GX) hoặc 2.5 V (các thiết bị được hỗ trợ khác). Trong các ngân hàng I/O này, giao diện được hỗ trợ trên các chân I/O vi sai nhưng không hỗ trợ trên các chân đầu vào hoặc đầu ra đồng hồ chuyên dụng. Tuy nhiên, trong các thiết bị Intel Arria 10 và Intel Cyclone 10 GX, giao diện BLVDS được hỗ trợ trên các chân đồng hồ chuyên dụng được sử dụng làm I/O chung.

•  Bộ phát BLVDS sử dụng hai bộ đệm đầu ra một đầu với bộ đệm đầu ra thứ hai được lập trình là đảo ngược.
•  Bộ thu BLVDS sử dụng bộ đệm đầu vào LVDS chuyên dụng.

Bộ đệm I/O BLVDS trong các thiết bị được hỗ trợSử dụng các bộ đệm đầu vào hoặc đầu ra khác nhau tùy thuộc vào loại ứng dụng:

• Ứng dụng nhiều điểm—sử dụng bộ đệm đầu vào hoặc đầu ra tùy thuộc vào việc thiết bị được dành cho hoạt động của trình điều khiển hay bộ thu.
• Ứng dụng đa điểm—bộ đệm đầu ra và bộ đệm đầu vào chia sẻ cùng các chân I/O. Bạn yêu cầu một tín hiệu kích hoạt đầu ra (oe) để chuyển trạng thái ba trạng thái của bộ đệm đầu ra LVDS khi nó không gửi tín hiệu.
•  Không bật tính năng kết thúc sê-ri trên chip (RS OCT) cho bộ đệm đầu ra.
• Sử dụng các điện trở bên ngoài ở bộ đệm đầu ra để cung cấp trở kháng phù hợp với sơ đồ trên thẻ trình cắm.
• Không kích hoạt kết thúc vi sai trên chip (RD OCT) cho bộ đệm đầu vào vi sai vì kết thúc bus thường được thực hiện bằng cách sử dụng các điện trở kết cuối bên ngoài ở cả hai đầu của bus.

Tiêu chuẩn I/O cho giao diện BLVDS trong thiết bị Intel FPGA
Bạn có thể triển khai giao diện BLVDS bằng cách sử dụng các tiêu chuẩn I/O có liên quan và các yêu cầu về cường độ hiện tại đối với các thiết bị Intel được hỗ trợ.
Hỗ trợ tính năng và tiêu chuẩn I/O cho Giao diện BLVDS trong các thiết bị Intel được hỗ trợ

1.  Chân DIFFIO_TX không hỗ trợ bộ thu vi sai LVDS thực.

Để biết thêm thông tin, hãy tham khảo tài liệu thiết bị tương ứng như được liệt kê trong phần thông tin liên quan:

• Để biết thông tin về việc gán chân, hãy tham khảo sơ đồ chân của thiết bị files.
• Để biết các tính năng tiêu chuẩn I/O, hãy tham khảo chương I/O của sổ tay thiết bị.
•  Để biết thông số kỹ thuật về điện, hãy tham khảo bảng dữ liệu thiết bị hoặc tài liệu về đặc tính chuyển mạch và DC.

Thông tin liên quan

•  Pin ra Intel Stratix 10 Files
•  Pin ra Stratix V Files
• Đầu ra Stratix IV Files
•  Pin-Out của thiết bị Stratix III Files
•  Pin-Out thiết bị Intel Arria 10 Files
•  Pin-Out thiết bị Arria V Files
•  Pin-Out của thiết bị Arria II GX Files
• Pin-Out của thiết bị Intel Cyclone 10 GX Files
• Pin-Out của thiết bị Intel Cyclone 10 LP Files
• Chân ra thiết bị Cyclone V Files
•  Thiết bị Cyclone IV Pin-Out Files
• Chân ra thiết bị Cyclone III Files
• Sơ đồ cắm thiết bị Intel MAX 10 Files
• Hướng dẫn sử dụng I/O mục đích chung Intel Stratix 10
•  Tính năng I/O trong thiết bị Stratix V
•  Các tính năng I/O trong thiết bị Stratix IV
•  Tính năng I/O của thiết bị Stratix III
• Tính năng I/O trong thiết bị Stratix V
•  Các tính năng I/O trong thiết bị Stratix IV
•  Tính năng I/O của thiết bị Stratix III
•  I/O và I/O tốc độ cao trong các thiết bị Intel Arria 10
•  Các tính năng I/O trong thiết bị Arria V
• Các tính năng I/O trong thiết bị Arria II
•  I/O và I/O tốc độ cao trong các thiết bị Intel Cyclone 10 GX
•  I/O và I/O tốc độ cao trong các thiết bị Intel Cyclone 10 LP
• Các tính năng I/O trong thiết bị Cyclone V
• Các tính năng I/O trong thiết bị Cyclone IV
•  Các tính năng I/O trong dòng thiết bị Cyclone III
• Hướng dẫn sử dụng I/O mục đích chung Intel MAX 10
•  Bảng dữ liệu thiết bị Intel Stratix 10
• Bảng dữ liệu thiết bị Stratix V
•  DC và đặc điểm chuyển mạch cho các thiết bị Stratix IV
•  Bảng dữ liệu thiết bị Stratix III: DC và đặc điểm chuyển mạch
•  Bảng dữ liệu thiết bị Intel Arria 10
•  Bảng dữ liệu thiết bị Arria V
• Bảng dữ liệu thiết bị cho thiết bị Arria II
• Bảng dữ liệu thiết bị Intel Cyclone 10 GX
•  Bảng dữ liệu thiết bị Intel Cyclone 10 LP
•  Bảng dữ liệu thiết bị Cyclone V
•  Bảng dữ liệu thiết bị Cyclone IV
• Bảng dữ liệu thiết bị Cyclone III
• Bảng dữ liệu thiết bị Intel MAX 10

Tiêu thụ điện năng BLVDS

• Trước khi triển khai thiết kế của bạn vào thiết bị, hãy sử dụng EPE dựa trên Excel cho thiết bị được hỗ trợ mà bạn sử dụng để ước tính mức tiêu thụ điện năng I/O của BLVDS.
•  Đối với các chân đầu vào và hai chiều, bộ đệm đầu vào BLVDS luôn được bật. Bộ đệm đầu vào BLVDS tiêu thụ năng lượng nếu có hoạt động chuyển mạch trên bus (ví dụ:ample, các bộ thu phát khác đang gửi và nhận dữ liệu, nhưng thiết bị Cyclone III không phải là thiết bị nhận dự kiến).
•  Nếu bạn sử dụng BLVDS làm bộ đệm đầu vào trong đa điểm hoặc làm bộ đệm hai chiều trong các ứng dụng đa điểm, Intel khuyên bạn nên nhập tốc độ chuyển đổi bao gồm tất cả các hoạt động trên bus, không chỉ các hoạt động dành cho bộ đệm đầu vào BLVDS của thiết bị Intel.

ExampTập tin BLVDS I/O Data Entry trong EPE
Hình này hiển thị mục nhập I/O BLVDS trong Cyclone III EPE. Để chọn các tiêu chuẩn I/O trong EPE của các thiết bị Intel được hỗ trợ khác, hãy tham khảo thông tin liên quan.Intel khuyên bạn nên sử dụng Công cụ phân tích nguồn Intel Quartus Prime để thực hiện phân tích nguồn BLVDS I/O chính xác sau khi bạn hoàn thành thiết kế của mình. Công cụ phân tích năng lượng ước tính năng lượng dựa trên các chi tiết cụ thể của thiết kế sau khi hoàn thành địa điểm và lộ trình. Công cụ phân tích công suất áp dụng kết hợp các hoạt động tín hiệu ước tính do người dùng nhập, bắt nguồn từ mô phỏng và kết hợp với các mô hình mạch chi tiết, mang lại ước tính công suất rất chính xác.
Thông tin liên quan

• Chương Phân tích năng lượng, Sổ tay Intel Quartus Prime Pro Edition
  Cung cấp thêm thông tin về công cụ Intel Quartus Prime Pro Edition Power Analyzer dành cho dòng thiết bị Intel Stratix 10, Intel Arria 10 và Intel Cyclone 10 GX.
• Chương Phân tích năng lượng, Sổ tay Intel Quartus Prime Standard Edition
  Cung cấp thêm thông tin về công cụ Intel Quartus Prime Standard Edition Power Analyzer cho Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III và Intel TỐI ĐA 10 họ thiết bị.
• Trang Công cụ ước tính công suất sớm (EPE) và Công cụ phân tích công suất
  Cung cấp thêm thông tin về EPE và công cụ Intel Quartus Prime Power Analyzer.
• Triển khai Giao diện Bus LVDS trong các dòng thiết bị Intel FPGA được hỗ trợ ở trang 3
  Liệt kê các tiêu chuẩn I/O để chọn trong EPE để ước tính mức tiêu thụ điện năng của BLVDS.

Thiết kế BLVDS Example
thiết kế cũampTập tin này chỉ cho bạn cách khởi tạo bộ đệm I/O BLVDS trong các thiết bị được hỗ trợ với lõi IP I/O (GPIO) mục đích chung có liên quan trong phần mềm Intel Quartus Prime.

•  Các thiết bị Intel Stratix 10, Intel Arria 10 và Intel Cyclone 10 GX—sử dụng lõi GPIO Intel FPGA IP.
•  Các thiết bị Intel MAX 10—sử dụng lõi GPIO Lite Intel FPGA IP.
•  Tất cả các thiết bị được hỗ trợ khác—sử dụng lõi IP ALTIOBUF.

Bạn có thể tải xuống thiết kế cũample từ liên kết trong thông tin liên quan. Đối với phiên bản bộ đệm I/O BLVDS, Intel đề xuất các mục sau:

•  Triển khai lõi GPIO IP ở chế độ hai chiều với chế độ vi sai được bật.
•  Gán tiêu chuẩn I/O cho các chân hai chiều:
•  BLVDS—Các thiết bị Intel Cyclone 10 LP, Cyclone IV, Cyclone III và Intel MAX 10.
•  Thiết bị SSTL-2 loại I hoặc loại II khác biệt—Stratix V, Stratix IV, Stratix III, Arria V, Arria II và Cyclone V.
• Khác biệt SSTL-18 Loại I hoặc Loại II—các thiết bị Intel Stratix 10, Intel Arria 10 và Intel Cyclone 10 GX.

Hoạt động của bộ đệm đầu vào hoặc đầu ra trong quá trình ghi và đọc

• Cổng oe nhận tín hiệu oe từ lõi thiết bị để bật hoặc tắt bộ đệm đầu ra một đầu.
•  Giữ tín hiệu oe ở mức thấp để ba trạng thái bộ đệm đầu ra trong quá trình đọc.
•  Chức năng của cổng AND là ngăn tín hiệu truyền đi quay trở lại lõi thiết bị. Bộ đệm đầu vào vi sai luôn được bật.

Thông tin liên quan

•  Hướng dẫn sử dụng lõi IP bộ đệm I/O (ALTIOBUF)
•  Hướng dẫn sử dụng lõi GPIO IP
•  Hướng dẫn triển khai I/O Intel MAX 10
• Giới thiệu về Intel FPGA IP Cores
• Thiết kế Examptập tin cho AN 522

Cung cấp thiết kế cũ của Intel Quartus Primeampcác tập tin được sử dụng trong ghi chú ứng dụng này.
Thiết kế Example Nguyên tắc dành cho thiết bị Intel Stratix 10
Các bước này chỉ áp dụng cho các thiết bị Intel Stratix 10. Đảm bảo rằng bạn sử dụng lõi GPIO Intel FPGA IP.

1. Tạo lõi GPIO Intel FPGA IP có thể hỗ trợ bộ đệm đầu vào và đầu ra hai chiều:
   • một. Khởi tạo lõi GPIO Intel FPGA IP.
   • b. Trong Data Direction, chọn Bidir.
   • c. Trong Chiều rộng dữ liệu, nhập 1.
   • d. Bật Sử dụng bộ đệm vi sai.
   • đ. Trong chế độ Đăng ký, chọn không.
2. Kết nối các mô-đun và các cổng đầu vào và đầu ra như minh họa trong hình dưới đây:
   Kết nối cổng đầu vào và đầu ra Examptập tin dành cho thiết bị Intel Stratix 10
3. Trong Trình chỉnh sửa bài tập, hãy chỉ định tiêu chuẩn I/O có liên quan như minh họa trong hình dưới đây. Bạn cũng có thể đặt các tùy chọn cường độ và tốc độ quay hiện tại. Nếu không, phần mềm Intel Quartus Prime sẽ đảm nhận cài đặt mặc định.
   Chỉ định BLVDS I/O trong Trình chỉnh sửa chỉ định Intel Quartus Prime dành cho thiết bị Intel Stratix 10
4. Biên dịch và thực hiện mô phỏng chức năng bằng phần mềm ModelSim* – Intel FPGA Edition.

Thông tin liên quan

• ModelSim – Hỗ trợ phần mềm phiên bản Intel FPGA
  Cung cấp thêm thông tin về phần mềm ModelSim – Phiên bản Intel FPGA và chứa các liên kết khác nhau đến các chủ đề như cài đặt, sử dụng và khắc phục sự cố.
• Tiêu chuẩn I/O cho Giao diện BLVDS trong Thiết bị Intel FPGA ở trang 7
  Liệt kê các chân cắm và tiêu chuẩn I/O mà bạn có thể chỉ định thủ công trong các thiết bị Intel FPGA được hỗ trợ cho các ứng dụng BLVDS.
• Thiết kế Examptập tin cho AN 522
  Cung cấp thiết kế cũ của Intel Quartus Primeampcác tập tin được sử dụng trong ghi chú ứng dụng này.

Thiết kế Example Nguyên tắc dành cho thiết bị Intel Arria 10
Các bước này chỉ áp dụng cho các thiết bị Intel Arria 10 sử dụng Intel Quartus Prime Standard Edition. Đảm bảo rằng bạn sử dụng lõi GPIO Intel FPGA IP.

1. Mở StratixV_blvds.qar file để nhập thiết kế cũ của Stratix Vampvào phần mềm Intel Quartus Prime Standard Edition.
2. Di chuyển thiết kế cũamptập tin để sử dụng lõi GPIO Intel FPGA IP:
   • một. Trên menu, chọn Dự án ➤ Nâng cấp cấu phần IP.
   • b. Nhấp đúp vào thực thể “ALIOBUF”.
     Cửa sổ Trình quản lý trình cắm MegaWizard cho lõi IP ALTIOBUF xuất hiện.
   • c. Tắt Dự án phù hợp/mặc định.
   • đ. Trong Dòng thiết bị hiện được chọn, chọn Arria 10.
   • đ. Nhấp vào Kết thúc rồi nhấp vào Kết thúc lần nữa.
   • f. Trong hộp thoại xuất hiện, nhấp vào OK.
     Phần mềm Intel Quartus Prime Pro Edition thực hiện quá trình di chuyển và sau đó hiển thị trình chỉnh sửa tham số GPIO IP.
3. Định cấu hình lõi GPIO Intel FPGA IP để hỗ trợ bộ đệm đầu vào và đầu ra hai chiều:
   • một. Trong Data Direction, chọn Bidir.
   • b. Trong Chiều rộng dữ liệu, nhập 1.
   • c. Bật Sử dụng bộ đệm vi sai.
   • đ. Nhấp vào Kết thúc và tạo lõi IP.
4. Kết nối các mô-đun và các cổng đầu vào và đầu ra như minh họa trong hình dưới đây:
   Kết nối cổng đầu vào và đầu ra Examptập tin dành cho thiết bị Intel Arria 10
5. Trong Trình chỉnh sửa bài tập, hãy chỉ định tiêu chuẩn I/O có liên quan như minh họa trong hình dưới đây. Bạn cũng có thể đặt các tùy chọn cường độ và tốc độ quay hiện tại. Mặt khác, phần mềm Intel Quartus Prime Standard Edition giả định cài đặt mặc định cho thiết bị Intel Arria 10—tiêu chuẩn I/O SSTL-18 Loại I hoặc Loại II.
   Chỉ định BLVDS I/O trong Trình chỉnh sửa chỉ định Intel Quartus Prime dành cho thiết bị Intel Arria 10Ghi chú:
   Đối với thiết bị Intel Arria 10, bạn có thể chỉ định thủ công cả vị trí chân p và n cho chân LVDS bằng Trình chỉnh sửa chỉ định.
6. Biên dịch và thực hiện mô phỏng chức năng bằng phần mềm ModelSim – Intel FPGA Edition.

Thông tin liên quan

• ModelSim – Hỗ trợ phần mềm phiên bản Intel FPGA
  Cung cấp thêm thông tin về phần mềm ModelSim – Phiên bản Intel FPGA và chứa các liên kết khác nhau đến các chủ đề như cài đặt, sử dụng và khắc phục sự cố.
• Tiêu chuẩn I/O cho Giao diện BLVDS trong Thiết bị Intel FPGA ở trang 7
  Liệt kê các chân cắm và tiêu chuẩn I/O mà bạn có thể chỉ định thủ công trong các thiết bị Intel FPGA được hỗ trợ cho các ứng dụng BLVDS.
• Thiết kế Examptập tin cho AN 522
  Cung cấp thiết kế cũ của Intel Quartus Primeampcác tập tin được sử dụng trong ghi chú ứng dụng này.

Thiết kế Example Nguyên tắc cho các thiết bị Intel MAX 10
Các bước này chỉ áp dụng cho các thiết bị Intel MAX 10. Đảm bảo rằng bạn sử dụng lõi GPIO Lite Intel FPGA IP.

1. Tạo lõi GPIO Lite Intel FPGA IP có thể hỗ trợ bộ đệm đầu vào và đầu ra hai chiều:
   • một. Khởi tạo lõi IP GPIO Lite Intel FPGA.
   • b. Trong Data Direction, chọn Bidir.
   • c. Trong Chiều rộng dữ liệu, nhập 1.
   • d. Bật Sử dụng bộ đệm vi sai giả.
   • đ. Ở chế độ Đăng ký, chọn Bỏ qua.
2. Kết nối các mô-đun và các cổng đầu vào và đầu ra như minh họa trong hình dưới đây:
    Kết nối cổng đầu vào và đầu ra Examptập tin cho các thiết bị Intel MAX 10
3. Trong Trình chỉnh sửa bài tập, hãy chỉ định tiêu chuẩn I/O có liên quan như minh họa trong hình dưới đây. Bạn cũng có thể đặt các tùy chọn cường độ và tốc độ quay hiện tại. Nếu không, phần mềm Intel Quartus Prime sẽ đảm nhận cài đặt mặc định.
   Chỉ định I/O BLVDS trong Trình chỉnh sửa chỉ định Intel Quartus Prime cho các thiết bị Intel MAX 10
4. Biên dịch và thực hiện mô phỏng chức năng bằng phần mềm ModelSim – Intel FPGA Edition.

Thông tin liên quan

• ModelSim – Hỗ trợ phần mềm phiên bản Intel FPGA
  Cung cấp thêm thông tin về phần mềm ModelSim – Phiên bản Intel FPGA và chứa các liên kết khác nhau đến các chủ đề như cài đặt, sử dụng và khắc phục sự cố.
• Tiêu chuẩn I/O cho Giao diện BLVDS trong Thiết bị Intel FPGA ở trang 7
  Liệt kê các chân cắm và tiêu chuẩn I/O mà bạn có thể chỉ định thủ công trong các thiết bị Intel FPGA được hỗ trợ cho các ứng dụng BLVDS.
• Thiết kế Examptập tin cho AN 522
  Cung cấp thiết kế cũ của Intel Quartus Primeampcác tập tin được sử dụng trong ghi chú ứng dụng này.

Thiết kế Example Nguyên tắc dành cho tất cả các thiết bị được hỗ trợ, ngoại trừ Intel Arria 10, Intel Cyclone 10 GX và Intel MAX 10

Các bước này có thể áp dụng cho tất cả các thiết bị được hỗ trợ ngoại trừ Intel Arria 10, Intel Cyclone 10 GX và Intel MAX 10. Đảm bảo rằng bạn sử dụng lõi IP ALTIOBUF.

1.  Tạo lõi IP ALTIOBUF có thể hỗ trợ bộ đệm đầu vào và đầu ra hai chiều:
   • một. Khởi tạo lõi IP ALTIOBUF.
   • b. Định cấu hình mô-đun Như một bộ đệm hai chiều.
   • c. Trong Số lượng bộ đệm được khởi tạo là gì, hãy nhập 1.
   • d. Bật Sử dụng chế độ vi sai.
2. Kết nối các mô-đun và các cổng đầu vào và đầu ra như minh họa trong hình dưới đây:
    Kết nối cổng đầu vào và đầu ra Examptập tin cho tất cả các thiết bị được hỗ trợ ngoại trừ các thiết bị Intel Arria 10, Intel Cyclone 10 GX và Intel MAX 10
3. Trong Trình chỉnh sửa bài tập, chỉ định tiêu chuẩn I/O có liên quan như minh họa trong hình dưới đây tùy theo thiết bị của bạn. Bạn cũng có thể đặt các tùy chọn cường độ và tốc độ quay hiện tại. Nếu không, phần mềm Intel Quartus Prime sẽ đảm nhận cài đặt mặc định.
   • Các thiết bị Intel Cyclone 10 LP, Cyclone IV, Cyclone III và Cyclone III LS—chuẩn BLVDS I/O cho các chân p và n hai chiều như thể hiện trong hình dưới đây.
   • Các thiết bị Stratix V, Stratix IV, Stratix III, Arria V, Arria II và Cyclone V—Tiêu chuẩn I/O SSTL-2 Loại I hoặc Loại II.
     Chỉ định BLVDS I/O trong Trình chỉnh sửa chỉ định Intel Quartus PrimeGhi chú: Bạn có thể chỉ định thủ công cả vị trí chân p và n cho từng thiết bị được hỗ trợ bằng Trình chỉnh sửa chỉ định. Đối với các thiết bị được hỗ trợ và các chân bạn có thể gán thủ công, hãy tham khảo thông tin liên quan.
4. Biên dịch và thực hiện mô phỏng chức năng bằng phần mềm ModelSim – Intel FPGA Edition.

ExampTập tin kết quả mô phỏng chức năng
Khi tín hiệu oe được xác nhận, BLVDS ở chế độ hoạt động ghi. Khi tín hiệu oe được xác nhận lại, BLVDS ở chế độ hoạt động đọc.Ghi chú:
Để mô phỏng bằng Verilog HDL, bạn có thể sử dụng blvds_tb.v testbench, được bao gồm trong thiết kế cũ tương ứngamplà.
Thông tin liên quan

• ModelSim – Hỗ trợ phần mềm phiên bản Intel FPGA
  Cung cấp thêm thông tin về phần mềm ModelSim – Phiên bản Intel FPGA và chứa các liên kết khác nhau đến các chủ đề như cài đặt, sử dụng và khắc phục sự cố.
• Tiêu chuẩn I/O cho Giao diện BLVDS trong Thiết bị Intel FPGA ở trang 7
  Liệt kê các chân cắm và tiêu chuẩn I/O mà bạn có thể chỉ định thủ công trong các thiết bị Intel FPGA được hỗ trợ cho các ứng dụng BLVDS.
• Thiết kế Examptập tin cho AN 522
  Cung cấp thiết kế cũ của Intel Quartus Primeampcác tập tin được sử dụng trong ghi chú ứng dụng này.

Phân tích hiệu suất

Phân tích hiệu suất BLVDS đa điểm cho thấy tác động của các đặc điểm kết thúc xe buýt, tải, trình điều khiển và bộ thu cũng như vị trí của bộ thu từ trình điều khiển trên hệ thống. Bạn có thể sử dụng thiết kế BLVDS đi kèmamples để phân tích hiệu suất của một ứng dụng đa điểm:

•  Thiết kế cũ của Cyclone III BLVDSample—thiết kế cũ nàyample có thể áp dụng cho tất cả các dòng thiết bị Stratix, Arria và Cyclone được hỗ trợ. Đối với dòng thiết bị Intel Arria 10 hoặc Intel Cyclone 10 GX, bạn cần di chuyển thiết kế cũampvào dòng thiết bị tương ứng trước khi bạn có thể sử dụng nó.
• Thiết kế cũ của Intel MAX 10 BLVDSample—thiết kế cũ nàyamptập tin này áp dụng cho dòng thiết bị Intel MAX 10.
• Thiết kế cũ của Intel Stratix 10 BLVDSample—thiết kế cũ nàyamptập tin này áp dụng cho dòng thiết bị Intel Stratix 10.

Ghi chú:
Phân tích hiệu suất của BLVDS đa điểm trong phần này dựa trên mô phỏng mô hình đặc tả thông tin bộ đệm đầu vào/đầu ra BLVDS Cyclone III (IBIS) trong HyperLynx*.
Intel khuyên bạn nên sử dụng các mô hình Intel IBIS này để mô phỏng:

• Các thiết bị Stratix III, Stratix IV và Stratix V—mẫu SSTL-2 IBIS vi sai dành riêng cho thiết bị
• Các thiết bị Intel Stratix 10, Intel Arria 10(2) và Intel Cyclone 10 GX:
  •  Bộ đệm đầu ra—Mô hình SSTL-18 IBIS vi sai
  • Bộ đệm đầu vào—Mô hình LVDS IBIS

Thông tin liên quan

• Trang mô hình Intel FPGA IBIS
  Cung cấp các bản tải xuống của các mẫu thiết bị Intel FPGA.
•  Thiết kế Examptập tin cho AN 522
  Cung cấp thiết kế cũ của Intel Quartus Primeampcác tập tin được sử dụng trong ghi chú ứng dụng này.

Thiết lập hệ thống

 BLVDS đa điểm với bộ thu phát Cyclone III BLVDS
Hình này cho thấy sơ đồ của cấu trúc liên kết đa điểm với mười bộ thu phát Cyclone III BLVDS (được đặt tên là U1 đến U10).Đường truyền xe buýt được giả định có các đặc điểm sau:

•  Một dải
•  Trở kháng đặc trưng 50 Ω
• Điện dung đặc trưng 3.6 pF mỗi inch
•  Chiều dài 10 inch
• Các mẫu Intel Arria 10 IBIS là sơ bộ và không khả dụng trên mẫu Intel IBIS web trang. Nếu bạn yêu cầu các mẫu Intel Arria 10 IBIS sơ bộ này, hãy liên hệ với Intel.
• Trở kháng đặc tính khác biệt của bus khoảng 100 Ω
•  Khoảng cách giữa mỗi bộ thu phát là 1 inch
• Xe buýt kết thúc ở cả hai đầu với điện trở kết thúc RT

• Cường độ truyền động mặc định là 12 mA
• Cài đặt tốc độ quay chậm theo mặc định
• Pin điện dung của mỗi bộ thu phát 6 pF
•  Sơ khai trên mỗi bộ thu phát BLVDS là một vi dải 1 inch có trở kháng đặc trưng là 50 Ω và điện dung đặc trưng là 3 pF mỗi inch
•  Điện dung của kết nối (đầu nối, miếng đệm và thông qua trong PCB) của mỗi bộ thu phát tới xe buýt được giả định là 2 pF
• Tổng điện dung của mỗi tải xấp xỉ 11 pF

Đối với khoảng cách tải 1 inch, điện dung phân tán bằng 11 pF mỗi inch. Để giảm phản xạ do sơ khai gây ra và cũng để làm giảm tín hiệu phát ra từ
trình điều khiển, một điện trở RS 50 Ω phù hợp với trở kháng được đặt ở đầu ra của mỗi bộ thu phát.

Chấm dứt xe buýt
Trở kháng hiệu dụng của thanh cái đầy tải là 52 Ω nếu bạn thay điện dung đặc trưng của thanh cái và điện dung phân bố trên một đơn vị chiều dài của thiết lập vào phương trình trở kháng vi sai hiệu dụng. Để có tính toàn vẹn tín hiệu tối ưu, bạn phải khớp RT với 52 Ω. Các số liệu sau đây cho thấy tác động của việc kết hợp-, dưới- và kết thúc quá mức đối với dạng sóng vi sai (VID) tại các chân đầu vào của máy thu. Tốc độ dữ liệu là 100 Mbps. Trong các hình này, kết thúc dưới mức (RT = 25 Ω) dẫn đến phản xạ và giảm đáng kể biên độ nhiễu. Trong một số trường hợp, kết thúc dưới mức thậm chí còn vi phạm ngưỡng máy thu (VTH = ±100 mV). Khi RT được thay đổi thành 50 Ω, có một biên độ nhiễu đáng kể đối với VTH và sự phản xạ là không đáng kể.

Ảnh hưởng của việc kết thúc xe buýt (Trình điều khiển trong U1, Người nhận trong U2)
Trong hình này, U1 đóng vai trò là máy phát và U2 đến U10 là máy thu.

Ảnh hưởng của việc kết thúc xe buýt (Trình điều khiển trong U1, Người nhận trong U10)
Trong hình này, U1 đóng vai trò là máy phát và U2 đến U10 là máy thu.

Ảnh hưởng của việc kết thúc xe buýt (Trình điều khiển trong U5, Người nhận trong U6)
Trong hình này, U5 là máy phát và phần còn lại là máy thu.

Ảnh hưởng của việc kết thúc xe buýt (Trình điều khiển trong U5, Người nhận trong U10)
Trong hình này, U5 là máy phát và phần còn lại là máy thu.Vị trí tương đối của người lái xe và người nhận trên xe buýt cũng ảnh hưởng đến chất lượng tín hiệu nhận được. Người nhận gần nhất với trình điều khiển trải nghiệm hiệu ứng đường truyền tồi tệ nhất bởi vì tại vị trí này, tốc độ cạnh là nhanh nhất. Điều này càng trở nên tồi tệ hơn khi người lái xe nằm ở giữa xe buýt.
Ví dụample, so sánh Hình 16 trên trang 20 và Hình 18 trên trang 21. VID ở đầu thu U6 (trình điều khiển ở U5) hiển thị tiếng chuông lớn hơn so với ở đầu thu U2 (trình điều khiển ở U1). Mặt khác, tốc độ cạnh bị chậm lại khi máy thu được đặt xa trình điều khiển hơn. Thời gian tăng lớn nhất được ghi nhận là 1.14 ns với trình điều khiển nằm ở một đầu của bus (U1) và bộ thu ở đầu kia (U10).

chiều dài còn sơ khai
Chiều dài cuống dài hơn không chỉ làm tăng thời gian bay từ trình điều khiển đến máy thu mà còn dẫn đến điện dung tải lớn hơn, gây ra phản xạ lớn hơn.

Ảnh hưởng của việc tăng độ dài sơ khai (Trình điều khiển trong U1, Bộ thu trong U10)
Con số này so sánh VID ở U10 khi chiều dài cuống tăng từ một inch lên hai inch và trình điều khiển ở U1.

Chấm dứt sơ khai
Bạn phải khớp trở kháng của trình điều khiển với trở kháng đặc tính sơ khai. Đặt một điện trở kết thúc sê-ri RS ở đầu ra trình điều khiển giúp giảm đáng kể hiệu ứng đường truyền bất lợi do cuống dài và tốc độ biên nhanh gây ra. Ngoài ra, RS có thể được thay đổi để làm giảm VID nhằm đáp ứng thông số kỹ thuật của máy thu.

Ảnh hưởng của việc chấm dứt sơ khai (Trình điều khiển trong U1, Bộ thu trong U2 và U10)
Hình này so sánh VID ở U2 và U10 khi U1 đang truyền.

Tốc độ quay của trình điều khiển
Tốc độ quay nhanh giúp cải thiện thời gian tăng, đặc biệt là ở bộ thu xa trình điều khiển nhất. Tuy nhiên, tốc độ quay nhanh hơn cũng làm tăng tiếng chuông do phản xạ.

Ảnh hưởng của tỷ lệ cạnh trình điều khiển (Trình điều khiển trong U1, Bộ thu trong U2 và U10)
Con số này cho thấy hiệu ứng tốc độ quay của trình điều khiển. Một so sánh được thực hiện giữa tốc độ quay chậm và nhanh với cường độ truyền động 12 mA. Trình điều khiển ở U1 và các dạng sóng vi sai ở U2 và U10 được kiểm tra.

Hiệu suất hệ thống tổng thể

Tốc độ dữ liệu cao nhất được hỗ trợ bởi BLVDS đa điểm được xác định bằng cách xem sơ đồ mắt của bộ thu xa nhất từ ​​​​trình điều khiển. Tại vị trí này, tín hiệu truyền đi có tốc độ biên chậm nhất và ảnh hưởng đến độ mở của mắt. Mặc dù chất lượng của tín hiệu nhận được và mục tiêu biên độ nhiễu phụ thuộc vào các ứng dụng, nhưng độ mở mắt càng rộng thì càng tốt. Tuy nhiên, bạn cũng phải kiểm tra bộ thu gần người lái xe nhất, vì hiệu ứng đường truyền có xu hướng tồi tệ hơn nếu bộ thu được đặt gần người lái hơn.
Hình 23. Sơ đồ mắt ở tốc độ 400 Mbps (Trình điều khiển trong U1, Bộ thu trong U2 và U10)
Hình này minh họa sơ đồ mắt ở U2 (đường cong màu đỏ) và U10 (đường cong màu xanh) cho tốc độ dữ liệu ở 400 Mb/giây. Độ rung ngẫu nhiên của khoảng đơn vị 1% được giả định trong mô phỏng. Trình điều khiển ở U1 với cài đặt cường độ dòng điện và tốc độ quay mặc định. Xe buýt được tải đầy đủ với RT tối ưu = 50 Ω. Độ mở mắt nhỏ nhất ở U10, xa nhất so với U1. Chiều cao mắt sampdẫn ở khoảng cách 0.5 đơn vị lần lượt là 692 mV và 543 mV đối với U2 và U10. Có một biên độ nhiễu đáng kể đối với VTH = ±100 mV cho cả hai trường hợp.

Lịch sử sửa đổi tài liệu cho AN 522: Triển khai giao diện Bus LVDS trong các dòng thiết bị Intel FPGA được hỗ trợ

Tài liệu / Tài nguyên

intel AN 522 Triển khai giao diện Bus LVDS trong các dòng thiết bị FPGA được hỗ trợ [tập tin pdf] Hướng dẫn sử dụng AN 522 Triển khai giao diện Bus LVDS trong các dòng thiết bị FPGA được hỗ trợ, AN 522, Triển khai giao diện Bus LVDS trong các dòng thiết bị FPGA được hỗ trợ, Giao diện trong các dòng thiết bị FPGA được hỗ trợ, Các dòng thiết bị FPGA

Tài liệu tham khảo

• Hướng dẫn sử dụng