intel AN 522 įgyvendinanti magistralės LVDS sąsają palaikomose FPGA įrenginių šeimose

Autobusas LVDS (BLVDS) išplečia LVDS tiesioginio ryšio galimybes iki kelių taškų konfigūracijos. „Multipoint BLVDS“ siūlo efektyvų daugiataškių galinės plokštės programų sprendimą.

BLVDS diegimo palaikymas Intel FPGA įrenginiuose

Šiuose „Intel“ įrenginiuose galite įdiegti BLVDS sąsajas naudodami išvardytus įvesties / išvesties standartus.

Pastaba:
Šių įrenginių programuojamos pavaros stiprumo ir sukimosi greičio funkcijos leidžia pritaikyti kelių taškų sistemą maksimaliam našumui. Norėdami nustatyti didžiausią palaikomą duomenų perdavimo spartą, atlikite modeliavimą arba matavimą, pagrįstą jūsų konkrečia sistemos sąranka ir programa.
BLVDS baigėsiview 4 puslapyje
BLVDS technologija „Intel“ įrenginiuose 6 puslapyje
BLVDS energijos suvartojimas 9 puslapyje
BLVDS dizaino egzamp10 puslapyje
Veiklos analizė 17 puslapyje
Dokumento peržiūros istorija, skirta AN 522: magistralės LVDS sąsajos diegimas palaikomose Intel FPGA įrenginių šeimose 25 puslapyje
Susijusi informacija
BLVDS sąsajos įvesties / išvesties standartai Intel FPGA įrenginiuose 7 puslapyje

BLVDS baigėsiview

Įprastą daugiataškę BLVDS sistemą sudaro daugybė siųstuvų ir imtuvų porų (siųstuvų-imtuvų), prijungtų prie magistralės.
Daugiataškis BLVDSAnkstesniame paveikslėlyje pateikta konfigūracija užtikrina dvikryptį pusiau dvipusį ryšį, tuo pačiu sumažinant sujungimo tankį. Bet kuris siųstuvas-imtuvas gali atlikti siųstuvo vaidmenį, o likę siųstuvai-imtuvai veikia kaip imtuvai (vienu metu gali būti aktyvus tik vienas siųstuvas). Autobusų eismo kontrolė, naudojant protokolą arba aparatinę įrangą, paprastai reikalinga, kad būtų išvengta vairuotojų ginčų autobuse. Daugiataškio BLVDS veikimui didelę įtaką daro talpinė magistralės apkrova ir užbaigimas.
Dizaino svarstymai
Norint gauti geresnį signalo vientisumą, norint sukurti gerą daugiataškį dizainą, reikia atsižvelgti į magistralės talpinę apkrovą ir pabaigą. Galite sumažinti apkrovos talpą pasirinkę mažos kontaktinės talpos siųstuvą-imtuvą, mažos talpos jungtį ir trumpą jungties ilgį. Vienas iš daugiataškių BLVDS projektavimo aspektų yra visiškai pakrautos magistralės efektyvioji diferencinė varža, vadinama efektyvia varža, ir sklidimo per magistralę vėlavimas. Kiti daugiataškiai BLVDS projektavimo aspektai apima saugų poslinkį, jungties tipą ir kontaktą, PCB magistralės sekimo išdėstymą ir tvarkyklės krašto greičio specifikacijas.
Efektyvi varža
Efektyvioji varža priklauso nuo magistralės trajektorijos charakteristikų impedanso Zo ir magistralės talpinės apkrovos. Jungtys, įkišamos kortelės antgalis, pakuotė ir imtuvo įvesties talpa prisideda prie talpinės apkrovos, kuri sumažina magistralės efektyviąją varžą.
1 lygtis. Efektyviosios diferencinės varžos lygtis
Naudokite šią lygtį, norėdami apytiksliai apskaičiuoti apkrautos magistralės (Zeff) efektyviąją diferencinę varžą.Kur:

• Zdiff (Ω) ≈ 2 × Zo = diferencinė charakteristinė magistralės varža
•  Co (pF/colis) = būdinga magistralės ilgio vieneto talpa
• CL (pF) = kiekvienos apkrovos talpa
•  N = autobuse esančių krovinių skaičius
•  H (colis) = d × N = bendras magistralės ilgis
•  d (colis) = atstumas tarp kiekvienos įkišamos kortelės
•  Cd (pF/colis) = CL/d = magistralėje paskirstyta talpa ilgio vienetui

Apkrovos talpos padidėjimas arba mažesnis atstumas tarp kištukinių kortelių sumažina efektyviąją varžą. Norint optimizuoti sistemos veikimą, svarbu pasirinkti mažos talpos siųstuvą-imtuvą ir jungtį. Kiekvieną imtuvo šakės ilgį tarp jungties ir siųstuvo-imtuvo I/O kaiščio laikykite kuo trumpesnį.
Normalizuota efektyvioji varža, palyginti su Cd/Co
Šis paveikslas rodo paskirstytos talpos poveikį normalizuotai efektyviai varžai.Nutraukti reikia kiekviename magistralės gale, o duomenys perduodami abiem kryptimis. Norėdami sumažinti atspindį ir skambėjimą magistralėje, turite suderinti užbaigimo rezistorių su efektyvia varža. Sistemai, kurios Cd/Co = 3, efektyvioji varža yra 0.5 karto didesnė už Zdiff. Kai autobuse yra dvigubi galai, vairuotojas mato lygiavertę apkrovą 0.25 karto Zdiff; ir taip sumažina signalų svyravimą ir skirtingą triukšmo ribą imtuvo įvestise (jei naudojama standartinė LVDS tvarkyklė). BLVDS tvarkyklė išsprendžia šią problemą padidindama pavaros srovę, kad būtų pasiektas panašus tūristage siūbavimas imtuvo įėjimuose.
Platinimo delsa
Sklidimo delsa (tPD = Zo × Co) yra laiko uždelsimas perdavimo linija vienam ilgio vienetui. Tai priklauso nuo būdingos varžos ir charakteristikos
autobuso talpa.
Efektyvus plitimo delsimas
Pakrautos magistralės efektyvų sklidimo delsą galite apskaičiuoti naudodami šią lygtį. Signalo perdavimo iš tvarkyklės A į imtuvą B laiką galite apskaičiuoti kaip tPDEFF × linijos tarp tvarkyklės A ir imtuvo B ilgį.

BLVDS technologija „Intel“ įrenginiuose

Palaikomuose „Intel“ įrenginiuose BLVDS sąsaja palaikoma bet kurioje eilutėje arba stulpelyje I / bankuose, kuriuos maitina 1.8 V (Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai) arba 2.5 V (kiti palaikomi įrenginiai) VCCIO. Šiuose įvesties / išvesties bankuose sąsaja palaikoma diferencialiniuose I / O kaiščiuose, bet ne tam skirtuose laikrodžio įvesties arba laikrodžio išvesties kaiščiuose. Tačiau „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginiuose BLVDS sąsaja palaikoma tam skirtuose laikrodžio kaiščiuose, kurie naudojami kaip bendrosios įvesties/išvados.

•  BLVDS siųstuvas naudoja du vieno galo išvesties buferius, o antrasis išvesties buferis užprogramuotas kaip apverstas.
•  BLVDS imtuvas naudoja tam skirtą LVDS įvesties buferį.

BLVDS I/O buferiai palaikomuose įrenginiuosePriklausomai nuo programos tipo, naudokite skirtingus įvesties arba išvesties buferius:

• Multidrop programa – naudokite įvesties arba išvesties buferį, priklausomai nuo to, ar įrenginys skirtas tvarkyklei ar imtuvui.
• Daugiataškis taikymas – išvesties buferis ir įvesties buferis turi tuos pačius įvesties/išvesties kaiščius. Norint, kad LVDS išvesties buferis būtų trijų būsenų, kai jis nesiunčia signalų, reikalingas išvesties įjungimo (oe) signalas.
•  Neįjunkite lusto serijos užbaigimo (RS OCT) išvesties buferiui.
• Išvesties buferiuose naudokite išorinius rezistorius, kad užtikrintumėte varžos atitiktį įkišamojoje plokštėje.
• Neįjunkite diferencialinio įvesties buferio lusto diferencialo užbaigimo (RD OCT), nes magistralės užbaigimas paprastai įgyvendinamas naudojant išorinius baigimo rezistorius abiejuose magistralės galuose.

BLVDS sąsajos įvesties / išvesties standartai Intel FPGA įrenginiuose
BLVDS sąsają galite įdiegti naudodami atitinkamus įvesties / išvesties standartus ir esamus palaikomų „Intel“ įrenginių stiprumo reikalavimus.
Įvesties / išvesties standartas ir funkcijos BLVDS sąsajos palaikymas palaikomuose „Intel“ įrenginiuose

1.  DIFFIO_TX kaištis nepalaiko tikrų LVDS diferencialinių imtuvų.

Norėdami gauti daugiau informacijos, žr. atitinkamo įrenginio dokumentaciją, kaip nurodyta susijusios informacijos skyriuje:

• Informacijos apie kaiščių priskyrimą rasite įrenginio kaiščių išvesties skyriuje files.
• Įvesties/išvesties standartų funkcijas rasite įrenginio vadovo I/O skyriuje.
•  Elektrines specifikacijas rasite įrenginio duomenų lape arba nuolatinės srovės ir perjungimo charakteristikų dokumente.

Susijusi informacija

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  „Stratix III“ įrenginio kontaktas Files
•  „Intel Arria 10 Device Pin-Out“. Files
•  „Arria V“ įrenginio prijungimas Files
•  Arria II GX įrenginio prijungimas Files
• „Intel Cyclone 10 GX“ įrenginio prijungimas Files
• „Intel Cyclone 10 LP“ įrenginio prijungimas Files
• Cyclone V įrenginio kontaktas Files
•  Cyclone IV įrenginio kontaktas Files
• Cyclone III įrenginio kontaktas Files
• „Intel MAX 10“ įrenginio kontaktas Files
• „Intel Stratix 10“ bendrosios paskirties I/O vartotojo vadovas
•  Įvesties / išvesties funkcijos Stratix V įrenginiuose
•  Įvesties / išvesties funkcijos Stratix IV įrenginyje
•  Stratix III įrenginio įvesties/išvesties funkcijos
• Įvesties / išvesties funkcijos Stratix V įrenginiuose
•  Įvesties / išvesties funkcijos Stratix IV įrenginyje
•  Stratix III įrenginio įvesties/išvesties funkcijos
•  Įvestis / išvestis ir didelės spartos įvestis / išvestis „Intel Arria 10“ įrenginiuose
•  Įvesties / išvesties funkcijos „Arria V Devices“.
• Įvesties / išvesties funkcijos „Arria II“ įrenginiuose
•  Įvestis / išvestis ir didelės spartos įvestis / išvestis „Intel Cyclone 10 GX“ įrenginiuose
•  Įvestis / išvestis ir didelės spartos įvestis / išvestis „Intel Cyclone 10 LP“ įrenginiuose
• Įvesties / išvesties funkcijos Cyclone V įrenginiuose
• Įvesties / išvesties funkcijos Cyclone IV įrenginiuose
•  Įvesties / išvesties funkcijos Cyclone III įrenginių šeimoje
• „Intel MAX 10“ bendrosios paskirties I/O vartotojo vadovas
•  „Intel Stratix 10“ įrenginio duomenų lapas
• Stratix V įrenginio duomenų lapas
•  DC ir perjungimo charakteristikos Stratix IV įrenginiams
•  Stratix III įrenginio duomenų lapas: DC ir perjungimo charakteristikos
•  „Intel Arria 10“ įrenginio duomenų lapas
•  Arria V įrenginio duomenų lapas
• „Arria II“ įrenginių įrenginių duomenų lapas
• „Intel Cyclone 10 GX“ įrenginio duomenų lapas
•  „Intel Cyclone 10 LP“ įrenginio duomenų lapas
•  Cyclone V įrenginio duomenų lapas
•  Cyclone IV įrenginio duomenų lapas
• Cyclone III įrenginio duomenų lapas
• „Intel MAX 10“ įrenginio duomenų lapas

BLVDS energijos suvartojimas

• Prieš įdiegdami savo dizainą įrenginyje, naudokite „Excel“ pagrįstą EPE palaikomam įrenginiui, kurį naudojate, kad gautumėte apskaičiuotą BLVDS įvesties / išvesties energijos suvartojimo dydį.
•  Įvesties ir dvikrypčių kaiščių BLVDS įvesties buferis visada įjungtas. BLVDS įvesties buferis sunaudoja energiją, jei magistralėje vyksta perjungimo veikla (pvz.,ampkiti siųstuvai-imtuvai siunčia ir priima duomenis, bet Cyclone III įrenginys nėra numatytas gavėjas).
•  Jei naudojate BLVDS kaip įvesties buferį daugialypėje programoje arba kaip dvikryptį buferį kelių taškų programose, „Intel“ rekomenduoja įvesti perjungimo dažnį, kuris apimtų visą veiklą magistralėje, o ne tik veiklą, skirtą „Intel“ įrenginio BLVDS įvesties buferiui.

ExampBLVDS I/O duomenų įvedimo EPE
Šiame paveikslėlyje parodytas BLVDS I/O įrašas Cyclone III EPE. Norėdami sužinoti įvesties / išvesties standartus, kuriuos reikia pasirinkti kitų palaikomų „Intel“ įrenginių EPE, žr. susijusią informaciją.„Intel“ rekomenduoja naudoti „Intel Quartus Prime Power Analyzer Tool“ įrankį, kad atliktumėte tikslią BLVDS įvesties / išvesties galios analizę, kai baigsite kurti. „Power Analyzer Tool“ apskaičiuoja galią pagal konstrukcijos specifiką, kai baigiama nustatyti vieta ir maršrutas. Galios analizatoriaus įrankis taiko vartotojo įvestų, modeliavimo būdu gautų ir įvertintų signalų veiklų derinį, kuris kartu su išsamiais grandinės modeliais duoda labai tikslius galios įvertinimus.
Susijusi informacija

• Energijos analizės skyrius, Intel Quartus Prime Pro leidimo vadovas
  Pateikiama daugiau informacijos apie Intel Quartus Prime Pro Edition Power Analyzer įrankį, skirtą Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX įrenginių šeimoms.
• Energijos analizės skyrius, Intel Quartus Prime Standard Edition vadovas
  Pateikiama daugiau informacijos apie „Intel Quartus Prime Standard Edition Power Analyzer“ įrankį, skirtą Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III ir Intel. MAX 10 įrenginių šeimų.
• Ankstyvųjų galios įvertinimų (EPE) ir galios analizatoriaus puslapis
  Pateikiama daugiau informacijos apie EPE ir Intel Quartus Prime Power Analyzer įrankį.
• Magistralės LVDS sąsajos diegimas palaikomose „Intel“ FPGA įrenginių šeimose 3 puslapyje
  Išvardija įvesties / išvesties standartus, kuriuos reikia pasirinkti EPE, kad būtų galima įvertinti BLVDS energijos suvartojimą.

BLVDS dizaino egzample
Dizainas, pvzample parodo, kaip sukurti BLVDS įvesties/išvesties buferį palaikomuose įrenginiuose su atitinkamais bendrosios paskirties I/O (GPIO) IP branduoliais „Intel Quartus Prime“ programinėje įrangoje.

•  Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai – naudoja GPIO Intel FPGA IP branduolį.
•  „Intel MAX 10“ įrenginiai – naudokite GPIO Lite Intel FPGA IP branduolį.
•  Visi kiti palaikomi įrenginiai – naudokite ALTIOBUF IP branduolį.

Galite atsisiųsti dizainą example iš susijusios informacijos nuorodos. BLVDS I/O buferio egzemplioriui „Intel“ rekomenduoja šiuos elementus:

•  Įdiekite GPIO IP branduolį dvikrypčiu režimu, kai įjungtas diferencialinis režimas.
•  Priskirkite įvesties / išvesties standartą dvikrypčiams kaiščiams:
•  BLVDS – „Intel Cyclone 10 LP“, „Cyclone IV“, „Cyclone III“ ir „Intel MAX 10“ įrenginiai.
•  Diferencialinis SSTL-2 I arba II klasė – Stratix V, Stratix IV, Stratix III, Arria V, Arria II ir Cyclone V įrenginiai.
• Diferencialinis SSTL-18 I arba II klasė – „Intel Stratix 10“, „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginiai.

Įvesties arba išvesties buferiai veikia rašymo ir skaitymo metu

• Oe prievadas gauna oe signalą iš įrenginio šerdies, kad įjungtų arba išjungtų vieno galo išvesties buferius.
•  Laikykite žemą oe signalą, kad nuskaitymo metu išvesties buferiai būtų trijų būsenų.
•  AND vartų funkcija yra sustabdyti perduodamą signalą, kad jis nepatektų atgal į įrenginio šerdį. Diferencialinis įvesties buferis visada įjungtas.

Susijusi informacija

•  Įvesties/išvesties buferio (ALTIOBUF) IP pagrindinio vartotojo vadovas
•  GPIO IP Core vartotojo vadovas
•  Intel MAX 10 I/O diegimo vadovai
• Įvadas į Intel FPGA IP branduolius
• Dizainas Pvzamppigiau už AN 522

Pateikiamas „Intel Quartus Prime“ dizainas, pvzampmažiau naudojami šioje paraiškos pastaboje.
Dizainas Pvzamp„Intel Stratix 10“ įrenginių gairės
Šie veiksmai taikomi tik „Intel Stratix 10“ įrenginiams. Įsitikinkite, kad naudojate GPIO Intel FPGA IP branduolį.

1. Sukurkite GPIO Intel FPGA IP branduolį, kuris gali palaikyti dvikryptį įvesties ir išvesties buferį:
   • a. Sukurkite GPIO Intel FPGA IP branduolį.
   • b. Duomenų kryptyje pasirinkite Bidir.
   • c. Lauke Duomenų plotis įveskite 1.
   • d. Įjunkite Naudoti diferencialinį buferį.
   • e. Registracijos režimu pasirinkite jokio.
2. Prijunkite modulius ir įvesties bei išvesties prievadus, kaip parodyta paveikslėlyje:
   Įvesties ir išvesties prievadų jungtis Pvzample skirta „Intel Stratix 10“ įrenginiams
3. Priskyrimo rengyklėje priskirkite atitinkamą I/O standartą, kaip parodyta toliau pateiktame paveikslėlyje. Taip pat galite nustatyti esamo stiprumo ir sukimosi greičio parinktis. Kitu atveju „Intel Quartus Prime“ programinė įranga prisiima numatytuosius nustatymus.
   BLVDS įvesties / išvesties priskyrimas „Intel Quartus Prime Assignment Editor“, skirtas „Intel Stratix 10“ įrenginiams
4. Sukompiliuokite ir atlikite funkcinį modeliavimą naudodami ModelSim* – Intel FPGA Edition programinę įrangą.

Susijusi informacija

• ModelSim – „Intel FPGA Edition“ programinės įrangos palaikymas
  Pateikiama daugiau informacijos apie ModelSim – Intel FPGA Edition programinę įrangą ir yra įvairių nuorodų į tokias temas kaip diegimas, naudojimas ir trikčių šalinimas.
• BLVDS sąsajos įvesties / išvesties standartai Intel FPGA įrenginiuose 7 puslapyje
  Sąrašas kontaktų ir įvesties / išvesties standartų, kuriuos galite rankiniu būdu priskirti palaikomuose Intel FPGA įrenginiuose, skirtuose BLVDS programoms.
• Dizainas Pvzamppigiau už AN 522
  Pateikiamas „Intel Quartus Prime“ dizainas, pvzampmažiau naudojami šioje paraiškos pastaboje.

Dizainas Pvzamp„Intel Arria 10“ įrenginių gairės
Šie veiksmai taikomi tik Intel Arria 10 įrenginiams, naudojantiems Intel Quartus Prime Standard Edition. Įsitikinkite, kad naudojate GPIO Intel FPGA IP branduolį.

1. Atidarykite StratixV_blvds.qar file importuoti Stratix V dizaino exampį „Intel Quartus Prime Standard Edition“ programinę įrangą.
2. Perkelti dizainą, pvzampNorėdami naudoti GPIO Intel FPGA IP branduolį:
   • a. Meniu pasirinkite Projektas ➤ Atnaujinti IP komponentus.
   • b. Dukart spustelėkite objektą „ALIOBUF“.
     Pasirodo ALTIOBUF IP branduolio „MegaWizard Plug-In Manager“ langas.
   • c. Išjunkite Match project / default.
   • d. Šiuo metu pasirinktų įrenginių grupėje pasirinkite Arria 10.
   • e. Spustelėkite „Baigti“, tada dar kartą spustelėkite „Baigti“.
   • f. Pasirodžiusiame dialogo lange spustelėkite Gerai.
     „Intel Quartus Prime Pro Edition“ programinė įranga atlieka perkėlimo procesą ir parodo GPIO IP parametrų rengyklę.
3. Sukonfigūruokite GPIO Intel FPGA IP branduolį, kad jis palaikytų dvikryptį įvesties ir išvesties buferį:
   • a. Duomenų kryptyje pasirinkite Bidir.
   • b. Lauke Duomenų plotis įveskite 1.
   • c. Įjunkite Naudoti diferencialinį buferį.
   • d. Spustelėkite Baigti ir sugeneruokite IP branduolį.
4. Prijunkite modulius ir įvesties bei išvesties prievadus, kaip parodyta paveikslėlyje:
   Įvesties ir išvesties prievadų jungtis Pvzample skirta „Intel Arria 10“ įrenginiams
5. Priskyrimo rengyklėje priskirkite atitinkamą I/O standartą, kaip parodyta toliau pateiktame paveikslėlyje. Taip pat galite nustatyti esamo stiprumo ir sukimosi greičio parinktis. Kitu atveju „Intel Quartus Prime Standard Edition“ programinė įranga prisiima numatytuosius „Intel Arria 10“ įrenginių nustatymus – Diferencialinį SSTL-18 I klasės arba II klasės I/O standartą.
   BLVDS įvesties / išvesties priskyrimas „Intel Quartus Prime Assignment Editor“, skirtas „Intel Arria 10“ įrenginiamsPastaba:
   Intel Arria 10 įrenginiuose galite rankiniu būdu priskirti LVDS kaiščių p ir n kaiščių vietas naudodami priskyrimo rengyklę.
6. Sukompiliuokite ir atlikite funkcinį modeliavimą su ModelSim – Intel FPGA Edition programine įranga.

Susijusi informacija

• ModelSim – „Intel FPGA Edition“ programinės įrangos palaikymas
  Pateikiama daugiau informacijos apie ModelSim – Intel FPGA Edition programinę įrangą ir yra įvairių nuorodų į tokias temas kaip diegimas, naudojimas ir trikčių šalinimas.
• BLVDS sąsajos įvesties / išvesties standartai Intel FPGA įrenginiuose 7 puslapyje
  Sąrašas kontaktų ir įvesties / išvesties standartų, kuriuos galite rankiniu būdu priskirti palaikomuose Intel FPGA įrenginiuose, skirtuose BLVDS programoms.
• Dizainas Pvzamppigiau už AN 522
  Pateikiamas „Intel Quartus Prime“ dizainas, pvzampmažiau naudojami šioje paraiškos pastaboje.

Dizainas Pvzamp„Intel MAX 10“ įrenginių gairės
Šie veiksmai taikomi tik „Intel MAX 10“ įrenginiams. Įsitikinkite, kad naudojate GPIO Lite Intel FPGA IP branduolį.

1. Sukurkite GPIO Lite Intel FPGA IP branduolį, kuris gali palaikyti dvikryptį įvesties ir išvesties buferį:
   • a. Sukurkite GPIO Lite Intel FPGA IP branduolį.
   • b. Duomenų kryptyje pasirinkite Bidir.
   • c. Lauke Duomenų plotis įveskite 1.
   • d. Įjunkite Naudoti pseudo diferencialinį buferį.
   • e. Registracijos režimu pasirinkite Apeiti.
2. Prijunkite modulius ir įvesties bei išvesties prievadus, kaip parodyta paveikslėlyje:
    Įvesties ir išvesties prievadų jungtis Pvzample skirta „Intel MAX 10“ įrenginiams
3. Priskyrimo rengyklėje priskirkite atitinkamą I/O standartą, kaip parodyta toliau pateiktame paveikslėlyje. Taip pat galite nustatyti esamo stiprumo ir sukimosi greičio parinktis. Kitu atveju „Intel Quartus Prime“ programinė įranga prisiima numatytuosius nustatymus.
   BLVDS įvesties / išvesties priskyrimas „Intel Quartus Prime Assignment Editor“, skirtas „Intel MAX 10“ įrenginiams
4. Sukompiliuokite ir atlikite funkcinį modeliavimą su ModelSim – Intel FPGA Edition programine įranga.

Susijusi informacija

• ModelSim – „Intel FPGA Edition“ programinės įrangos palaikymas
  Pateikiama daugiau informacijos apie ModelSim – Intel FPGA Edition programinę įrangą ir yra įvairių nuorodų į tokias temas kaip diegimas, naudojimas ir trikčių šalinimas.
• BLVDS sąsajos įvesties / išvesties standartai Intel FPGA įrenginiuose 7 puslapyje
  Sąrašas kontaktų ir įvesties / išvesties standartų, kuriuos galite rankiniu būdu priskirti palaikomuose Intel FPGA įrenginiuose, skirtuose BLVDS programoms.
• Dizainas Pvzamppigiau už AN 522
  Pateikiamas „Intel Quartus Prime“ dizainas, pvzampmažiau naudojami šioje paraiškos pastaboje.

Dizainas PvzampGairės visiems palaikomiems įrenginiams, išskyrus Intel Arria 10, Intel Cyclone 10 GX ir Intel MAX 10

Šie veiksmai taikomi visiems palaikomiems įrenginiams, išskyrus Intel Arria 10, Intel Cyclone 10 GX ir Intel MAX 10. Įsitikinkite, kad naudojate ALTIOBUF IP branduolį.

1.  Sukurkite ALTIOBUF IP branduolį, kuris gali palaikyti dvikryptį įvesties ir išvesties buferį:
   • a. Sukurkite ALTIOBUF IP branduolį.
   • b. Konfigūruokite modulį kaip dvikryptį buferį.
   • c. Skiltyje Koks buferių skaičius, kurį reikia sukurti, įveskite 1.
   • d. Įjunkite Naudoti diferencialinį režimą.
2. Prijunkite modulius ir įvesties bei išvesties prievadus, kaip parodyta paveikslėlyje:
    Įvesties ir išvesties prievadų jungtis Pvzample visiems palaikomiems įrenginiams, išskyrus „Intel Arria 10“, „Intel Cyclone 10 GX“ ir „Intel MAX 10“ įrenginius
3. Priskyrimo rengyklėje priskirkite atitinkamą I/O standartą, kaip parodyta toliau pateiktame paveikslėlyje pagal savo įrenginį. Taip pat galite nustatyti esamo stiprumo ir sukimosi greičio parinktis. Kitu atveju „Intel Quartus Prime“ programinė įranga prisiima numatytuosius nustatymus.
   • „Intel Cyclone 10 LP“, „Cyclone IV“, „Cyclone III“ ir „Cyclone III LS“ įrenginiai – BLVDS I/O standartas dvikrypčiams p ir n kaiščiams, kaip parodyta toliau pateiktame paveikslėlyje.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II ir Cyclone V įrenginiai – Diferencialinis SSTL-2 I arba II klasės I/O standartas.
     BLVDS įvesties / išvesties priskyrimas „Intel Quartus Prime Assignment Editor“.Pastaba: Naudodami priskyrimo rengyklę galite rankiniu būdu priskirti ir p, ir n kaiščių vietas kiekvienam palaikomam įrenginiui. Apie palaikomus įrenginius ir kaiščius, kuriuos galite priskirti rankiniu būdu, žr. susijusią informaciją.
4. Sukompiliuokite ir atlikite funkcinį modeliavimą su ModelSim – Intel FPGA Edition programine įranga.

ExampFunkcinio modeliavimo rezultatų
Kai patvirtinamas oe signalas, BLVDS veikia rašymo režimu. Kai oe signalas panaikinamas, BLVDS veikia skaitymo režimu.Pastaba:
Modeliavimui naudojant „Verilog HDL“, galite naudoti blvds_tb.v bandymo stendą, kuris yra įtrauktas į atitinkamą dizainą, pvz.ample.
Susijusi informacija

• ModelSim – „Intel FPGA Edition“ programinės įrangos palaikymas
  Pateikiama daugiau informacijos apie ModelSim – Intel FPGA Edition programinę įrangą ir yra įvairių nuorodų į tokias temas kaip diegimas, naudojimas ir trikčių šalinimas.
• BLVDS sąsajos įvesties / išvesties standartai Intel FPGA įrenginiuose 7 puslapyje
  Sąrašas kontaktų ir įvesties / išvesties standartų, kuriuos galite rankiniu būdu priskirti palaikomuose Intel FPGA įrenginiuose, skirtuose BLVDS programoms.
• Dizainas Pvzamppigiau už AN 522
  Pateikiamas „Intel Quartus Prime“ dizainas, pvzampmažiau naudojami šioje paraiškos pastaboje.

Veiklos analizė

Daugiataškė BLVDS veikimo analizė parodo magistralės užbaigimo, apkrovos, vairuotojo ir imtuvo charakteristikų bei imtuvo iš vairuotojo vietos įtaką sistemai. Galite naudoti pridedamą BLVDS dizainą, pvzampleidžia analizuoti kelių taškų programos veikimą:

•  Cyclone III BLVDS dizainas, pvzample—šis dizainas example taikoma visoms palaikomoms Stratix, Arria ir Cyclone įrenginių serijoms. „Intel Arria 10“ arba „Intel Cyclone 10 GX“ įrenginių šeimai turite perkelti dizainą, pvz.ampprieš naudodami atitinkamą įrenginių šeimą.
• Intel MAX 10 BLVDS dizaino example—šis dizainas example taikoma Intel MAX 10 įrenginių šeimai.
• Intel Stratix 10 BLVDS dizaino example—šis dizainas example taikoma „Intel Stratix 10“ įrenginių šeimai.

Pastaba:
Šiame skyriuje pateikta kelių taškų BLVDS našumo analizė yra pagrįsta Cyclone III BLVDS įvesties/išvesties buferio informacijos specifikacijos (IBIS) modelio modeliavimu HyperLynx*.
„Intel“ rekomenduoja modeliavimui naudoti šiuos „Intel IBIS“ modelius:

• Stratix III, Stratix IV ir Stratix V įrenginiai – konkrečiam įrenginiui skirtas diferencialinis SSTL-2 IBIS modelis
• „Intel Stratix 10“, „Intel Arria 10(2)“ ir „Intel Cyclone 10 GX“ įrenginiai:
  •  Išvesties buferis – diferencialinis SSTL-18 IBIS modelis
  • Įvesties buferis – LVDS IBIS modelis

Susijusi informacija

• Intel FPGA IBIS modelio puslapis
  Teikia „Intel FPGA“ įrenginių modelių atsisiuntimus.
•  Dizainas Pvzamppigiau už AN 522
  Pateikiamas „Intel Quartus Prime“ dizainas, pvzampmažiau naudojami šioje paraiškos pastaboje.

Sistemos sąranka

 Daugiataškis BLVDS su Cyclone III BLVDS siųstuvais
Šiame paveikslėlyje parodyta kelių taškų topologijos schema su dešimčia Cyclone III BLVDS siųstuvų-imtuvų (pavadinimais nuo U1 iki U10).Manoma, kad magistralės perdavimo linija turi šias charakteristikas:

•  Juostos linija
•  Būdinga varža 50 Ω
• Būdinga 3.6 pF colyje talpa
•  Ilgis 10 colių
• „Intel Arria 10 IBIS“ modeliai yra preliminarūs ir jų nėra „Intel IBIS“ modelyje web puslapį. Jei jums reikia šių preliminarių „Intel Arria 10 IBIS“ modelių, susisiekite su „Intel“.
• Magistralės diferencinė charakteristinė varža maždaug 100 Ω
•  Atstumas tarp kiekvieno siųstuvo-imtuvo 1 colis
• Magistralė abiejuose galuose baigta su galios rezistoriumi RT

• Numatytasis pavaros stiprumas yra 12 mA
• Lėto apsisukimo greičio nustatymai pagal numatytuosius nustatymus
• Kiekvieno siųstuvo-imtuvo kontakto talpa 6 pF
•  Kiekviename BLVDS siųstuvo-imtuve yra 1 colio mikrojuostos, kurios būdingoji varža yra 50 Ω, o būdinga talpa 3 pF colyje.
•  Laikoma, kad kiekvieno siųstuvo-imtuvo prijungimo prie magistralės (jungties, blokno ir per PCB) talpa yra 2 pF
• Bendra kiekvienos apkrovos talpa yra maždaug 11 pF

1 colio apkrovos atstumui paskirstyta talpa yra lygi 11 pF colyje. Sumažinti stuburo sukeltą atspindį, taip pat susilpninti išeinančius signalus
tvarkyklė, kiekvieno siųstuvo-imtuvo išvestyje yra 50 Ω varža atitinkantis varža RS.

Autobuso pabaiga
Visiškai pakrautos magistralės efektyvioji varža yra 52 Ω, jei pakeičiate magistralės būdingąją talpą ir paskirstytą talpą sąrankos ilgio vienetui į efektyviosios diferencinės varžos lygtį. Norėdami užtikrinti optimalų signalo vientisumą, turite suderinti RT su 52 Ω. Tolesniuose paveikslėliuose parodytas suderinto, nepakankamo ir per didelio užbaigimo poveikis diferencinei bangos formai (VID) imtuvo įvesties kaiščiuose. Duomenų perdavimo sparta yra 100 Mbps. Šiuose paveiksluose dėl nepakankamo išjungimo (RT = 25 Ω) atsiranda atspindžių ir žymiai sumažėja triukšmo riba. Kai kuriais atvejais nutraukus net pažeidžiama imtuvo slenkstis (VTH = ±100 mV). Kai RT pakeičiama į 50 Ω, VTH atžvilgiu yra didelė triukšmo riba, o atspindys yra nereikšmingas.

Autobuso nutraukimo poveikis (vairuotojas U1, imtuvas U2)
Šiame paveikslėlyje U1 veikia kaip siųstuvas, o nuo U2 iki U10 yra imtuvai.

Autobuso nutraukimo poveikis (vairuotojas U1, imtuvas U10)
Šiame paveikslėlyje U1 veikia kaip siųstuvas, o nuo U2 iki U10 yra imtuvai.

Autobuso nutraukimo poveikis (vairuotojas U5, imtuvas U6)
Šiame paveikslėlyje U5 yra siųstuvas, o likusi dalis yra imtuvai.

Autobuso nutraukimo poveikis (vairuotojas U5, imtuvas U10)
Šiame paveikslėlyje U5 yra siųstuvas, o likusi dalis yra imtuvai.Santykinė vairuotojo ir imtuvo padėtis magistralėje taip pat turi įtakos gaunamo signalo kokybei. Arčiausiai vairuotojo esantis imtuvas patiria prasčiausią perdavimo linijos efektą, nes šioje vietoje kraštų greitis yra didžiausias. Tai dar labiau pablogėja, kai vairuotojas yra autobuso viduryje.
Pavyzdžiui,ampPalyginkite 16 pav. 20 puslapyje ir 18 pav. 21 puslapyje. VID imtuve U6 (vairuotojas prie U5) rodo didesnį skambėjimą nei imtuve U2 (vairuotojas prie U1). Kita vertus, kraštų greitis sulėtėja, kai imtuvas yra toliau nuo vairuotojo. Didžiausias užfiksuotas kilimo laikas yra 1.14 ns, kai vairuotojas yra viename autobuso gale (U1), o imtuvas – kitame gale (U10).

Stubo ilgis
Ilgesnis stuburo ilgis ne tik padidina skrydžio laiką nuo vairuotojo iki imtuvo, bet ir padidina apkrovos talpą, o tai sukelia didesnį atspindį.

Didėjančio stuburo ilgio poveikis (U1 tvarkyklės, U10 imtuvas)
Šiame paveiksle lyginamas VID ties U10, kai stuburo ilgis padidinamas nuo vieno colio iki dviejų colių, o vairuotojas yra ties U1.

Stub Nutraukimas
Turite suderinti vairuotojo impedansą su stuburo charakteristika. Serijinio užbaigimo rezistoriaus RS įdėjimas į tvarkyklės išvestį labai sumažina neigiamą perdavimo linijos efektą, kurį sukelia ilgos stuburo ir greitos briaunos. Be to, RS galima pakeisti, kad VID būtų susilpnintas, kad atitiktų imtuvo specifikacijas.

Stuburo nutraukimo efektas (tvarkyklė U1, imtuvas U2 ir U10)
Šiame paveiksle lyginamas VID prie U2 ir U10, kai U1 perduoda.

Vairuotojo apsisukimų dažnis
Greitas apsisukimų greitis padeda pagerinti kilimo laiką, ypač imtuve, kuris yra toliausiai nuo vairuotojo. Tačiau greitesnis sukimosi greitis taip pat padidina skambėjimą dėl atspindžio.

Vairuotojo kraštų greičio poveikis (Vairuotojas U1, imtuvas U2 ir U10)
Šiame paveikslėlyje parodytas vairuotojo apsisukimo greičio efektas. Lyginamas lėtas ir greitas sukimosi greitis esant 12 mA pavaros stiprumui. Vairuotojas yra U1, o diferencialinės bangos formos U2 ir U10 yra tiriamos.

Bendras sistemos našumas

Didžiausia duomenų perdavimo sparta, kurią palaiko daugiataškis BLVDS, nustatomas žiūrint į toliausiai nuo vairuotojo esančio imtuvo akių diagramą. Šioje vietoje perduodamas signalas turi lėčiausią kraštų greitį ir turi įtakos akies atidarymui. Nors gaunamo signalo kokybė ir triukšmo ribos tikslas priklauso nuo programų, kuo platesnė akies anga, tuo geriau. Tačiau taip pat turite patikrinti arčiausiai vairuotojo esantį imtuvą, nes perdavimo linijos efektai paprastai būna prastesni, jei imtuvas yra arčiau vairuotojo.
23 pav. Akies diagrama esant 400 Mbps (U1 tvarkyklė, U2 ir U10 imtuvas)
Šis paveikslas iliustruoja akių diagramas U2 (raudona kreivė) ir U10 (mėlyna kreivė), kai duomenų perdavimo sparta yra 400 Mbps. Modeliuojant daroma prielaida, kad atsitiktinis 1 % vieneto intervalo virpėjimas. Vairuotojas yra U1 su numatytais srovės stiprumo ir poslinkio greičio nustatymais. Autobusas pilnai apkrautas optimaliu RT = 50 Ω. Mažiausia akių anga yra ties U10, kuri yra toliausiai nuo U1. Akių aukštis samp0.5 vieneto intervalu yra atitinkamai 692 mV ir 543 mV U2 ir U10. Abiem atvejais yra didelė triukšmo riba VTH = ±100 mV atžvilgiu.

Dokumento peržiūros istorija, skirta AN 522: magistralės LVDS sąsajos diegimas palaikomose Intel FPGA įrenginių šeimose

Dokumentai / Ištekliai

intel AN 522 įgyvendinanti magistralės LVDS sąsają palaikomose FPGA įrenginių šeimose [pdfVartotojo vadovas AN 522 diegimo magistralės LVDS sąsaja palaikomose FPGA įrenginių šeimose, AN 522, magistralės LVDS sąsaja palaikomose FPGA įrenginių šeimose, sąsaja palaikomose FPGA įrenginių šeimose, FPGA įrenginių šeimose

Nuorodos

• Vartotojo vadovas