intel AN 522 Implementació de la interfície LVDS de bus en famílies de dispositius FPGA compatibles

Bus LVDS (BLVDS) amplia la capacitat de comunicació LVDS punt a punt a la configuració multipunt. Multipoint BLVDS ofereix una solució eficient per a aplicacions de placa posterior multipunt.

Suport a la implementació de BLVDS en dispositius Intel FPGA

Podeu implementar interfícies BLVDS en aquests dispositius Intel mitjançant els estàndards d'E/S enumerats.

Nota:
La força de la unitat programable i les funcions de velocitat d'augment d'aquests dispositius us permeten personalitzar el vostre sistema multipunt per obtenir el màxim rendiment. Per determinar la velocitat de dades màxima admesa, realitzeu una simulació o mesura en funció de la configuració i l'aplicació del vostre sistema específics.
BLVDS acabatview a la pàgina 4
Tecnologia BLVDS en dispositius Intel a la pàgina 6
Consum d'energia del BLVDS a la pàgina 9
BLVDS Disseny Exampa la pàgina 10
Anàlisi de rendiment a la pàgina 17
Historial de revisions de documents per a AN 522: Implementació de la interfície LVDS de bus a les famílies de dispositius Intel FPGA compatibles a la pàgina 25
Informació relacionada
Estàndards d'E/S per a la interfície BLVDS en dispositius Intel FPGA a la pàgina 7

BLVDS acabatview

El sistema típic de multipunt BLVDS consta d'una sèrie de parells de transmissors i receptors (transceptors) connectats al bus.
Multipunt BLVDSLa configuració de la figura anterior proporciona una comunicació semidúplex bidireccional alhora que minimitza la densitat d'interconnexió. Qualsevol transceptor pot assumir el paper d'un transmissor, amb els transceptors restants actuant com a receptors (només un transmissor pot estar actiu alhora). El control del trànsit de l'autobús, ja sigui mitjançant un protocol o una solució de maquinari, normalment es requereix per evitar conflictes de conductors a l'autobús. El rendiment d'un BLVDS multipunt es veu molt afectat per la càrrega capacitiva i la terminació del bus.
Consideracions de disseny
Un bon disseny multipunt ha de tenir en compte la càrrega capacitiva i la terminació del bus per obtenir una millor integritat del senyal. Podeu minimitzar la capacitat de càrrega seleccionant un transceptor amb una capacitat de pin baixa, un connector amb una capacitat baixa i mantenint la longitud del taló curta. Una de les consideracions del disseny multipunt de BLVDS és la impedància diferencial efectiva d'un bus completament carregat, anomenada impedància efectiva, i el retard de propagació a través del bus. Altres consideracions de disseny multipunt de BLVDS inclouen la polarització a prova de fallades, el tipus de connector i el pin-out, el disseny de traça del bus PCB i les especificacions de velocitat de la vora del controlador.
Impedància efectiva
La impedància efectiva depèn de la impedància característica de traça del bus Zo i de la càrrega capacitiva al bus. Els connectors, el taló de la targeta endollable, l'embalatge i la capacitat d'entrada del receptor contribueixen a la càrrega capacitiva, la qual cosa redueix la impedància efectiva del bus.
Equació 1. Equació d'impedància diferencial efectiva
Utilitzeu aquesta equació per aproximar la impedància diferencial efectiva del bus carregat (Zeff).On:

• Zdiff (Ω) ≈ 2 × Zo = la impedància característica diferencial del bus
•  Co (pF/polzada) = capacitat característica per unitat de longitud del bus
• CL (pF) = capacitat de cada càrrega
•  N = nombre de càrregues a l'autobús
•  H (polzada) = d × N = longitud total de l'autobús
•  d (polzades) = espai entre cada targeta connectada
•  Cd (pF/polzada) = CL/d = capacitat distribuïda per unitat de longitud a través del bus

L'augment de la capacitat de càrrega o l'espai més proper entre les targetes connectables redueix la impedància efectiva. Per optimitzar el rendiment del sistema, és important seleccionar un transceptor i un connector de baixa capacitat. Mantingueu la longitud de cada taló del receptor entre el connector i el pin d'E/S del transceptor el més curt possible.
Impedància efectiva normalitzada versus Cd/Co
Aquesta figura mostra els efectes de la capacitat distribuïda sobre la impedància efectiva normalitzada.La terminació és necessària a cada extrem del bus, mentre que les dades flueixen en ambdues direccions. Per reduir la reflexió i els sons al bus, heu de fer coincidir la resistència de terminació amb la impedància efectiva. Per a un sistema amb Cd/Co = 3, la impedància efectiva és 0.5 vegades Zdiff. Amb dobles terminacions a l'autobús, el conductor veu una càrrega equivalent de 0.25 vegades de Zdiff; i així redueix el swing dels senyals i el marge de soroll diferencial a través de les entrades del receptor (si s'utilitza el controlador LVDS estàndard). El controlador BLVDS aborda aquest problema augmentant el corrent de la unitat per aconseguir un volum similartage swing a les entrades del receptor.
Retard de propagació
El retard de propagació (tPD = Zo × Co) és el retard de temps a través de la línia de transmissió per unitat de longitud. Depèn de la impedància i la característica característica
capacitat del bus.
Retard de propagació efectiu
Per a un bus carregat, podeu calcular el retard de propagació efectiu amb aquesta equació. Podeu calcular el temps perquè el senyal es propagui des del controlador A al receptor B com a tPDEFF × longitud de la línia entre el controlador A i el receptor B.

Tecnologia BLVDS en dispositius Intel

En els dispositius Intel admesos, la interfície BLVDS és compatible amb qualsevol I/banc de fila o columna alimentada per un VCCIO d'1.8 V (dispositius Intel Arria 10 i Intel Cyclone 10 GX) o 2.5 V (altres dispositius compatibles). En aquests bancs d'E/S, la interfície és compatible amb els pins d'E/S diferencials, però no als pins d'entrada de rellotge o de sortida de rellotge dedicats. Tanmateix, als dispositius Intel Arria 10 i Intel Cyclone 10 GX, la interfície BLVDS és compatible amb pins de rellotge dedicats que s'utilitzen com a E/S generals.

•  El transmissor BLVDS utilitza dos buffers de sortida d'un sol extrem amb el segon buffer de sortida programat com a invertit.
•  El receptor BLVDS utilitza un buffer d'entrada LVDS dedicat.

Buffers d'E/S BLVDS als dispositius compatiblesUtilitzeu diferents buffers d'entrada o sortida segons el tipus d'aplicació:

• Aplicació Multidrop: utilitzeu la memòria intermèdia d'entrada o sortida segons si el dispositiu està pensat per al controlador o el receptor.
• Aplicació multipunt: la memòria intermèdia de sortida i la memòria intermèdia d'entrada comparteixen els mateixos pins d'E/S. Necessiteu un senyal d'habilitació de sortida (oe) per tri-estat el buffer de sortida LVDS quan no envia senyals.
•  No activeu la terminació en sèrie al xip (RS OCT) per a la memòria intermèdia de sortida.
• Utilitzeu resistències externes als buffers de sortida per proporcionar una impedància que coincideixi amb el taló de la targeta connectada.
• No activeu la terminació diferencial en xip (RD OCT) per a la memòria intermèdia d'entrada diferencial perquè la terminació del bus normalment s'implementa utilitzant les resistències de terminació externes als dos extrems del bus.

Estàndards d'E/S per a la interfície BLVDS en dispositius Intel FPGA
Podeu implementar la interfície BLVDS mitjançant els estàndards d'E/S rellevants i els requisits de força actuals per als dispositius Intel admesos.
Suport estàndard d'E/S i característiques per a la interfície BLVDS en dispositius Intel compatibles

1.  El pin DIFFIO_TX no admet receptors diferencials LVDS reals.

Per obtenir més informació, consulteu la documentació del dispositiu corresponent, tal com es mostra a la secció d'informació relacionada:

• Per obtenir informació sobre les assignacions de pins, consulteu el pin-out del dispositiu files.
• Per a les característiques dels estàndards d'E/S, consulteu el capítol d'E/S del manual del dispositiu.
•  Per a les especificacions elèctriques, consulteu el full de dades del dispositiu o el document de característiques de CC i commutació.

Informació relacionada

•  Intel Stratix 10 Pin-Out Files
•  Pin-Out de Stratix V Files
• Pin-Out de Stratix IV Files
•  Pin-out del dispositiu Stratix III Files
•  Pin-out del dispositiu Intel Arria 10 Files
•  Pin-Out del dispositiu Arria V Files
•  Pin-Out del dispositiu Arria II GX Files
• Pin-out del dispositiu Intel Cyclone 10 GX Files
• Pin-out del dispositiu Intel Cyclone 10 LP Files
• Pin-out del dispositiu Cyclone V Files
•  Pin-out del dispositiu Cyclone IV Files
• Pin-out del dispositiu Cyclone III Files
• Pin-out del dispositiu Intel MAX 10 Files
• Guia d'usuari d'E/S d'ús general d'Intel Stratix 10
•  Funcions d'E/S als dispositius Stratix V
•  Funcions d'E/S al dispositiu Stratix IV
•  Funcions d'E/S del dispositiu Stratix III
• Funcions d'E/S als dispositius Stratix V
•  Funcions d'E/S al dispositiu Stratix IV
•  Funcions d'E/S del dispositiu Stratix III
•  E/S i E/S d'alta velocitat en dispositius Intel Arria 10
•  Funcions d'E/S als dispositius Arria V
• Funcions d'E/S als dispositius Arria II
•  E/S i E/S d'alta velocitat en dispositius Intel Cyclone 10 GX
•  E/S i E/S d'alta velocitat en dispositius Intel Cyclone 10 LP
• Funcions d'E/S als dispositius Cyclone V
• Funcions d'E/S als dispositius Cyclone IV
•  Funcions d'E/S de la família de dispositius Cyclone III
• Guia d'usuari d'E/S d'ús general Intel MAX 10
•  Full de dades del dispositiu Intel Stratix 10
• Full de dades del dispositiu Stratix V
•  Característiques de CC i de commutació per a dispositius Stratix IV
•  Fitxa tècnica del dispositiu Stratix III: DC i característiques de commutació
•  Full de dades del dispositiu Intel Arria 10
•  Full de dades del dispositiu Arria V
• Fitxa de dades del dispositiu per a dispositius Arria II
• Full de dades del dispositiu Intel Cyclone 10 GX
•  Full de dades del dispositiu Intel Cyclone 10 LP
•  Full de dades del dispositiu Cyclone V
•  Full de dades del dispositiu Cyclone IV
• Full de dades del dispositiu Cyclone III
• Full de dades del dispositiu Intel MAX 10

Consum d'energia BLVDS

• Abans d'implementar el vostre disseny al dispositiu, utilitzeu l'EPE basat en Excel per al dispositiu compatible que utilitzeu per obtenir una magnitud estimada del consum d'energia d'E/S de BLVDS.
•  Per als pins d'entrada i bidireccionals, el buffer d'entrada de BLVDS sempre està habilitat. La memòria intermèdia d'entrada BLVDS consumeix energia si hi ha activitat de commutació al bus (per exempleampli, altres transceptors estan enviant i reben dades, però el dispositiu Cyclone III no és el destinatari previst).
•  Si utilitzeu BLVDS com a memòria intermèdia d'entrada en multidrop o com a memòria intermèdia bidireccional en aplicacions multipunt, Intel recomana introduir una taxa de commutació que inclogui totes les activitats del bus, no només les activitats destinades a la memòria intermèdia d'entrada BLVDS del dispositiu Intel.

Exampfitxer d'entrada de dades d'E/S de BLVDS a l'EPE
Aquesta figura mostra l'entrada d'E/S de BLVDS al Cyclone III EPE. Si voleu seleccionar estàndards d'E/S a l'EPE d'altres dispositius Intel compatibles, consulteu la informació relacionada.Intel recomana que utilitzeu l'eina d'anàlisi de potència Intel Quartus Prime per dur a terme una anàlisi de potència d'E/S de BLVDS precisa després d'haver completat el disseny. L'eina d'anàlisi de potència estima la potència en funció de les especificitats del disseny després de completar el lloc i la ruta. L'eina d'anàlisi de potència aplica una combinació d'activitats de senyal introduïdes per l'usuari, derivades de simulacions i estimades que, combinades amb els models de circuits detallats, produeixen estimacions de potència molt precises.
Informació relacionada

• Capítol d'anàlisi de potència, manual d'Intel Quartus Prime Pro Edition
  Ofereix més informació sobre l'eina d'anàlisi de potència Intel Quartus Prime Pro Edition per a les famílies de dispositius Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX.
• Capítol d'anàlisi de potència, manual d'edició estàndard d'Intel Quartus Prime
  Proporciona més informació sobre l'eina d'anàlisi de potència d'Intel Quartus Prime Standard Edition per a Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III i Intel MAX 10 famílies de dispositius.
• Pàgina Early Power Estimators (EPE) i Power Analyzer
  Ofereix més informació sobre l'EPE i l'eina Intel Quartus Prime Power Analyzer.
• Implementació de la interfície LVDS de bus a les famílies de dispositius Intel FPGA compatibles a la pàgina 3
  Llista els estàndards d'E/S que cal seleccionar a l'EPE per estimar el consum d'energia del BLVDS.

BLVDS Disseny Example
El disseny example us mostra com crear una instancia de la memòria intermèdia d'E/S BLVDS als dispositius compatibles amb els nuclis IP d'E/S de propòsit general (GPIO) rellevants al programari Intel Quartus Prime.

•  Dispositius Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX: utilitzen el nucli IP GPIO Intel FPGA.
•  Dispositius Intel MAX 10: utilitzeu el nucli IP GPIO Lite Intel FPGA.
•  Tots els altres dispositius compatibles: utilitzeu el nucli IP ALTIOBUF.

Podeu descarregar-vos el disseny example des de l'enllaç de la informació relacionada. Per a la instància de memòria intermèdia d'E/S de BLVDS, Intel recomana els elements següents:

•  Implementeu el nucli IP GPIO en mode bidireccional amb el mode diferencial activat.
•  Assigna l'estàndard d'E/S als pins bidireccionals:
•  BLVDS: dispositius Intel Cyclone 10 LP, Cyclone IV, Cyclone III i Intel MAX 10.
•  Diferencial SSTL-2 Classe I o Classe II: dispositius Stratix V, Stratix IV, Stratix III, Arria V, Arria II i Cyclone V.
• Diferencial SSTL-18 Classe I o Classe II: dispositius Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX.

Funcionament dels buffers d'entrada o de sortida durant les operacions d'escriptura i lectura

• El port oe rep el senyal oe del nucli del dispositiu per habilitar o desactivar els buffers de sortida d'un sol extrem.
•  Mantingueu el senyal oe baix per tri-estat els buffers de sortida durant l'operació de lectura.
•  La funció de la porta AND és impedir que el senyal transmès torni al nucli del dispositiu. El buffer d'entrada diferencial sempre està habilitat.

Informació relacionada

•  I/O Buffer (ALTIOBUF) Guia de l'usuari principal IP
•  Guia d'usuari de GPIO IP Core
•  Guies d'implementació d'E/S Intel MAX 10
• Introducció als nuclis IP Intel FPGA
• Disseny Examples per AN 522

Proporciona el disseny Intel Quartus Prime exampfitxers utilitzats en aquesta nota d'aplicació.
Disseny ExampDirectrius per a dispositius Intel Stratix 10
Aquests passos només són aplicables als dispositius Intel Stratix 10. Assegureu-vos que feu servir el nucli IP GPIO Intel FPGA.

1. Creeu un nucli IP GPIO Intel FPGA que admeti un buffer d'entrada i sortida bidireccional:
   • a. Instancia el nucli IP GPIO Intel FPGA.
   • b. A Direcció de dades, seleccioneu Bidir.
   • c. A Amplada de dades, introduïu 1.
   • d. Activa Utilitza la memòria intermèdia diferencial.
   • e. En el mode de registre, seleccioneu cap.
2. Connecteu els mòduls i els ports d'entrada i sortida tal com es mostra a la figura següent:
   Ports d'entrada i sortida Connexió Exampli per a dispositius Intel Stratix 10
3. A l'Editor d'assignació, assigneu l'estàndard d'E/S rellevant tal com es mostra a la figura següent. També podeu establir les opcions de força i velocitat actuals. En cas contrari, el programari Intel Quartus Prime assumeix la configuració predeterminada.
   Assignació d'E/S de BLVDS a l'editor d'assignació Intel Quartus Prime per a dispositius Intel Stratix 10
4. Compileu i realitzeu simulacions funcionals amb el programari ModelSim* – Intel FPGA Edition.

Informació relacionada

• ModelSim: suport de programari Intel FPGA Edition
  Ofereix més informació sobre el programari ModelSim – Intel FPGA Edition i conté diversos enllaços a temes com ara la instal·lació, l'ús i la resolució de problemes.
• Estàndards d'E/S per a la interfície BLVDS en dispositius Intel FPGA a la pàgina 7
  Llista els pins i els estàndards d'E/S que podeu assignar manualment als dispositius Intel FPGA compatibles per a les aplicacions BLVDS.
• Disseny Examples per AN 522
  Proporciona el disseny Intel Quartus Prime exampfitxers utilitzats en aquesta nota d'aplicació.

Disseny ExampDirectrius per a dispositius Intel Arria 10
Aquests passos només s'apliquen als dispositius Intel Arria 10 que utilitzen Intel Quartus Prime Standard Edition. Assegureu-vos que feu servir el nucli IP GPIO Intel FPGA.

1. Obriu el fitxer StratixV_blvds.qar file per importar el disseny Stratix V exampli al programari Intel Quartus Prime Standard Edition.
2. Migra el disseny exampli per utilitzar el nucli IP GPIO Intel FPGA:
   • a. Al menú, seleccioneu Projecte ➤ Actualitza components IP.
   • b. Feu doble clic a l'entitat "ALIOBUF".
     Apareix la finestra MegaWizard Plug-In Manager per al nucli IP d'ALTIOBUF.
   • c. Desactiveu Match project/default.
   • d. A la família de dispositius seleccionada actualment, seleccioneu Arria 10.
   • e. Feu clic a Finalitzar i, a continuació, a Finalitzar de nou.
   • f. Al quadre de diàleg que apareix, feu clic a D'acord.
     El programari Intel Quartus Prime Pro Edition realitza el procés de migració i després mostra l'editor de paràmetres IP GPIO.
3. Configureu el nucli IP GPIO Intel FPGA per suportar un buffer d'entrada i sortida bidireccional:
   • a. A Direcció de dades, seleccioneu Bidir.
   • b. A Amplada de dades, introduïu 1.
   • c. Activa Utilitza la memòria intermèdia diferencial.
   • d. Feu clic a Finalitzar i genereu el nucli IP.
4. Connecteu els mòduls i els ports d'entrada i sortida tal com es mostra a la figura següent:
   Ports d'entrada i sortida Connexió Example per a dispositius Intel Arria 10
5. A l'Editor d'assignació, assigneu l'estàndard d'E/S rellevant tal com es mostra a la figura següent. També podeu establir les opcions de força i velocitat actuals. En cas contrari, el programari Intel Quartus Prime Standard Edition assumeix la configuració predeterminada per als dispositius Intel Arria 10: estàndard d'E/S de classe I o classe II diferencial SSTL-18.
   Assignació d'E/S de BLVDS a l'editor d'assignació Intel Quartus Prime per a dispositius Intel Arria 10Nota:
   Per als dispositius Intel Arria 10, podeu assignar manualment les ubicacions de pins p i n per als pins LVDS amb l'Editor d'assignació.
6. Compileu i realitzeu simulacions funcionals amb el programari ModelSim – Intel FPGA Edition.

Informació relacionada

• ModelSim: suport de programari Intel FPGA Edition
  Ofereix més informació sobre el programari ModelSim – Intel FPGA Edition i conté diversos enllaços a temes com ara la instal·lació, l'ús i la resolució de problemes.
• Estàndards d'E/S per a la interfície BLVDS en dispositius Intel FPGA a la pàgina 7
  Llista els pins i els estàndards d'E/S que podeu assignar manualment als dispositius Intel FPGA compatibles per a les aplicacions BLVDS.
• Disseny Examples per AN 522
  Proporciona el disseny Intel Quartus Prime exampfitxers utilitzats en aquesta nota d'aplicació.

Disseny ExampDirectrius per a dispositius Intel MAX 10
Aquests passos només són aplicables als dispositius Intel MAX 10. Assegureu-vos que feu servir el nucli IP GPIO Lite Intel FPGA.

1. Creeu un nucli IP FPGA Intel GPIO Lite que pugui suportar un buffer d'entrada i sortida bidireccional:
   • a. Instancia el nucli IP GPIO Lite Intel FPGA.
   • b. A Direcció de dades, seleccioneu Bidir.
   • c. A Amplada de dades, introduïu 1.
   • d. Activeu Utilitza la memòria intermèdia pseudo diferencial.
   • e. En el mode de registre, seleccioneu Ometre.
2. Connecteu els mòduls i els ports d'entrada i sortida tal com es mostra a la figura següent:
    Ports d'entrada i sortida Connexió Exampli per a dispositius Intel MAX 10
3. A l'Editor d'assignació, assigneu l'estàndard d'E/S rellevant tal com es mostra a la figura següent. També podeu establir les opcions de força i velocitat actuals. En cas contrari, el programari Intel Quartus Prime assumeix la configuració predeterminada.
   Assignació d'E/S de BLVDS a l'editor d'assignació Intel Quartus Prime per a dispositius Intel MAX 10
4. Compileu i realitzeu simulacions funcionals amb el programari ModelSim – Intel FPGA Edition.

Informació relacionada

• ModelSim: suport de programari Intel FPGA Edition
  Ofereix més informació sobre el programari ModelSim – Intel FPGA Edition i conté diversos enllaços a temes com ara la instal·lació, l'ús i la resolució de problemes.
• Estàndards d'E/S per a la interfície BLVDS en dispositius Intel FPGA a la pàgina 7
  Llista els pins i els estàndards d'E/S que podeu assignar manualment als dispositius Intel FPGA compatibles per a les aplicacions BLVDS.
• Disseny Examples per AN 522
  Proporciona el disseny Intel Quartus Prime exampfitxers utilitzats en aquesta nota d'aplicació.

Disseny ExampDirectrius per a tots els dispositius compatibles, excepte Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10

Aquests passos són aplicables a tots els dispositius compatibles, excepte Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10. Assegureu-vos que feu servir el nucli IP ALTIOBUF.

1.  Creeu un nucli IP ALTIOBUF que pugui suportar un buffer d'entrada i sortida bidireccional:
   • a. Instancia el nucli IP d'ALTIOBUF.
   • b. Configureu el mòdul com a memòria intermèdia bidireccional.
   • c. A Quin és el nombre de buffers que s'han d'instanciar, introduïu 1.
   • d. Activa Utilitza el mode diferencial.
2. Connecteu els mòduls i els ports d'entrada i sortida tal com es mostra a la figura següent:
    Ports d'entrada i sortida Connexió Exampli per a tots els dispositius admesos, excepte els dispositius Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10
3. A l'Editor de tasques, assigneu l'estàndard d'E/S rellevant tal com es mostra a la figura següent segons el vostre dispositiu. També podeu establir les opcions de força i velocitat actuals. En cas contrari, el programari Intel Quartus Prime assumeix la configuració predeterminada.
   • Dispositius Intel Cyclone 10 LP, Cyclone IV, Cyclone III i Cyclone III LS: estàndard d'E/S BLVDS als pins bidireccionals p i n tal com es mostra a la figura següent.
   • Dispositius Stratix V, Stratix IV, Stratix III, Arria V, Arria II i Cyclone V: estàndard d'E/S SSTL-2 Classe I o Classe II diferencial.
     Assignació d'E/S de BLVDS a l'editor d'assignació Intel Quartus PrimeNota: Podeu assignar manualment les ubicacions de pins p i n per a cada dispositiu compatible amb l'Editor de tasques. Per als dispositius compatibles i els pins que podeu assignar manualment, consulteu la informació relacionada.
4. Compileu i realitzeu simulacions funcionals amb el programari ModelSim – Intel FPGA Edition.

Exampel de resultats de simulació funcional
Quan s'afirma el senyal oe, el BLVDS està en mode d'operació d'escriptura. Quan el senyal oe es desactiva, el BLVDS està en mode de lectura.Nota:
Per a la simulació amb Verilog HDL, podeu utilitzar el banc de proves blvds_tb.v, que s'inclou al disseny respectiu ex.ample.
Informació relacionada

• ModelSim: suport de programari Intel FPGA Edition
  Ofereix més informació sobre el programari ModelSim – Intel FPGA Edition i conté diversos enllaços a temes com ara la instal·lació, l'ús i la resolució de problemes.
• Estàndards d'E/S per a la interfície BLVDS en dispositius Intel FPGA a la pàgina 7
  Llista els pins i els estàndards d'E/S que podeu assignar manualment als dispositius Intel FPGA compatibles per a les aplicacions BLVDS.
• Disseny Examples per AN 522
  Proporciona el disseny Intel Quartus Prime exampfitxers utilitzats en aquesta nota d'aplicació.

Anàlisi de rendiment

L'anàlisi del rendiment multipunt de BLVDS demostra l'impacte de la terminació del bus, la càrrega, les característiques del controlador i el receptor, i la ubicació del receptor del conductor al sistema. Podeu utilitzar el disseny BLVDS inclòs, exampfitxers per analitzar el rendiment d'una aplicació multipunt:

•  Disseny Cyclone III BLVDS example—aquest disseny example és aplicable a totes les sèries de dispositius Stratix, Arria i Cyclone compatibles. Per a la família de dispositius Intel Arria 10 o Intel Cyclone 10 GX, heu de migrar el disseny exampprimer a la família de dispositius corresponent abans de poder-lo utilitzar.
• Disseny Intel MAX 10 BLVDS example—aquest disseny example és aplicable a la família de dispositius Intel MAX 10.
• Disseny Intel Stratix 10 BLVDS example—aquest disseny exampel fitxer és aplicable a la família de dispositius Intel Stratix 10.

Nota:
L'anàlisi del rendiment d'un BLVDS multipunt en aquesta secció es basa en la simulació del model d'especificació d'informació de buffer d'entrada/sortida (IBIS) Cyclone III BLVDS a HyperLynx*.
Intel recomana que utilitzeu aquests models Intel IBIS per a la simulació:

• Dispositius Stratix III, Stratix IV i Stratix V: model diferencial SSTL-2 IBIS específic del dispositiu
• Dispositius Intel Stratix 10, Intel Arria 10(2) i Intel Cyclone 10 GX:
  •  Buffer de sortida: model IBIS SSTL-18 diferencial
  • Buffer d'entrada: model LVDS IBIS

Informació relacionada

• Pàgina del model Intel FPGA IBIS
  Proporciona descàrregues de models de dispositius Intel FPGA.
•  Disseny Examples per AN 522
  Proporciona el disseny Intel Quartus Prime exampfitxers utilitzats en aquesta nota d'aplicació.

Configuració del sistema

 BLVDS multipunt amb transceptors Cyclone III BLVDS
Aquesta figura mostra l'esquema d'una topologia multipunt amb deu transceptors Cyclone III BLVDS (anomenats U1 a U10).Se suposa que la línia de transmissió de bus té les característiques següents:

•  Una línia de tira
•  Impedància característica de 50 Ω
• Capacitat característica de 3.6 pF per polzada
•  Longitud de 10 polzades
• Els models Intel Arria 10 IBIS són preliminars i no estan disponibles al model Intel IBIS web pàgina. Si necessiteu aquests models preliminars d'Intel Arria 10 IBIS, poseu-vos en contacte amb Intel.
• Impedància característica diferencial de bus d'aproximadament 100 Ω
•  Espaiat entre cada transceptor d'1 polzada
• Bus acabat als dos extrems amb resistència de terminació RT

• Potència de la unitat per defecte de 12 mA
• Configuració de velocitat lenta de manera predeterminada
• Capacitat de pin de cada transceptor de 6 pF
•  El taló de cada transceptor BLVDS és una microstrip d'1 polzada d'impedància característica de 50 Ω i capacitat característica de 3 pF per polzada
•  Se suposa que la capacitat de la connexió (connector, coixinet i via en PCB) de cada transceptor al bus és de 2 pF.
• La capacitat total de cada càrrega és d'aproximadament 11 pF

Per a l'espaiat de càrrega d'1 polzada, la capacitat distribuïda és igual a 11 pF per polzada. Per reduir la reflexió causada pels talons, i també per atenuar els senyals que surten
al controlador, una impedància que coincideix amb una resistència RS de 50 Ω es col·loca a la sortida de cada transceptor.

Terminació d'autobús
La impedància efectiva del bus completament carregat és de 52 Ω si substituïu la capacitat característica del bus i la capacitat distribuïda per unitat de longitud de la configuració a l'equació d'impedància diferencial efectiva. Per a una integritat del senyal òptima, heu de fer coincidir RT amb 52 Ω. Les figures següents mostren els efectes de la terminació coincident, inferior i excessiva sobre la forma d'ona diferencial (VID) als pins d'entrada del receptor. La velocitat de dades és de 100 Mbps. En aquestes xifres, la subterminació (RT = 25 Ω) dóna lloc a reflexions i una reducció significativa del marge de soroll. En alguns casos, la terminació fins i tot viola el llindar del receptor (VTH = ±100 mV). Quan RT es canvia a 50 Ω, hi ha un marge de soroll substancial respecte a VTH i la reflexió és insignificant.

Efecte de la terminació de l'autobús (conductor a U1, receptor a U2)
En aquesta figura, U1 actua com a transmissor i U2 a U10 són els receptors.

Efecte de la terminació de l'autobús (conductor a U1, receptor a U10)
En aquesta figura, U1 actua com a transmissor i U2 a U10 són els receptors.

Efecte de la terminació de l'autobús (conductor a U5, receptor a U6)
En aquesta figura, U5 és l'emissor i la resta són receptors.

Efecte de la terminació de l'autobús (conductor a U5, receptor a U10)
En aquesta figura, U5 és l'emissor i la resta són receptors.La posició relativa del conductor i el receptor a l'autobús també afecta la qualitat del senyal rebut. El receptor més proper al conductor experimenta el pitjor efecte de la línia de transmissió perquè en aquesta ubicació, la velocitat de vora és la més ràpida. Això empitjora quan el conductor es troba al mig de l'autobús.
Per example, compareu la figura 16 a la pàgina 20 i la figura 18 a la pàgina 21. VID al receptor U6 (conductor a U5) mostra un timbre més gran que al receptor U2 (conductor a U1). D'altra banda, la velocitat de vora es ralenteix quan el receptor es troba més lluny del conductor. El temps de pujada més gran registrat és d'1.14 ns amb el conductor situat a un extrem de l'autobús (U1) i el receptor a l'altre extrem (U10).

Longitud del taló
La longitud més llarga del taló no només augmenta el temps de vol del conductor al receptor, sinó que també produeix una capacitat de càrrega més gran, que provoca una reflexió més gran.

Efecte de l'augment de la longitud del taló (conductor a U1, receptor a U10)
Aquesta xifra compara el VID a U10 quan la longitud del taló augmenta d'una polzada a dues polzades i el controlador està a U1.

Terminació de talons
Heu de fer coincidir la impedància del controlador amb la impedància característica del taló. La col·locació d'una resistència de terminació en sèrie RS a la sortida del controlador redueix en gran mesura l'efecte advers de la línia de transmissió causat per un taló llarg i velocitats de vora ràpides. A més, es pot canviar RS per atenuar el VID per complir amb les especificacions del receptor.

Efecte de la terminació del taló (conductor a U1, receptor a U2 i U10)
Aquesta xifra compara el VID a U2 i U10 quan U1 està transmetent.

Taxa de canvi del conductor
Una velocitat de gir ràpid ajuda a millorar el temps de pujada, especialment al receptor més allunyat del conductor. Tanmateix, una velocitat de canvi més ràpida també augmenta el timbre a causa de la reflexió.

Efecte de la taxa d'avantatge del conductor (conductor a U1, receptor a U2 i U10)
Aquesta figura mostra l'efecte de la velocitat de canvi del conductor. Es fa una comparació entre la velocitat de canvi lenta i ràpida amb una força de la unitat de 12 mA. El controlador està a U1 i s'examinen les formes d'ona diferencials a U2 i U10.

Rendiment global del sistema

La velocitat de dades més alta suportada per un BLVDS multipunt es determina observant el diagrama d'ulls del receptor més allunyat d'un controlador. En aquesta ubicació, el senyal transmès té la velocitat de vora més lenta i afecta l'obertura de l'ull. Tot i que la qualitat del senyal rebut i l'objectiu del marge de soroll depenen de les aplicacions, com més àmplia sigui l'obertura de l'ull, millor. Tanmateix, també heu de comprovar el receptor més proper al conductor, perquè els efectes de la línia de transmissió solen ser pitjors si el receptor es troba més a prop del conductor.
Figura 23. Diagrama d'ulls a 400 Mbps (conductor a U1, receptor a U2 i U10)
Aquesta figura il·lustra els diagrames d'ulls a U2 (corba vermella) i U10 (corba blava) per a una velocitat de dades a 400 Mbps. A la simulació s'assumeix una fluctuació aleatòria d'un interval d'unitat de l'1%. El controlador es troba a U1 amb la configuració predeterminada de la força actual i de la velocitat de canvi. El bus està completament carregat amb una RT òptima = 50 Ω. L'obertura d'ull més petita es troba a l'U10, que està més lluny de l'U1. L'alçada dels ulls sampled a l'interval de 0.5 unitats és de 692 mV i 543 mV per a U2 i U10, respectivament. Hi ha un marge de soroll substancial respecte a VTH = ± 100 mV en ambdós casos.

Historial de revisions de documents per a AN 522: implementació de la interfície LVDS de bus a les famílies de dispositius Intel FPGA compatibles

Documents/Recursos

intel AN 522 Implementació de la interfície LVDS de bus en famílies de dispositius FPGA compatibles [pdfGuia de l'usuari AN 522 Implementació de la interfície LVDS de bus en famílies de dispositius FPGA compatibles, AN 522, Implementació de la interfície LVDS de bus en famílies de dispositius FPGA compatibles, interfície en famílies de dispositius FPGA compatibles, famílies de dispositius FPGA

Referències

• Manual d'usuari