intel AN 522 Implementering van Bus LVDS-koppelvlak in ondersteunde FPGA-toestelfamilies

Bus LVDS (BLVDS) brei die vermoë van LVDS punt-tot-punt kommunikasie uit na meerpuntkonfigurasie. Multipoint BLVDS bied 'n doeltreffende oplossing vir multipoint backplane toepassings.

BLVDS-implementeringondersteuning in Intel FPGA-toestelle

U kan BLVDS-koppelvlakke in hierdie Intel-toestelle implementeer deur die gelyste I/O-standaarde te gebruik.

Let wel:
Die programmeerbare dryfsterkte en draaitempo-kenmerke in hierdie toestelle laat jou toe om jou meerpuntstelsel aan te pas vir maksimum werkverrigting. Om die maksimum datatempo te bepaal wat ondersteun word, voer 'n simulasie of meting uit op grond van jou spesifieke stelselopstelling en toepassing.
BLVDS verbyview op bladsy 4
BLVDS-tegnologie in Intel-toestelle op bladsy 6
BLVDS-kragverbruik op bladsy 9
BLVDS Ontwerp Exampop bladsy 10
Prestasie-analise op bladsy 17
Dokumenthersieningsgeskiedenis vir AN 522: Implementering van Bus LVDS-koppelvlak in ondersteunde Intel FPGA-toestelfamilies op bladsy 25
Verwante inligting
I/O-standaarde vir BLVDS-koppelvlak in Intel FPGA-toestelle op bladsy 7

BLVDS verbyview

Tipiese multipunt BLVDS-stelsel bestaan ​​uit 'n aantal sender- en ontvangspare (transceivers) wat aan die bus gekoppel is.
Multipoint BLVDSDie konfigurasie in die voorafgaande figuur verskaf tweerigting halfdupleks kommunikasie terwyl die interkonneksiedigtheid geminimaliseer word. Enige sender-ontvanger kan die rol van 'n sender aanneem, met die oorblywende sender-ontvangers wat as ontvangers optree (slegs een sender kan op 'n slag aktief wees). Busverkeersbeheer, hetsy deur middel van 'n protokol of hardeware-oplossing, word tipies vereis om bestuurderkonflik op die bus te vermy. Die werkverrigting van 'n multipunt BLVDS word grootliks beïnvloed deur die kapasitiewe laai en beëindiging op die bus.
Ontwerpoorwegings
'n Goeie meerpuntontwerp moet die kapasitiewe las en terminering op die bus in ag neem om beter seinintegriteit te verkry. Jy kan die las kapasitansie verminder deur 'n transceiver met lae pen kapasitansie te kies, konneksie met lae kapasitansie, en hou die stomp lengte kort. Een van die multipunt BLVDS-ontwerpoorwegings is die effektiewe differensiële impedansie van 'n volgelaaide bus, waarna verwys word as effektiewe impedansie, en die voortplantingsvertraging deur die bus. Ander multipunt BLVDS-ontwerpoorwegings sluit in mislukking-veilige voorspanning, tipe koppelstuk en pen-uit, PCB-busspooruitleg en bestuurderrandtempo-spesifikasies.
Effektiewe impedansie
Die effektiewe impedansie hang af van die busspoorkenmerkende impedansie Zo en kapasitiewe laai op die bus. Die verbindings, die stomp op die inpropkaart, die verpakking en die ontvanger-invoerkapasitansie dra almal by tot kapasitiewe laai, wat die bus-effektiewe impedansie verminder.
Vergelyking 1. Effektiewe Differensiële Impedansie Vergelyking
Gebruik hierdie vergelyking om die effektiewe differensiële impedansie van die gelaaide bus (Zeff) te benader.Waar:

• Zdiff (Ω) ≈ 2 × Zo = die differensiële karakteristieke impedansie van die bus
•  Co (pF/duim) = kenmerkende kapasitansie per eenheid lengte van die bus
• CL (pF) = kapasitansie van elke las
•  N = aantal vragte op die bus
•  H (duim) = d × N = totale lengte van die bus
•  d (duim) = spasiëring tussen elke inpropkaart
•  Cd (pF/duim) = CL/d = verspreide kapasitansie per eenheidlengte oor die bus

Die toename in las kapasitansie of nouer spasiëring tussen die inpropkaarte verminder die effektiewe impedansie. Om die stelsel werkverrigting te optimaliseer, is dit belangrik om 'n lae kapasitansie transceiver en connector te kies. Hou elke ontvangerstomplengte tussen die koppelstuk en die transceiver I/O-pen so kort as moontlik.
Genormaliseerde effektiewe impedansie versus Cd/Co
Hierdie figuur toon die effekte van verspreide kapasitansie op genormaliseerde effektiewe impedansie.Beëindiging word aan elke kant van die bus vereis, terwyl die data in beide rigtings vloei. Om refleksie en lui op die bus te verminder, moet jy die terminasieweerstand by die effektiewe impedansie pas. Vir 'n stelsel met Cd/Co = 3, is die effektiewe impedansie 0.5 keer van Zdiff. Met dubbele terminasies op die bus, sien die bestuurder 'n ekwivalente vrag van 0.25 keer van Zdiff; en verminder dus die seinswaai en differensiële geraasmarge oor die ontvangerinsette (indien standaard LVDS-drywer gebruik word). Die BLVDS-bestuurder spreek hierdie probleem aan deur die dryfstroom te verhoog om soortgelyke voltage swaai by die ontvanger insette.
Vertraging van voortplanting
Die voortplantingsvertraging (tPD = Zo × Co) is die tydsvertraging deur die transmissielyn per lengte-eenheid. Dit hang af van die kenmerkende impedansie en eienskap
kapasitansie van die bus.
Effektiewe voortplantingsvertraging
Vir 'n gelaaide bus kan jy die effektiewe voortplantingsvertraging met hierdie vergelyking bereken. Jy kan die tyd vir die sein om van drywer A na ontvanger B voort te plant as die tPDEFF × lengte van lyn tussen drywer A en ontvanger B bereken.

BLVDS-tegnologie in Intel-toestelle

In ondersteunde Intel-toestelle word die BLVDS-koppelvlak ondersteun in enige ry- of kolom I/banke wat aangedryf word deur 'n VCCIO van 1.8 V (Intel Arria 10 en Intel Cyclone 10 GX-toestelle) of 2.5 V (ander ondersteunde toestelle). In hierdie I/O-banke word die koppelvlak op die differensiële I/O-penne ondersteun, maar nie op die toegewyde klokinvoer- of klokuitsetpenne nie. In Intel Arria 10- en Intel Cyclone 10 GX-toestelle word die BLVDS-koppelvlak egter ondersteun op toegewyde klokpenne wat as algemene I/O's gebruik word.

•  Die BLVDS-sender gebruik twee enkeluitsetbuffers met die tweede uitsetbuffer wat as omgekeerd geprogrammeer is.
•  Die BLVDS-ontvanger gebruik 'n toegewyde LVDS-invoerbuffer.

BLVDS I/O-buffers in die ondersteunde toestelleGebruik verskillende invoer- of uitsetbuffers, afhangende van die toepassingstipe:

• Multidrop-toepassing—gebruik die invoer- of uitsetbuffer, afhangende van of die toestel bedoel is vir drywer- of ontvangerwerking.
• Meerpunttoepassing—die uitsetbuffer en insetbuffer deel dieselfde I/O-penne. Jy benodig 'n uitset-aktiveer (oe) sein om die LVDS-uitsetbuffer in drie toestande te stel wanneer dit nie seine stuur nie.
•  Moenie die op-skyfie-reeksbeëindiging (RS OCT) vir die uitsetbuffer aktiveer nie.
• Gebruik eksterne resistors by die uitsetbuffers om impedansie wat ooreenstem met die stomp op die inpropkaart te verskaf.
• Moenie die on-chip differensiële terminering (RD OCT) aktiveer vir die differensiële insetbuffer nie, want die busterminasie word gewoonlik geïmplementeer deur die eksterne termineringsweerstande aan beide kante van die bus te gebruik.

I/O-standaarde vir BLVDS-koppelvlak in Intel FPGA-toestelle
U kan die BLVDS-koppelvlak implementeer deur die relevante I/O-standaarde en huidige sterktevereistes vir die ondersteunde Intel-toestelle te gebruik.
I/O-standaard en kenmerke Ondersteuning vir die BLVDS-koppelvlak in ondersteunde Intel-toestelle

1.  DIFFIO_TX pen ondersteun nie ware LVDS differensiële ontvangers nie.

Vir meer inligting, verwys na die onderskeie toesteldokumentasie soos gelys in die verwante inligtingsafdeling:

• Vir inligting oor pentoewysings, verwys na die toestel se pen-uit files.
• Vir die kenmerke van I/O-standaarde, verwys na die I/O-hoofstuk van die toestelhandboek.
•  Vir die elektriese spesifikasies, verwys na die toesteldatablad of DC en skakelkenmerke-dokument.

Verwante inligting

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Toestel Pin-Out Files
•  Intel Arria 10 Toestel Pin-Out Files
•  Arria V Toestel Pin-Out Files
•  Arria II GX Toestel Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Toestel Pin-Out Files
•  Cyclone IV Toestel Pin-Out Files
• Cyclone III Toestel Pin-Out Files
• Intel MAX 10 Toestel Pin-Out Files
• Intel Stratix 10 Algemene I/O-gebruikersgids
•  I/O-kenmerke in Stratix V-toestelle
•  I/O-kenmerke in Stratix IV-toestel
•  Stratix III Toestel I/O kenmerke
• I/O-kenmerke in Stratix V-toestelle
•  I/O-kenmerke in Stratix IV-toestel
•  Stratix III Toestel I/O kenmerke
•  I/O en hoëspoed I/O in Intel Arria 10-toestelle
•  I/O-kenmerke in Arria V-toestelle
• I/O-kenmerke in Arria II-toestelle
•  I/O en hoëspoed I/O in Intel Cyclone 10 GX-toestelle
•  I/O en hoëspoed I/O in Intel Cyclone 10 LP-toestelle
• I/O-kenmerke in Cyclone V-toestelle
• I/O-kenmerke in Cyclone IV-toestelle
•  I/O-kenmerke in die Cyclone III-toestelfamilie
• Intel MAX 10 Algemene I/O-gebruikersgids
•  Intel Stratix 10-toesteldatablad
• Stratix V-toesteldatablad
•  DC- en skakelkenmerke vir Stratix IV-toestelle
•  Stratix III-toesteldatablad: GS- en skakelkenmerke
•  Intel Arria 10-toesteldatablad
•  Arria V-toesteldatablad
• Toesteldatablad vir Arria II-toestelle
• Intel Cyclone 10 GX-toesteldatablad
•  Intel Cyclone 10 LP-toesteldatablad
•  Cyclone V-toesteldatablad
•  Cyclone IV-toesteldatablad
• Cyclone III-toesteldatablad
• Intel MAX 10-toesteldatablad

BLVDS Kragverbruik

• Voordat jy jou ontwerp in die toestel implementeer, gebruik die Excel-gebaseerde EPE vir die ondersteunde toestel wat jy gebruik om 'n beraamde grootte van die BLVDS I/O-kragverbruik te kry.
•  Vir invoer- en tweerigtingpenne is die BLVDS-invoerbuffer altyd geaktiveer. Die BLVDS-invoerbuffer verbruik krag as daar skakelaktiwiteit op die bus is (bvample, ander transceivers stuur en ontvang data, maar die Cyclone III-toestel is nie die beoogde ontvanger nie).
•  As jy BLVDS as 'n invoerbuffer in multidrop of as 'n tweerigtingbuffer in multipunttoepassings gebruik, beveel Intel aan om 'n wisselkoers in te voer wat alle aktiwiteite op die bus insluit, nie net aktiwiteite wat bedoel is vir die Intel-toestel BLVDS-invoerbuffer nie.

Example van BLVDS I/O-data-invoer in die EPE
Hierdie figuur toon die BLVDS I/O-inskrywing in die Cyclone III EPE. Vir I/O-standaarde om in die EPE van ander ondersteunde Intel-toestelle te kies, verwys na die verwante inligting.Intel beveel aan dat jy die Intel Quartus Prime Power Analyzer Tool gebruik om 'n akkurate BLVDS I/O-kraganalise uit te voer nadat jy jou ontwerp voltooi het. Die Power Analyzer Tool skat krag gebaseer op die besonderhede van die ontwerp nadat plek-en-roete voltooi is. Die Power Analyzer Tool pas 'n kombinasie van gebruiker-ingevoerde, simulasie-afgeleide en beraamde seinaktiwiteite toe wat, gekombineer met die gedetailleerde stroombaanmodelle, baie akkurate drywingskattings lewer.
Verwante inligting

• Kraganalise hoofstuk, Intel Quartus Prime Pro Edition-handboek
  Verskaf meer inligting oor die Intel Quartus Prime Pro Edition Power Analyzer-instrument vir die Intel Stratix 10-, Intel Arria 10- en Intel Cyclone 10 GX-toestelfamilies.
• Kraganalise hoofstuk, Intel Quartus Prime Standard Edition-handboek
  Verskaf meer inligting oor die Intel Quartus Prime Standard Edition Power Analyzer-instrument vir die Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III en Intel MAX 10 toestelfamilies.
• Early Power Estimators (EPE) en Power Analyzer bladsy
  Verskaf meer inligting oor die EPE en die Intel Quartus Prime Power Analyzer-instrument.
• Implementering van Bus LVDS-koppelvlak in ondersteunde Intel FPGA-toestelfamilies op bladsy 3
  Lys die I/O-standaarde om in die EPE te kies om die BLVDS-kragverbruik te skat.

BLVDS Ontwerp Example
Die ontwerp example wys jou hoe om die BLVDS I/O-buffer in die ondersteunde toestelle te instansieer met die relevante algemene I/O (GPIO) IP-kerne in die Intel Quartus Prime-sagteware.

•  Intel Stratix 10-, Intel Arria 10- en Intel Cyclone 10 GX-toestelle—gebruik die GPIO Intel FPGA IP-kern.
•  Intel MAX 10-toestelle—gebruik die GPIO Lite Intel FPGA IP-kern.
•  Alle ander ondersteunde toestelle—gebruik die ALTIOBUF IP-kern.

Jy kan die ontwerp aflaai bvample vanaf die skakel in die verwante inligting. Vir die BLVDS I/O buffer instansie beveel Intel die volgende items aan:

•  Implementeer die GPIO IP-kern in tweerigtingmodus met die differensiële modus aangeskakel.
•  Ken die I/O-standaard toe aan die tweerigtingpenne:
•  BLVDS—Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- en Intel MAX 10-toestelle.
•  Differensiële SSTL-2 Klas I of Klas II—Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- en Cyclone V-toestelle.
• Differensiële SSTL-18 Klas I of Klas II—Intel Stratix 10, Intel Arria 10 en Intel Cyclone 10 GX toestelle.

Invoer- of uitsetbufferswerking tydens skryf- en leesbewerkings

• Die oe-poort ontvang die oe-sein vanaf die toestelkern om die enkel-einde uitsetbuffers te aktiveer of te deaktiveer.
•  Hou die oe-sein laag om die uitsetbuffers in drie toestande tydens leesoperasie te gebruik.
•  Die funksie van die EN-hek is om te keer dat die gestuurde sein teruggaan na die toestelkern. Die differensiële invoerbuffer is altyd geaktiveer.

Verwante inligting

•  I/O-buffer (ALTIOBUF) IP-kerngebruikersgids
•  GPIO IP Core Gebruikersgids
•  Intel MAX 10 I/O-implementeringsgidse
• Inleiding tot Intel FPGA IP Cores
• Ontwerp Bvamples vir AN 522

Verskaf die Intel Quartus Prime-ontwerp, bvamples wat in hierdie toepassingsnota gebruik word.
Ontwerp Bvample Riglyne vir Intel Stratix 10-toestelle
Hierdie stappe is slegs van toepassing op Intel Stratix 10-toestelle. Maak seker dat jy die GPIO Intel FPGA IP-kern gebruik.

1. Skep 'n GPIO Intel FPGA IP-kern wat 'n tweerigting-invoer- en uitsetbuffer kan ondersteun:
   • a. Instansieer die GPIO Intel FPGA IP-kern.
   • b. In Data Direction, kies Bidir.
   • c. In Data width, voer 1 in.
   • d. Skakel Gebruik differensiële buffer aan.
   • e. In Registreer-modus, kies geen.
2. Koppel die modules en die toevoer- en uitsetpoorte soos in die volgende figuur getoon:
   Invoer- en uitsetpoorte Verbinding Bvample vir Intel Stratix 10-toestelle
3. In die Opdragredigeerder, ken die relevante I/O-standaard toe soos in die volgende figuur getoon. U kan ook die huidige krag- en slagtempo-opsies stel. Andersins neem die Intel Quartus Prime-sagteware die verstekinstellings aan.
   BLVDS I/O-toewysing in die Intel Quartus Prime Assignment Editor vir Intel Stratix 10-toestelle
4. Stel funksionele simulasie saam met die ModelSim* – Intel FPGA Edition-sagteware en voer dit uit.

Verwante inligting

• ModelSim – Intel FPGA Edition-sagtewareondersteuning
  Verskaf meer inligting oor die ModelSim – Intel FPGA Edition-sagteware en bevat verskeie skakels na onderwerpe soos installasie, gebruik en foutsporing.
• I/O-standaarde vir BLVDS-koppelvlak in Intel FPGA-toestelle op bladsy 7
  Lys die penne en I/O-standaarde wat jy handmatig kan toewys in die ondersteunde Intel FPGA-toestelle vir BLVDS-toepassings.
• Ontwerp Bvamples vir AN 522
  Verskaf die Intel Quartus Prime-ontwerp, bvamples wat in hierdie toepassingsnota gebruik word.

Ontwerp Bvample Riglyne vir Intel Arria 10-toestelle
Hierdie stappe is slegs van toepassing op Intel Arria 10-toestelle wat Intel Quartus Prime Standard Edition gebruik. Maak seker dat jy die GPIO Intel FPGA IP-kern gebruik.

1. Maak die StratixV_blvds.qar oop file om die Stratix V-ontwerp bvample in die Intel Quartus Prime Standard Edition-sagteware.
2. Migreer die ontwerp bvample om die GPIO Intel FPGA IP-kern te gebruik:
   • a. Op die kieslys, kies Projek ➤ Gradeer IP-komponente op.
   • b. Dubbelklik op die "ALIOBUF" entiteit.
     Die MegaWizard Plug-In Manager-venster vir die ALTIOBUF IP-kern verskyn.
   • c. Skakel Pas projek/verstek af.
   • d. In Tans geselekteerde toestelfamilie, kies Arria 10.
   • e. Klik Voltooi en klik dan weer Voltooi.
   • f. Klik OK in die dialoogkassie wat verskyn.
     Die Intel Quartus Prime Pro Edition-sagteware voer die migrasieproses uit en vertoon dan die GPIO IP-parameterredigeerder.
3. Stel die GPIO Intel FPGA IP-kern op om 'n tweerigting-invoer- en uitsetbuffer te ondersteun:
   • a. In Data Direction, kies Bidir.
   • b. In Data width, voer 1 in.
   • c. Skakel Gebruik differensiële buffer aan.
   • d. Klik Voltooi en genereer die IP-kern.
4. Koppel die modules en die toevoer- en uitsetpoorte soos in die volgende figuur getoon:
   Invoer- en uitsetpoorte Verbinding Bvample vir Intel Arria 10-toestelle
5. In die Opdragredigeerder, ken die relevante I/O-standaard toe soos in die volgende figuur getoon. U kan ook die huidige krag- en slagtempo-opsies stel. Andersins aanvaar die Intel Quartus Prime Standard Edition-sagteware die verstekinstellings vir Intel Arria 10-toestelle—Differensiële SSTL-18 Klas I of Klas II I/O-standaard.
   BLVDS I/O-toewysing in die Intel Quartus Prime Assignment Editor vir Intel Arria 10-toestelleLet wel:
   Vir Intel Arria 10-toestelle kan jy beide die p- en n-pen-liggings vir LVDS-penne handmatig toewys met die Assignment Editor.
6. Stel funksionele simulasie saam met die ModelSim – Intel FPGA Edition-sagteware en voer dit uit.

Verwante inligting

• ModelSim – Intel FPGA Edition-sagtewareondersteuning
  Verskaf meer inligting oor die ModelSim – Intel FPGA Edition-sagteware en bevat verskeie skakels na onderwerpe soos installasie, gebruik en foutsporing.
• I/O-standaarde vir BLVDS-koppelvlak in Intel FPGA-toestelle op bladsy 7
  Lys die penne en I/O-standaarde wat jy handmatig kan toewys in die ondersteunde Intel FPGA-toestelle vir BLVDS-toepassings.
• Ontwerp Bvamples vir AN 522
  Verskaf die Intel Quartus Prime-ontwerp, bvamples wat in hierdie toepassingsnota gebruik word.

Ontwerp Bvample Riglyne vir Intel MAX 10-toestelle
Hierdie stappe is slegs van toepassing op Intel MAX 10-toestelle. Maak seker dat jy die GPIO Lite Intel FPGA IP-kern gebruik.

1. Skep 'n GPIO Lite Intel FPGA IP-kern wat 'n tweerigting-invoer- en uitsetbuffer kan ondersteun:
   • a. Instansieer die GPIO Lite Intel FPGA IP-kern.
   • b. In Data Direction, kies Bidir.
   • c. In Data width, voer 1 in.
   • d. Skakel Gebruik pseudo-differensiële buffer aan.
   • e. Kies Bypass in Registreermodus.
2. Koppel die modules en die toevoer- en uitsetpoorte soos in die volgende figuur getoon:
    Invoer- en uitsetpoorte Verbinding Bvample vir Intel MAX 10-toestelle
3. In die Opdragredigeerder, ken die relevante I/O-standaard toe soos in die volgende figuur getoon. U kan ook die huidige krag- en slagtempo-opsies stel. Andersins neem die Intel Quartus Prime-sagteware die verstekinstellings aan.
   BLVDS I/O-toewysing in die Intel Quartus Prime Assignment Editor vir Intel MAX 10-toestelle
4. Stel funksionele simulasie saam met die ModelSim – Intel FPGA Edition-sagteware en voer dit uit.

Verwante inligting

• ModelSim – Intel FPGA Edition-sagtewareondersteuning
  Verskaf meer inligting oor die ModelSim – Intel FPGA Edition-sagteware en bevat verskeie skakels na onderwerpe soos installasie, gebruik en foutsporing.
• I/O-standaarde vir BLVDS-koppelvlak in Intel FPGA-toestelle op bladsy 7
  Lys die penne en I/O-standaarde wat jy handmatig kan toewys in die ondersteunde Intel FPGA-toestelle vir BLVDS-toepassings.
• Ontwerp Bvamples vir AN 522
  Verskaf die Intel Quartus Prime-ontwerp, bvamples wat in hierdie toepassingsnota gebruik word.

Ontwerp Bvample Riglyne vir alle ondersteunde toestelle behalwe Intel Arria 10, Intel Cyclone 10 GX en Intel MAX 10

Hierdie stappe is van toepassing op alle ondersteunde toestelle behalwe Intel Arria 10, Intel Cyclone 10 GX en Intel MAX 10. Maak seker dat jy die ALTIOBUF IP-kern gebruik.

1.  Skep 'n ALTIOBUF IP-kern wat 'n tweerigting-invoer- en uitsetbuffer kan ondersteun:
   • a. Instansieer die ALTIOBUF IP-kern.
   • b. Stel die module op as 'n tweerigting buffer.
   • c. In Wat is die aantal buffers wat geïnstansieer moet word, voer 1 in.
   • d. Skakel Gebruik differensiaalmodus aan.
2. Koppel die modules en die toevoer- en uitsetpoorte soos in die volgende figuur getoon:
    Invoer- en uitsetpoorte Verbinding Bvample vir alle ondersteunde toestelle behalwe Intel Arria 10, Intel Cyclone 10 GX en Intel MAX 10-toestelle
3. In die Opdragredigeerder, ken die relevante I/O-standaard toe soos in die volgende figuur getoon volgens jou toestel. U kan ook die huidige krag- en slagtempo-opsies stel. Andersins neem die Intel Quartus Prime-sagteware die verstekinstellings aan.
   • Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- en Cyclone III LS-toestelle—BLVDS I/O-standaard volgens die tweerigting p- en n-penne soos in die volgende figuur getoon.
   • Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- en Cyclone V-toestelle—Differensiële SSTL-2 Klas I of Klas II I/O-standaard.
     BLVDS I/O-toewysing in die Intel Quartus Prime Assignment EditorLet wel: Jy kan beide die p- en n-pen-liggings vir elke ondersteunde toestel met die Opdragredigeerder handmatig toewys. Vir die ondersteunde toestelle en die penne wat jy met die hand kan toewys, verwys na die verwante inligting.
4. Stel funksionele simulasie saam met die ModelSim – Intel FPGA Edition-sagteware en voer dit uit.

Example van Funksionele Simulasie Resultate
Wanneer die oe-sein bevestig word, is die BLVDS in skryfbewerkingsmodus. Wanneer die oe-sein gedeasserteerd is, is die BLVDS in die leesmodus.Let wel:
Vir simulasie met Verilog HDL, kan jy die blvds_tb.v-toetsbank gebruik, wat ingesluit is in die onderskeie ontwerp-eks.ample.
Verwante inligting

• ModelSim – Intel FPGA Edition-sagtewareondersteuning
  Verskaf meer inligting oor die ModelSim – Intel FPGA Edition-sagteware en bevat verskeie skakels na onderwerpe soos installasie, gebruik en foutsporing.
• I/O-standaarde vir BLVDS-koppelvlak in Intel FPGA-toestelle op bladsy 7
  Lys die penne en I/O-standaarde wat jy handmatig kan toewys in die ondersteunde Intel FPGA-toestelle vir BLVDS-toepassings.
• Ontwerp Bvamples vir AN 522
  Verskaf die Intel Quartus Prime-ontwerp, bvamples wat in hierdie toepassingsnota gebruik word.

Prestasie-analise

Die multipunt BLVDS prestasie-analise demonstreer die impak van die busbeëindiging, laai, bestuurder en ontvanger eienskappe, en die ligging van die ontvanger van die bestuurder op die stelsel. Jy kan die ingeslote BLVDS-ontwerp gebruik bvamples om die werkverrigting van 'n meerpunttoepassing te ontleed:

•  Cyclone III BLVDS ontwerp example—hierdie ontwerp bvample is van toepassing op alle ondersteunde Stratix-, Arria- en Cyclone-toestelreekse. Vir Intel Arria 10- of Intel Cyclone 10 GX-toestelfamilie, moet u die ontwerp bv.ample eers na die onderskeie toestelfamilie voordat jy dit kan gebruik.
• Intel MAX 10 BLVDS-ontwerp bvample—hierdie ontwerp bvample is van toepassing op Intel MAX 10-toestelfamilie.
• Intel Stratix 10 BLVDS-ontwerp bvample—hierdie ontwerp bvample is van toepassing op Intel Stratix 10-toestelfamilie.

Let wel:
Die prestasie-analise van 'n multipunt BLVDS in hierdie afdeling is gebaseer op die Sikloon III BLVDS inset/afvoer buffer inligting spesifikasie (IBIS) model simulasie in HyperLynx*.
Intel beveel aan dat jy hierdie Intel IBIS-modelle vir simulasie gebruik:

• Stratix III-, Stratix IV- en Stratix V-toestelle—toestelspesifieke differensiële SSTL-2 IBIS-model
• Intel Stratix 10, Intel Arria 10(2) en Intel Cyclone 10 GX-toestelle:
  •  Uitsetbuffer—Differensiële SSTL-18 IBIS-model
  • Invoerbuffer—LVDS IBIS-model

Verwante inligting

• Intel FPGA IBIS Model bladsy
  Verskaf aflaaie van Intel FPGA-toestelmodelle.
•  Ontwerp Bvamples vir AN 522
  Verskaf die Intel Quartus Prime-ontwerp, bvamples wat in hierdie toepassingsnota gebruik word.

Stelselopstelling

 Multipoint BLVDS met Cyclone III BLVDS Transceivers
Hierdie figuur toon die skema van 'n meerpunttopologie met tien Cyclone III BLVDS-ontvangers (genoem U1 tot U10).Daar word aanvaar dat die bustransmissielyn die volgende eienskappe het:

•  'n Strooklyn
•  Kenmerkende impedansie van 50 Ω
• Kenmerkende kapasitansie van 3.6 pF per duim
•  Lengte van 10 duim
• Die Intel Arria 10 IBIS-modelle is voorlopig en is nie beskikbaar op die Intel IBIS-model nie web bladsy. As jy hierdie voorlopige Intel Arria 10 IBIS-modelle benodig, kontak Intel.
• Bus differensiële karakteristieke impedansie van ongeveer 100 Ω
•  Spasiëring tussen elke transceiver van 1 duim
• Bus beëindig aan beide kante met terminasieweerstand RT

• Standaard aandrywingsterkte van 12 mA
• Stadige spoed-instellings by verstek
• Pen kapasitansie van elke transceiver van 6 pF
•  Stub op elke BLVDS-senderontvanger is 'n 1-duim mikrostrook met kenmerkende impedansie van 50 Ω en kenmerkende kapasitansie van 3 pF per duim
•  Kapasitansie van die verbinding (konneksie, pad en via in PCB) van elke transceiver na die bus word aanvaar as 2 pF
• Totale kapasitansie van elke las is ongeveer 11 pF

Vir 1-duim lasspasiëring is die verspreide kapasitansie gelyk aan 11 pF per duim. Om refleksie wat deur die stompe veroorsaak word te verminder, en ook om die seine wat uitkom, te verswak
die drywer, 'n impedansie wat ooreenstem met 50 Ω weerstand RS word by die uitset van elke transceiver geplaas.

Bus beëindiging
Die effektiewe impedansie van die volgelaaide bus is 52 Ω as jy die buskenmerkskapasitansie en die verspreide kapasitansie per eenheidlengte van die opstelling in die effektiewe differensiële impedansievergelyking vervang. Vir optimale seinintegriteit moet jy RT by 52 Ω pas. Die volgende figure toon die uitwerking van gepas-, onder- en oorbeëindiging op die differensiële golfvorm (VID) by die ontvanger-invoerpenne. Die datasnelheid is 100 Mbps. In hierdie figure lei onderbeëindiging (RT = 25 Ω) tot refleksies en aansienlike vermindering van die geraasmarge. In sommige gevalle oortree onderbeëindiging selfs die ontvangerdrempel (VTH = ±100 mV). Wanneer RT na 50 Ω verander word, is daar 'n aansienlike geraasmarge met betrekking tot VTH en die refleksie is weglaatbaar.

Effek van busbeëindiging (bestuurder in U1, Ontvanger in U2)
In hierdie figuur tree U1 op as die sender en U2 tot U10 is die ontvangers.

Effek van busbeëindiging (bestuurder in U1, Ontvanger in U10)
In hierdie figuur tree U1 op as die sender en U2 tot U10 is die ontvangers.

Effek van busbeëindiging (bestuurder in U5, Ontvanger in U6)
In hierdie figuur is U5 die sender en die res is ontvangers.

Effek van busbeëindiging (bestuurder in U5, Ontvanger in U10)
In hierdie figuur is U5 die sender en die res is ontvangers.Die relatiewe posisie van die bestuurder en ontvanger op die bus beïnvloed ook die ontvangse seinkwaliteit. Die naaste ontvanger aan die bestuurder ervaar die ergste transmissielyn effek, want op hierdie plek is die randtempo die vinnigste. Dit word vererger wanneer die bestuurder in die middel van die bus geleë is.
Byvoorbeeldample, vergelyk Figuur 16 op bladsy 20 en Figuur 18 op bladsy 21. VID by ontvanger U6 (bestuurder by U5) toon groter lui as dié by ontvanger U2 (bestuurder by U1). Aan die ander kant word die randtempo vertraag wanneer die ontvanger verder van die bestuurder af geleë is. Die grootste stygtyd wat aangeteken is, is 1.14 ns met die bestuurder aan die een kant van die bus (U1) en die ontvanger aan die ander kant (U10).

Stomp lengte
Langer stomplengte verhoog nie net die vlugtyd van die bestuurder na die ontvanger nie, maar lei ook tot 'n groter las-kapasitansie, wat groter weerkaatsing veroorsaak.

Effek van verhoging van stomplengte (bestuurder in U1, ontvanger in U10)
Hierdie syfer vergelyk die VID by U10 wanneer die stomplengte van een duim na twee duim vergroot word en die drywer by U1 is.

Stub beëindiging
Jy moet die drywerimpedansie by die stompkenmerkende impedansie pas. Die plasing van 'n reeksbeëindigingsweerstand RS by die drywer-uitset verminder die nadelige transmissielyn-effek wat veroorsaak word deur lang stompe en vinnige randtempo's aansienlik. Daarbenewens kan RS verander word om die VID te verswak om aan die spesifikasie van die ontvanger te voldoen.

Effek van stompbeëindiging (bestuurder in U1, Ontvanger in U2 en U10)
Hierdie syfer vergelyk die VID by U2 en U10 wanneer U1 uitsaai.

Bestuurder Slew Tarief
’n Vinnige draaitempo help om die stygtyd te verbeter, veral by die ontvanger wat die verste van die bestuurder is. 'n Vinniger slagtempo vergroot egter ook die gelui as gevolg van weerkaatsing.

Effek van bestuurder se randkoers (bestuurder in U1, Ontvanger in U2 en U10)
Hierdie figuur toon die drywer-slagtempo-effek. 'n Vergelyking word getref tussen die stadige en vinnige draaitempo met 'n 12 mA dryfsterkte. Die drywer is by U1 en die differensiële golfvorms by U2 en U10 word ondersoek.

Algehele stelselprestasie

Die hoogste datatempo wat deur 'n multipunt BLVDS ondersteun word, word bepaal deur na die oogdiagram van die verste ontvanger van 'n bestuurder te kyk. Op hierdie plek het die oorgedrade sein die stadigste randtempo en beïnvloed dit die oogopening. Alhoewel die kwaliteit van die ontvangde sein en die geraasmargedoelwit afhang van die toepassings, hoe groter die oogopening, hoe beter. Jy moet egter ook die ontvanger naaste aan die bestuurder nagaan, want die transmissielyn-effekte is geneig om erger te wees as die ontvanger nader aan die bestuurder geleë is.
Figuur 23. Oogdiagram by 400 Mbps (bestuurder in U1, Ontvanger in U2 en U10)
Hierdie figuur illustreer die oogdiagramme by U2 (rooi kurwe) en U10 (blou kurwe) vir 'n datatempo by 400 Mbps. Ewekansige jitter van 'n 1% eenheidsinterval word in die simulasie aanvaar. Die bestuurder is op U1 met verstek huidige sterkte en slew rate instellings. Die bus is vol gelaai met optimum RT = 50 Ω. Die kleinste oogopening is by U10, wat die verste van U1 is. Die ooghoogte sampgelei by die 0.5 eenheid interval is 692 mV en 543 mV vir U2 en U10, onderskeidelik. Daar is 'n aansienlike geraasmarge met betrekking tot VTH = ±100 mV vir beide gevalle.

Dokumenthersieningsgeskiedenis vir AN 522: Implementering van Bus LVDS-koppelvlak in ondersteunde Intel FPGA-toestelfamilies

Dokumente / Hulpbronne

intel AN 522 Implementering van Bus LVDS-koppelvlak in ondersteunde FPGA-toestelfamilies [pdf] Gebruikersgids AN 522 Implementering van Bus LVDS-koppelvlak in ondersteunde FPGA-toestelfamilies, AN 522, Implementering van Bus LVDS-koppelvlak in ondersteunde FPGA-toestelfamilies, koppelvlak in ondersteunde FPGA-toestelfamilies, FPGA-toestelfamilies

Verwysings

• Gebruikershandleiding