Intel AN 522 تنفيذ واجهة Bus LVDS في عائلات أجهزة FPGA المدعومة

يعمل ناقل LVDS (BLVDS) على توسيع قدرة اتصال LVDS من نقطة إلى نقطة إلى تكوين متعدد النقاط. توفر Multipoint BLVDS حلاً فعالاً لتطبيقات اللوحة الإلكترونية المعززة متعددة النقاط.

دعم تنفيذ BLVDS في أجهزة Intel FPGA

يمكنك تنفيذ واجهات BLVDS في أجهزة Intel هذه باستخدام معايير الإدخال/الإخراج المدرجة.

ملحوظة:
تسمح لك قوة محرك الأقراص القابلة للبرمجة وميزات معدل الزيادة في هذه الأجهزة بتخصيص نظامك متعدد النقاط لتحقيق أقصى قدر من الأداء. لتحديد الحد الأقصى لمعدل البيانات المدعوم، قم بإجراء محاكاة أو قياس بناءً على إعداد النظام والتطبيق المحدد لديك.
الجادة فوقview في الصفحة 4
تقنية BLVDS في أجهزة Intel في الصفحة 6
استهلاك طاقة BLVDS في الصفحة 9
تصميم BLVDS السابقample في الصفحة 10
تحليل الأداء في الصفحة 17
سجل مراجعة المستند لـ AN 522: تنفيذ واجهة Bus LVDS في عائلات أجهزة Intel FPGA المدعومة في الصفحة 25
معلومات ذات صلة
معايير الإدخال/الإخراج لواجهة BLVDS في أجهزة Intel FPGA في الصفحة 7

الجادة فوقview

يتكون نظام BLVDS النموذجي متعدد النقاط من عدد من أزواج المرسل والمستقبل (أجهزة الإرسال والاستقبال) المتصلة بالحافلة.
متعدد النقاط BLVDSيوفر التكوين في الشكل السابق اتصالاً ثنائي الاتجاه أحادي الاتجاه مع تقليل كثافة التوصيل البيني. يمكن لأي جهاز إرسال واستقبال أن يتولى دور جهاز الإرسال، بينما تعمل أجهزة الإرسال والاستقبال المتبقية كأجهزة استقبال (يمكن أن يكون جهاز إرسال واحد فقط نشطًا في كل مرة). عادةً ما يكون التحكم في حركة مرور الحافلة، إما من خلال بروتوكول أو حل أجهزة، مطلوبًا لتجنب تنافس السائق على الحافلة. يتأثر أداء BLVDS متعدد النقاط بشكل كبير بالتحميل السعوي والإنهاء على الناقل.
اعتبارات التصميم
يجب أن يأخذ التصميم الجيد متعدد النقاط في الاعتبار الحمل السعوي والإنهاء على الناقل للحصول على سلامة أفضل للإشارة. يمكنك تقليل سعة الحمل عن طريق اختيار جهاز إرسال واستقبال ذو سعة دبوس منخفضة، وموصل ذو سعة منخفضة، والحفاظ على طول كعب الروتين قصيرًا. أحد اعتبارات تصميم BLVDS متعدد النقاط هو الممانعة التفاضلية الفعالة للحافلة المحملة بالكامل، والتي يشار إليها بالممانعة الفعالة، وتأخير الانتشار عبر الناقل. تشمل اعتبارات تصميم BLVDS متعددة النقاط الأخرى الانحياز الآمن من الفشل، ونوع الموصل والمخرج، وتخطيط تتبع ناقل PCB، ومواصفات معدل حافة برنامج التشغيل.
مقاومة فعالة
تعتمد الممانعة الفعالة على تتبع الناقل للمقاومة المميزة Zo والتحميل السعوي على الناقل. تساهم الموصلات والقاعدة الموجودة على بطاقة التوصيل والعبوة وسعة إدخال جهاز الاستقبال جميعها في التحميل السعوي، مما يقلل من المعاوقة الفعالة للحافلة.
المعادلة 1. معادلة المعاوقة التفاضلية الفعالة
استخدم هذه المعادلة لتقريب المعاوقة التفاضلية الفعالة للحافلة المحملة (Zeff).أين:

• Zdiff (Ω) ≈ 2 × Zo = الممانعة المميزة التفاضلية للحافلة
•  Co (pF/inch) = السعة المميزة لكل وحدة طول الناقل
• CL (pF) = سعة كل حمل
•  N = عدد الأحمال في الحافلة
•  H (بوصة) = d × N = الطول الإجمالي للحافلة
•  d (بوصة) = التباعد بين كل بطاقة إضافية
•  Cd (pF/inch) = CL/d = السعة الموزعة لكل وحدة طول عبر الناقل

تؤدي الزيادة في سعة الحمل أو التباعد القريب بين بطاقات المكونات الإضافية إلى تقليل المعاوقة الفعالة. لتحسين أداء النظام، من المهم اختيار جهاز إرسال واستقبال منخفض السعة وموصل. اجعل طول كل كعب استقبال بين الموصل ودبوس الإدخال/الإخراج لجهاز الإرسال والاستقبال قصيرًا قدر الإمكان.
الممانعة الفعالة الطبيعية مقابل Cd/Co
يوضح هذا الشكل تأثيرات السعة الموزعة على المعاوقة الفعالة الطبيعية.الإنهاء مطلوب عند كل نهاية للحافلة، بينما تتدفق البيانات في كلا الاتجاهين. لتقليل الانعكاس والرنين على الناقل، يجب عليك مطابقة مقاومة الإنهاء مع الممانعة الفعالة. بالنسبة لنظام مع Cd/Co = 3، تكون الممانعة الفعالة 0.5 مرة من Zdiff. مع الإنهاء المزدوج في الحافلة، يرى السائق حمولة مكافئة 0.25 مرة من Zdiff؛ وبالتالي يقلل من تأرجح الإشارات وهامش الضوضاء التفاضلي عبر مدخلات جهاز الاستقبال (في حالة استخدام برنامج تشغيل LVDS القياسي). يعالج برنامج تشغيل BLVDS هذه المشكلة عن طريق زيادة تيار محرك الأقراص لتحقيق حجم مماثلtagه التأرجح في مدخلات المتلقي.
تأخير الانتشار
تأخير الانتشار (tPD = Zo × Co) هو التأخير الزمني عبر خط النقل لكل وحدة طول. ذلك يعتمد على المقاومة المميزة والمميزة
سعة الحافلة.
تأخير الانتشار الفعال
بالنسبة للحافلة المحملة، يمكنك حساب تأخير الانتشار الفعال باستخدام هذه المعادلة. يمكنك حساب الوقت اللازم لانتشار الإشارة من برنامج التشغيل A إلى جهاز الاستقبال B باعتباره tPDEFF × طول الخط بين برنامج التشغيل A وجهاز الاستقبال B.

تقنية BLVDS في أجهزة إنتل

في أجهزة Intel المدعومة، يتم دعم واجهة BLVDS في أي صف أو عمود I/ البنوك التي يتم تشغيلها بواسطة VCCIO بقدرة 1.8 فولت (أجهزة Intel Arria 10 وIntel Cyclone 10 GX) أو 2.5 فولت (الأجهزة المدعومة الأخرى). في بنوك الإدخال/الإخراج هذه، يتم دعم الواجهة على منافذ الإدخال/الإخراج التفاضلية ولكن ليس على منافذ إدخال الساعة المخصصة أو منافذ إخراج الساعة. ومع ذلك، في أجهزة Intel Arria 10 وIntel Cyclone 10 GX، يتم دعم واجهة BLVDS على دبابيس الساعة المخصصة التي يتم استخدامها كإدخال/إخراج عام.

•  يستخدم جهاز إرسال BLVDS مخزنين مؤقتين للإخراج أحادي النهاية مع برمجة المخزن المؤقت للإخراج الثاني على أنه مقلوب.
•  يستخدم جهاز الاستقبال BLVDS مخزنًا مؤقتًا مخصصًا لإدخال LVDS.

مخازن الإدخال/الإخراج المؤقتة لـ BLVDS في الأجهزة المدعومةاستخدم مخازن مؤقتة مختلفة للإدخال أو الإخراج وفقًا لنوع التطبيق:

• تطبيق Multidrop - استخدم المخزن المؤقت للإدخال أو الإخراج اعتمادًا على ما إذا كان الجهاز مخصصًا لتشغيل برنامج التشغيل أو جهاز الاستقبال.
• تطبيق متعدد النقاط - يتشارك المخزن المؤقت للإخراج والمخزن المؤقت للإدخال في نفس منافذ الإدخال/الإخراج. أنت تحتاج إلى إشارة تمكين الإخراج (oe) لتكوين الحالة الثلاثية للمخزن المؤقت لإخراج LVDS عندما لا يرسل إشارات.
•  لا تقم بتمكين إنهاء السلسلة على الرقاقة (RS OCT) للمخزن المؤقت للإخراج.
• استخدم مقاومات خارجية في المخازن المؤقتة للإخراج لتوفير مطابقة المعاوقة للقاعدة الموجودة على بطاقة التوصيل.
• لا تقم بتمكين الإنهاء التفاضلي على الرقاقة (RD OCT) للمخزن المؤقت للإدخال التفاضلي لأن إنهاء الناقل يتم تنفيذه عادةً باستخدام مقاومات الإنهاء الخارجية على طرفي الناقل.

معايير الإدخال/الإخراج لواجهة BLVDS في أجهزة Intel FPGA
يمكنك تنفيذ واجهة BLVDS باستخدام معايير الإدخال/الإخراج ذات الصلة ومتطلبات القوة الحالية لأجهزة Intel المدعومة.
دعم معايير الإدخال/الإخراج والميزات لواجهة BLVDS في أجهزة Intel المدعومة

1.  لا يدعم دبوس DIFFIO_TX أجهزة الاستقبال التفاضلية LVDS الحقيقية.

لمزيد من المعلومات، راجع وثائق الجهاز المعني كما هو مذكور في قسم المعلومات ذات الصلة:

• للحصول على معلومات حول تعيينات الدبوس، راجع دبوس الجهاز files.
• للتعرف على ميزات معايير الإدخال/الإخراج، راجع فصل الإدخال/الإخراج الخاص بدليل الجهاز.
•  للحصول على المواصفات الكهربائية، راجع ورقة بيانات الجهاز أو وثيقة خصائص التيار المستمر والتبديل.

معلومات ذات صلة

•  إنتل ستراتيكس 10 دبوس خارج Files
•  Stratix V دبوس خارج Files
• Stratix IV دبوس خارج Files
•  جهاز Stratix III مثبت Files
•  دبوس جهاز Intel Arria 10 Files
•  جهاز Arria V Pin-Out Files
•  دبوس جهاز Arria II GX Files
• دبوس جهاز Intel Cyclone 10 GX Files
• دبوس جهاز Intel Cyclone 10 LP Files
• دبوس جهاز Cyclone V Files
•  دبوس جهاز Cyclone IV Files
• دبوس جهاز Cyclone III Files
• جهاز Intel MAX 10 Pin-Out Files
• دليل مستخدم الإدخال/الإخراج للأغراض العامة من Intel Stratix 10
•  ميزات الإدخال/الإخراج في أجهزة Stratix V
•  ميزات الإدخال/الإخراج في جهاز Stratix IV
•  ميزات الإدخال/الإخراج لجهاز Stratix III
• ميزات الإدخال/الإخراج في أجهزة Stratix V
•  ميزات الإدخال/الإخراج في جهاز Stratix IV
•  ميزات الإدخال/الإخراج لجهاز Stratix III
•  الإدخال/الإخراج والإدخال/الإخراج عالي السرعة في أجهزة Intel Arria 10
•  ميزات الإدخال/الإخراج في أجهزة Arria V
• ميزات الإدخال/الإخراج في أجهزة Arria II
•  الإدخال/الإخراج والإدخال/الإخراج عالي السرعة في أجهزة Intel Cyclone 10 GX
•  الإدخال/الإخراج والإدخال/الإخراج عالي السرعة في أجهزة Intel Cyclone 10 LP
• ميزات الإدخال/الإخراج في أجهزة Cyclone V
• ميزات الإدخال/الإخراج في أجهزة Cyclone IV
•  ميزات الإدخال/الإخراج في عائلة أجهزة Cyclone III
• دليل مستخدم الإدخال/الإخراج للأغراض العامة Intel MAX 10
•  ورقة بيانات جهاز Intel Stratix 10
• ورقة بيانات جهاز Stratix V
•  خصائص التيار المستمر والتحويل لأجهزة Stratix IV
•  ورقة بيانات جهاز Stratix III: خصائص التيار المستمر والتحويل
•  ورقة بيانات الجهاز Intel Arria 10
•  ورقة بيانات جهاز Arria V
• ورقة بيانات الجهاز لأجهزة Arria II
• ورقة بيانات جهاز Intel Cyclone 10 GX
•  ورقة بيانات جهاز Intel Cyclone 10 LP
•  ورقة بيانات جهاز Cyclone V
•  ورقة بيانات جهاز Cyclone IV
• ورقة بيانات جهاز Cyclone III
• ورقة بيانات جهاز Intel MAX 10

استهلاك الطاقة في بلفدس

• قبل تنفيذ التصميم الخاص بك في الجهاز، استخدم EPE المستند إلى Excel للجهاز المدعوم الذي تستخدمه للحصول على الحجم المقدر لاستهلاك طاقة الإدخال/الإخراج لـ BLVDS.
•  بالنسبة للإدخال والدبابيس ثنائية الاتجاه، يتم تمكين المخزن المؤقت لإدخال BLVDS دائمًا. يستهلك مخزن الإدخال المؤقت BLVDS الطاقة إذا كان هناك نشاط تبديل على الناقل (على سبيل المثالample، تقوم أجهزة إرسال واستقبال أخرى بإرسال البيانات واستقبالها، ولكن جهاز Cyclone III ليس هو المستلم المقصود).
•  إذا كنت تستخدم BLVDS كمخزن مؤقت للإدخال في عملية إسقاط متعدد أو كمخزن مؤقت ثنائي الاتجاه في تطبيقات متعددة النقاط، توصي Intel بإدخال معدل تبديل يتضمن جميع الأنشطة على الناقل، وليس فقط الأنشطة المخصصة لمخزن الإدخال المؤقت BLVDS لجهاز Intel.

Exampوحدة إدخال/إخراج بيانات BLVDS في EPE
يوضح هذا الشكل إدخال/إخراج BLVDS في Cyclone III EPE. للتعرف على معايير الإدخال/الإخراج في EPE لأجهزة Intel المدعومة الأخرى، راجع المعلومات ذات الصلة.توصي Intel باستخدام أداة Intel Quartus Prime Power Analyzer Tool لإجراء تحليل دقيق لطاقة الإدخال/الإخراج لـ BLVDS بعد إكمال التصميم الخاص بك. تقوم أداة Power Analyzer Tool بتقدير الطاقة بناءً على تفاصيل التصميم بعد اكتمال تحديد المكان والطريق. تطبق أداة Power Analyzer مجموعة من أنشطة الإشارة التي يدخلها المستخدم والمشتقة من المحاكاة والمقدرة والتي، جنبًا إلى جنب مع نماذج الدوائر التفصيلية، تنتج تقديرات طاقة دقيقة للغاية.
معلومات ذات صلة

• فصل تحليل الطاقة، كتيب Intel Quartus Prime Pro Edition
  يوفر المزيد من المعلومات حول أداة Intel Quartus Prime Pro Edition Power Analyzer لعائلات أجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX.
• فصل تحليل الطاقة، كتيب Intel Quartus Prime Standard Edition
  يوفر المزيد من المعلومات حول أداة Intel Quartus Prime Standard Edition Power Analyzer لـ Stratix V وStratix IV وStratix III وArria V وArria II وIntel Cyclone 10 LP وCyclone V وCyclone IV وCyclone III LS وCyclone III وIntel ماكس 10 عائلات الأجهزة.
• صفحة مقدرات الطاقة المبكرة (EPE) ومحلل الطاقة
  يوفر المزيد من المعلومات حول EPE وأداة Intel Quartus Prime Power Analyzer.
• تنفيذ واجهة Bus LVDS في عائلات أجهزة Intel FPGA المدعومة في الصفحة 3
  يسرد معايير الإدخال/الإخراج التي سيتم تحديدها في EPE لتقدير استهلاك طاقة BLVDS.

تصميم BLVDS السابقample
التصميم السابقampيوضح لك كيفية إنشاء مثيل للمخزن المؤقت للإدخال/الإخراج لـ BLVDS في الأجهزة المدعومة باستخدام مراكز IP للإدخال/الإخراج (GPIO) للأغراض العامة ذات الصلة في برنامج Intel Quartus Prime.

•  تستخدم أجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX - نواة GPIO Intel FPGA IP.
•  أجهزة Intel MAX 10 — تستخدم نواة GPIO Lite Intel FPGA IP.
•  جميع الأجهزة الأخرى المدعومة — تستخدم ALTIOBUF IP core.

يمكنك تنزيل التصميم السابقampجنيه من الرابط في المعلومات ذات الصلة. بالنسبة لمثيل المخزن المؤقت للإدخال/الإخراج BLVDS، توصي Intel بالعناصر التالية:

•  قم بتنفيذ نواة GPIO IP في الوضع ثنائي الاتجاه مع تشغيل الوضع التفاضلي.
•  قم بتعيين معيار الإدخال / الإخراج إلى المسامير ثنائية الاتجاه:
•  BLVDS — أجهزة Intel Cyclone 10 LP وCyclone IV وCyclone III وIntel MAX 10.
•  أجهزة SSTL-2 التفاضلية من الفئة I أو Class II — أجهزة Stratix V وStratix IV وStratix III وArria V وArria II وCyclone V.
• أجهزة SSTL-18 التفاضلية من الفئة الأولى أو الفئة II — أجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX.

تشغيل مخازن الإدخال أو الإخراج أثناء عمليات الكتابة والقراءة

• يتلقى منفذ oe إشارة oe من قلب الجهاز لتمكين أو تعطيل مخازن الإخراج المؤقتة أحادية الطرف.
•  حافظ على إشارة oe منخفضة لثلاثية الحالة لمخازن الإخراج المؤقتة أثناء عملية القراءة.
•  تتمثل وظيفة بوابة AND في منع الإشارة المرسلة من العودة إلى قلب الجهاز. يتم تمكين المخزن المؤقت للإدخال التفاضلي دائمًا.

معلومات ذات صلة

•  دليل مستخدم IP الأساسي لمخزن الإدخال/الإخراج (ALTIOBUF).
•  دليل مستخدم GPIO IP الأساسي
•  أدلة تنفيذ الإدخال/الإخراج من Intel MAX 10
• مقدمة إلى Intel FPGA IP Cores
• مثال على التصميمampليه ل 522

يوفر تصميم Intel Quartus Prime على سبيل المثالampالملفات المستخدمة في مذكرة التطبيق هذه.
مثال على التصميمampالمبادئ التوجيهية لأجهزة Intel Stratix 10
تنطبق هذه الخطوات على أجهزة Intel Stratix 10 فقط. تأكد من استخدام نواة GPIO Intel FPGA IP.

1. قم بإنشاء نواة GPIO Intel FPGA IP التي يمكنها دعم المخزن المؤقت للإدخال والإخراج ثنائي الاتجاه:
   • أ. قم بإنشاء مثيل لـ GPIO Intel FPGA IP core.
   • ب. في اتجاه البيانات، حدد Bidir.
   • ج. في عرض البيانات، أدخل 1.
   • د. قم بتشغيل استخدام المخزن المؤقت التفاضلي.
   • ه. في وضع التسجيل، حدد لا شيء.
2. قم بتوصيل الوحدات ومنافذ الإدخال والإخراج كما هو موضح في الشكل التالي:
   اتصال منافذ الإدخال والإخراج على سبيل المثالampلو لأجهزة Intel Stratix 10
3. في محرر المهام، قم بتعيين معيار الإدخال/الإخراج ذي الصلة كما هو موضح في الشكل التالي. يمكنك أيضًا ضبط خيارات القوة الحالية ومعدل الزيادة. وبخلاف ذلك، يتولى برنامج Intel Quartus Prime الإعدادات الافتراضية.
   تعيين BLVDS I/O في محرر المهام Intel Quartus Prime لأجهزة Intel Stratix 10
4. قم بتجميع وتنفيذ المحاكاة الوظيفية باستخدام برنامج ModelSim* – Intel FPGA Edition.

معلومات ذات صلة

• ModelSim - دعم برامج إصدار Intel FPGA
  يوفر المزيد من المعلومات حول برنامج ModelSim – Intel FPGA Edition ويحتوي على روابط متنوعة لموضوعات مثل التثبيت والاستخدام واستكشاف الأخطاء وإصلاحها.
• معايير الإدخال/الإخراج لواجهة BLVDS في أجهزة Intel FPGA في الصفحة 7
  يسرد المسامير ومعايير الإدخال/الإخراج التي يمكنك تعيينها يدويًا في أجهزة Intel FPGA المدعومة لتطبيقات BLVDS.
• مثال على التصميمampليه ل 522
  يوفر تصميم Intel Quartus Prime على سبيل المثالampالملفات المستخدمة في مذكرة التطبيق هذه.

مثال على التصميمampالمبادئ التوجيهية لأجهزة Intel Arria 10
تنطبق هذه الخطوات على أجهزة Intel Arria 10 التي تستخدم Intel Quartus Prime Standard Edition فقط. تأكد من استخدام نواة GPIO Intel FPGA IP.

1. افتح StratixV_blvds.qar file لاستيراد تصميم Stratix V على سبيل المثالampأدخل في برنامج Intel Quartus Prime Standard Edition.
2. ترحيل التصميم السابقampلاستخدام نواة GPIO Intel FPGA IP:
   • أ. في القائمة، حدد المشروع ➤ ترقية مكونات IP.
   • ب. انقر نقرًا مزدوجًا فوق كيان "ALIOBUF".
     تظهر نافذة MegaWizard Plug-In Manager الخاصة بـ ALTIOBUF IP الأساسية.
   • ج. قم بإيقاف تشغيل مطابقة المشروع/الافتراضي.
   • د. في عائلة الأجهزة المحددة حاليًا، حدد Arria 10.
   • ه. انقر فوق "إنهاء" ثم انقر فوق "إنهاء" مرة أخرى.
   • F. في مربع الحوار الذي يظهر، انقر فوق موافق.
     يقوم برنامج Intel Quartus Prime Pro Edition بإجراء عملية الترحيل ثم يعرض محرر معلمات GPIO IP.
3. قم بتكوين نواة GPIO Intel FPGA IP لدعم المخزن المؤقت للإدخال والإخراج ثنائي الاتجاه:
   • أ. في اتجاه البيانات، حدد Bidir.
   • ب. في عرض البيانات، أدخل 1.
   • ج. قم بتشغيل استخدام المخزن المؤقت التفاضلي.
   • د. انقر فوق "إنهاء" وقم بإنشاء IP الأساسي.
4. قم بتوصيل الوحدات ومنافذ الإدخال والإخراج كما هو موضح في الشكل التالي:
   اتصال منافذ الإدخال والإخراج على سبيل المثالampلو لأجهزة Intel Arria 10
5. في محرر المهام، قم بتعيين معيار الإدخال/الإخراج ذي الصلة كما هو موضح في الشكل التالي. يمكنك أيضًا ضبط خيارات القوة الحالية ومعدل الزيادة. بخلاف ذلك، يفترض برنامج Intel Quartus Prime Standard Edition الإعدادات الافتراضية لأجهزة Intel Arria 10 - معيار الإدخال/الإخراج التفاضلي SSTL-18 من الفئة I أو Class II.
   تعيين BLVDS I/O في محرر المهام Intel Quartus Prime لأجهزة Intel Arria 10ملحوظة:
   بالنسبة لأجهزة Intel Arria 10، يمكنك تعيين موقعي p وn يدويًا لمنافذ LVDS باستخدام محرر التعيين.
6. قم بتجميع وتنفيذ المحاكاة الوظيفية باستخدام برنامج ModelSim – Intel FPGA Edition.

معلومات ذات صلة

• ModelSim - دعم برامج إصدار Intel FPGA
  يوفر المزيد من المعلومات حول برنامج ModelSim – Intel FPGA Edition ويحتوي على روابط متنوعة لموضوعات مثل التثبيت والاستخدام واستكشاف الأخطاء وإصلاحها.
• معايير الإدخال/الإخراج لواجهة BLVDS في أجهزة Intel FPGA في الصفحة 7
  يسرد المسامير ومعايير الإدخال/الإخراج التي يمكنك تعيينها يدويًا في أجهزة Intel FPGA المدعومة لتطبيقات BLVDS.
• مثال على التصميمampليه ل 522
  يوفر تصميم Intel Quartus Prime على سبيل المثالampالملفات المستخدمة في مذكرة التطبيق هذه.

مثال على التصميمampالمبادئ التوجيهية لأجهزة Intel MAX 10
تنطبق هذه الخطوات على أجهزة Intel MAX 10 فقط. تأكد من استخدام نواة GPIO Lite Intel FPGA IP.

1. قم بإنشاء نواة GPIO Lite Intel FPGA IP التي يمكنها دعم المخزن المؤقت للإدخال والإخراج ثنائي الاتجاه:
   • أ. قم بإنشاء مثيل لـ GPIO Lite Intel FPGA IP core.
   • ب. في اتجاه البيانات، حدد Bidir.
   • ج. في عرض البيانات، أدخل 1.
   • د. قم بتشغيل استخدام المخزن المؤقت التفاضلي الزائف.
   • ه. في وضع التسجيل، حدد تجاوز.
2. قم بتوصيل الوحدات ومنافذ الإدخال والإخراج كما هو موضح في الشكل التالي:
    اتصال منافذ الإدخال والإخراج على سبيل المثالampلو لأجهزة إنتل ماكس 10
3. في محرر المهام، قم بتعيين معيار الإدخال/الإخراج ذي الصلة كما هو موضح في الشكل التالي. يمكنك أيضًا ضبط خيارات القوة الحالية ومعدل الزيادة. وبخلاف ذلك، يتولى برنامج Intel Quartus Prime الإعدادات الافتراضية.
   تعيين BLVDS I/O في محرر المهام Intel Quartus Prime لأجهزة Intel MAX 10
4. قم بتجميع وتنفيذ المحاكاة الوظيفية باستخدام برنامج ModelSim – Intel FPGA Edition.

معلومات ذات صلة

• ModelSim - دعم برامج إصدار Intel FPGA
  يوفر المزيد من المعلومات حول برنامج ModelSim – Intel FPGA Edition ويحتوي على روابط متنوعة لموضوعات مثل التثبيت والاستخدام واستكشاف الأخطاء وإصلاحها.
• معايير الإدخال/الإخراج لواجهة BLVDS في أجهزة Intel FPGA في الصفحة 7
  يسرد المسامير ومعايير الإدخال/الإخراج التي يمكنك تعيينها يدويًا في أجهزة Intel FPGA المدعومة لتطبيقات BLVDS.
• مثال على التصميمampليه ل 522
  يوفر تصميم Intel Quartus Prime على سبيل المثالampالملفات المستخدمة في مذكرة التطبيق هذه.

مثال على التصميمampإرشادات لجميع الأجهزة المدعومة باستثناء Intel Arria 10 وIntel Cyclone 10 GX وIntel MAX 10

تنطبق هذه الخطوات على جميع الأجهزة المدعومة باستثناء Intel Arria 10 وIntel Cyclone 10 GX وIntel MAX 10. تأكد من استخدام ALTIOBUF IP core.

1.  قم بإنشاء نواة ALTIOBUF IP يمكنها دعم المخزن المؤقت للإدخال والإخراج ثنائي الاتجاه:
   • أ. إنشاء مثيل لـ ALTIOBUF IP core.
   • ب. تكوين الوحدة كمخزن مؤقت ثنائي الاتجاه.
   • ج. في ما هو عدد المخازن المؤقتة التي سيتم إنشاء مثيل لها، أدخل 1.
   • د. قم بتشغيل استخدام الوضع التفاضلي.
2. قم بتوصيل الوحدات ومنافذ الإدخال والإخراج كما هو موضح في الشكل التالي:
    اتصال منافذ الإدخال والإخراج على سبيل المثالample لجميع الأجهزة المدعومة باستثناء أجهزة Intel Arria 10 وIntel Cyclone 10 GX وIntel MAX 10
3. في محرر المهام، قم بتعيين معيار الإدخال/الإخراج ذي الصلة كما هو موضح في الشكل التالي وفقًا لجهازك. يمكنك أيضًا ضبط خيارات القوة الحالية ومعدل الزيادة. وبخلاف ذلك، يتولى برنامج Intel Quartus Prime الإعدادات الافتراضية.
   • أجهزة Intel Cyclone 10 LP وCyclone IV وCyclone III وCyclone III LS - معيار BLVDS I/O للدبابيس ثنائية الاتجاه p وn كما هو موضح في الشكل التالي.
   • أجهزة Stratix V، وStratix IV، وStratix III، وArria V، وArria II، وCyclone V - معيار الإدخال/الإخراج التفاضلي SSTL-2 من الفئة I أو Class II.
     تعيين BLVDS I/O في محرر المهام Intel Quartus Primeملحوظة: يمكنك تعيين موقعي p وn يدويًا لكل جهاز مدعوم باستخدام محرر المهام. بالنسبة للأجهزة المدعومة والدبابيس التي يمكنك تعيينها يدويًا، راجع المعلومات ذات الصلة.
4. قم بتجميع وتنفيذ المحاكاة الوظيفية باستخدام برنامج ModelSim – Intel FPGA Edition.

Exampنتائج المحاكاة الوظيفية
عندما يتم تأكيد إشارة oe، يكون BLVDS في وضع تشغيل الكتابة. عندما يتم إلغاء تأكيد إشارة OE، يكون BLVDS في وضع تشغيل القراءة.ملحوظة:
للمحاكاة باستخدام Verilog HDL، يمكنك استخدام blvds_tb.v testbench، والذي تم تضمينه في نموذج التصميم المعنيampليه.
معلومات ذات صلة

• ModelSim - دعم برامج إصدار Intel FPGA
  يوفر المزيد من المعلومات حول برنامج ModelSim – Intel FPGA Edition ويحتوي على روابط متنوعة لموضوعات مثل التثبيت والاستخدام واستكشاف الأخطاء وإصلاحها.
• معايير الإدخال/الإخراج لواجهة BLVDS في أجهزة Intel FPGA في الصفحة 7
  يسرد المسامير ومعايير الإدخال/الإخراج التي يمكنك تعيينها يدويًا في أجهزة Intel FPGA المدعومة لتطبيقات BLVDS.
• مثال على التصميمampليه ل 522
  يوفر تصميم Intel Quartus Prime على سبيل المثالampالملفات المستخدمة في مذكرة التطبيق هذه.

تحليل الأداء

يوضح تحليل أداء BLVDS متعدد النقاط تأثير انتهاء الناقل، والتحميل، وخصائص السائق والمستقبل، وموقع جهاز الاستقبال من السائق على النظام. يمكنك استخدام تصميم BLVDS المتضمن على سبيل المثالampملفات لتحليل أداء تطبيق متعدد النقاط:

•  تصميم Cyclone III BLVDS على سبيل المثالampلو-هذا التصميم السابقampينطبق le على جميع سلاسل أجهزة Stratix وArria وCyclone المدعومة. بالنسبة لعائلة أجهزة Intel Arria 10 أو Intel Cyclone 10 GX، تحتاج إلى ترحيل التصميم السابقampانتقل إلى عائلة الجهاز المعني أولاً قبل أن تتمكن من استخدامه.
• تصميم Intel MAX 10 BLVDS على سبيل المثالampلو-هذا التصميم السابقampينطبق هذا على عائلة أجهزة Intel MAX 10.
• تصميم Intel Stratix 10 BLVDS على سبيل المثالampلو-هذا التصميم السابقampينطبق هذا على عائلة أجهزة Intel Stratix 10.

ملحوظة:
يعتمد تحليل أداء BLVDS متعدد النقاط في هذا القسم على محاكاة نموذج معلومات المخزن المؤقت للإدخال/الإخراج (IBIS) Cyclone III BLVDS في HyperLynx*.
توصي Intel باستخدام نماذج Intel IBIS هذه للمحاكاة:

• أجهزة Stratix III وStratix IV وStratix V - طراز IBIS التفاضلي SSTL-2 الخاص بالجهاز
• أجهزة Intel Stratix 10 وIntel Arria 10(2) وIntel Cyclone 10 GX:
  •  المخزن المؤقت للإخراج - نموذج IBIS SSTL-18 التفاضلي
  • المخزن المؤقت للإدخال - نموذج LVDS IBIS

معلومات ذات صلة

• صفحة نموذج Intel FPGA IBIS
  يوفر تنزيلات لنماذج أجهزة Intel FPGA.
•  مثال على التصميمampليه ل 522
  يوفر تصميم Intel Quartus Prime على سبيل المثالampالملفات المستخدمة في مذكرة التطبيق هذه.

إعداد النظام

 متعدد النقاط BLVDS مع أجهزة الإرسال والاستقبال Cyclone III BLVDS
يوضح هذا الشكل مخططًا تخطيطيًا لطوبولوجيا متعددة النقاط مع عشرة أجهزة إرسال واستقبال Cyclone III BLVDS (تسمى U1 إلى U10).من المفترض أن يتمتع خط نقل الحافلات بالخصائص التالية:

•  خط الشريط
•  مقاومة مميزة تبلغ 50 أوم
• السعة المميزة 3.6 بيكو فاراد لكل بوصة
•  طول 10 بوصات
• تعتبر نماذج Intel Arria 10 IBIS أولية وغير متوفرة في طراز Intel IBIS web صفحة. إذا كنت بحاجة إلى هذه النماذج الأولية من Intel Arria 10 IBIS، فاتصل بشركة Intel.
• مقاومة مميزة للحافلة التفاضلية تبلغ حوالي 100 أوم
•  المسافة بين كل جهاز إرسال واستقبال 1 بوصة
• تنتهي الحافلة عند كلا الطرفين بمقاومة الإنهاء RT

• قوة محرك الأقراص الافتراضية 12 مللي أمبير
• إعدادات معدل التباطؤ البطيء بشكل افتراضي
• تبلغ سعة الدبوس لكل جهاز إرسال واستقبال 6 pF
•  إن القاعدة الموجودة على كل جهاز إرسال واستقبال BLVDS عبارة عن شريط صغير مقاس 1 بوصة ذو مقاومة مميزة تبلغ 50 أوم وسعة مميزة تبلغ 3 pF لكل بوصة
•  من المفترض أن تكون سعة الاتصال (الموصل، والوسادة، وعبر PCB) لكل جهاز إرسال واستقبال إلى الناقل 2 pF
• تبلغ السعة الإجمالية لكل حمل حوالي 11 pF

بالنسبة لتباعد الحمل بمقدار 1 بوصة، تكون السعة الموزعة تساوي 11 pF لكل بوصة. لتقليل الانعكاس الناتج عن بذرة، وكذلك لتخفيف الإشارات الصادرة منها
السائق، يتم وضع مقاومة مطابقة 50 Ω عند خرج كل جهاز إرسال واستقبال.

إنهاء الحافلة
تبلغ الممانعة الفعالة للحافلة المحملة بالكامل 52 Ω إذا قمت باستبدال السعة المميزة للحافلة والسعة الموزعة لكل وحدة طول للإعداد في معادلة المعاوقة التفاضلية الفعالة. للحصول على سلامة الإشارة الأمثل، يجب أن تطابق RT إلى 52 أوم. توضح الأشكال التالية تأثيرات الإنهاء المتطابق والناقص والإفراط على شكل الموجة التفاضلية (VID) عند أطراف دخل جهاز الاستقبال. معدل البيانات هو 100 ميجابت في الثانية. في هذه الأشكال، يؤدي الإنهاء الناقص (RT = 25 Ω) إلى انعكاسات وانخفاض ملحوظ في هامش الضوضاء. في بعض الحالات، يؤدي الإنهاء إلى انتهاك عتبة جهاز الاستقبال (VTH = ±100 mV). عندما يتم تغيير RT إلى 50 Ω، يكون هناك هامش ضوضاء كبير بالنسبة إلى VTH ويكون الانعكاس مهملاً.

تأثير انتهاء الحافلة (السائق في U1، المتلقي في U2)
في هذا الشكل، تعمل U1 كجهاز إرسال وU2 إلى U10 هي أجهزة الاستقبال.

تأثير انتهاء الحافلة (السائق في U1، المتلقي في U10)
في هذا الشكل، تعمل U1 كجهاز إرسال وU2 إلى U10 هي أجهزة الاستقبال.

تأثير انتهاء الحافلة (السائق في U5، المتلقي في U6)
في هذا الشكل، U5 هو جهاز الإرسال والباقي أجهزة استقبال.

تأثير انتهاء الحافلة (السائق في U5، المتلقي في U10)
في هذا الشكل، U5 هو جهاز الإرسال والباقي أجهزة استقبال.يؤثر الموقع النسبي للسائق والمستقبل على الحافلة أيضًا على جودة الإشارة المستقبلة. يواجه أقرب جهاز استقبال إلى السائق أسوأ تأثير لخط النقل لأنه في هذا الموقع، يكون معدل الحافة هو الأسرع. ويزداد الأمر سوءًا عندما يكون السائق موجودًا في منتصف الحافلة.
على سبيل المثالample، قارن الشكل 16 في الصفحة 20 والشكل 18 في الصفحة 21. يُظهر VID عند جهاز الاستقبال U6 (السائق عند U5) رنينًا أكبر من ذلك عند جهاز الاستقبال U2 (السائق عند U1). من ناحية أخرى، يتم إبطاء معدل الحافة عندما يكون جهاز الاستقبال بعيدًا عن السائق. أكبر وقت صعود تم تسجيله هو 1.14 ns مع وجود السائق في أحد طرفي الناقل (U1) والمستقبل في الطرف الآخر (U10).

طول كعب
لا يؤدي طول كعب القاعدة الأطول إلى زيادة وقت الرحلة من السائق إلى جهاز الاستقبال فحسب، بل يؤدي أيضًا إلى سعة حمل أكبر، مما يؤدي إلى انعكاس أكبر.

تأثير زيادة طول كعب الروتين (السائق في U1، جهاز الاستقبال في U10)
يقارن هذا الشكل VID عند U10 عندما يتم زيادة طول كعب الروتين من بوصة واحدة إلى بوصتين ويكون السائق عند U1.

إنهاء كعب الروتين
يجب عليك مطابقة مقاومة السائق مع مقاومة كعب الروتين المميزة. يؤدي وضع مقاومة الإنهاء التسلسلية RS عند مخرج المحرك إلى تقليل التأثير السلبي لخط النقل الناتج عن معدلات الحافة الطويلة والسريعة. بالإضافة إلى ذلك، يمكن تغيير RS لتخفيف VID لتلبية مواصفات جهاز الاستقبال.

تأثير إنهاء كعب الروتين (السائق في U1، جهاز الاستقبال في U2 وU10)
يقارن هذا الشكل VID عند U2 وU10 عندما يقوم U1 بالإرسال.

معدل دوران السائق
يساعد معدل الدوران السريع على تحسين وقت الارتفاع، خاصة عند جهاز الاستقبال الأبعد عن السائق. ومع ذلك، يؤدي معدل التدفق الأسرع أيضًا إلى تضخيم الرنين بسبب الانعكاس.

تأثير معدل حافة السائق (السائق في U1، جهاز الاستقبال في U2 وU10)
يوضح هذا الشكل تأثير معدل دوران السائق. تم إجراء مقارنة بين معدل الدوران البطيء والسريع بقوة محرك تبلغ 12 مللي أمبير. المحرك موجود عند U1 ويتم فحص الأشكال الموجية التفاضلية عند U2 وU10.

الأداء العام للنظام

يتم تحديد أعلى معدل بيانات مدعوم بواسطة BLVDS متعدد النقاط من خلال النظر إلى مخطط العين لجهاز الاستقبال الأبعد من السائق. في هذا الموقع، تتمتع الإشارة المرسلة بأبطأ معدل حافة وتؤثر على فتحة العين. على الرغم من أن جودة الإشارة المستقبلة وهدف هامش الضوضاء يعتمدان على التطبيقات، كلما اتسعت فتحة العين، كلما كان ذلك أفضل. ومع ذلك، يجب عليك أيضًا التحقق من جهاز الاستقبال الأقرب إلى السائق، لأن تأثيرات خط النقل تميل إلى أن تكون أسوأ إذا كان جهاز الاستقبال موجودًا بالقرب من السائق.
الشكل 23. مخطط العين بسرعة 400 ميجابت في الثانية (السائق في U1، جهاز الاستقبال في U2 وU10)
يوضح هذا الشكل مخططات العين عند U2 (المنحنى الأحمر) وU10 (المنحنى الأزرق) لمعدل بيانات بسرعة 400 ميجابت في الثانية. يُفترض في المحاكاة ارتعاش عشوائي بفاصل زمني للوحدة قدره 1%. برنامج التشغيل في U1 مع إعدادات القوة الحالية ومعدل الزيادة الافتراضية. تم تحميل الحافلة بالكامل بـ RT الأمثل = 50 Ω. أصغر فتحة للعين تقع عند U10، وهي الأبعد عن U1. ارتفاع العين سampالصمام عند الفاصل الزمني 0.5 وحدة هو 692 مللي فولت و 543 مللي فولت لـ U2 و U10 على التوالي. يوجد هامش ضوضاء كبير فيما يتعلق بـ VTH = ±100 mV في كلتا الحالتين.

سجل مراجعة المستندات لـ AN 522: تنفيذ واجهة Bus LVDS في عائلات أجهزة Intel FPGA المدعومة

المستندات / الموارد

Intel AN 522 تنفيذ واجهة Bus LVDS في عائلات أجهزة FPGA المدعومة [بي دي اف] دليل المستخدم AN 522، تنفيذ واجهة الناقل LVDS في عائلات أجهزة FPGA المدعومة، AN 522، تنفيذ واجهة الناقل LVDS في عائلات أجهزة FPGA المدعومة، الواجهة في عائلات أجهزة FPGA المدعومة، عائلات أجهزة FPGA

مراجع

• دليل المستخدم