intel AN 522 Implementing Bus LVDS Interface v podprtih družinah naprav FPGA

Vodilo LVDS (BLVDS) razširja zmogljivost komunikacije od točke do točke LVDS na večtočkovno konfiguracijo. Multipoint BLVDS ponuja učinkovito rešitev za večtočkovne aplikacije hrbtne plošče.

Podpora za implementacijo BLVDS v napravah Intel FPGA

V teh napravah Intel lahko implementirate vmesnike BLVDS z uporabo navedenih V/I standardov.

Opomba:
Funkcije programirljive moči pogona in hitrosti obračanja v teh napravah vam omogočajo, da prilagodite svoj večtočkovni sistem za največjo zmogljivost. Če želite določiti največjo podprto hitrost prenosa podatkov, izvedite simulacijo ali meritev, ki temelji na vaši specifični nastavitvi sistema in aplikaciji.
BLVDS Konecview na strani 4
Tehnologija BLVDS v napravah Intel na strani 6
Poraba energije BLVDS na strani 9
BLVDS Design Example na strani 10
Analiza uspešnosti na strani 17
Zgodovina revizij dokumenta za AN 522: Implementacija vmesnika Bus LVDS v podprtih družinah naprav Intel FPGA na strani 25
Povezane informacije
V/I standardi za vmesnik BLVDS v napravah Intel FPGA na strani 7

BLVDS Konecview

Tipičen večtočkovni sistem BLVDS je sestavljen iz številnih parov oddajnikov in sprejemnikov (sprejemnikov), ki so povezani z vodilom.
Multipoint BLVDSKonfiguracija na prejšnji sliki zagotavlja dvosmerno poldupleksno komunikacijo, hkrati pa zmanjšuje gostoto povezav. Vsak oddajnik lahko prevzame vlogo oddajnika, ostali oddajniki pa delujejo kot sprejemniki (hkrati je lahko aktiven samo en oddajnik). Običajno je potreben nadzor prometa prek protokola ali strojne rešitve, da se prepreči spor med vozniki na vodilu. Na delovanje večtočkovnega BLVDS močno vplivata kapacitivna obremenitev in zaključek vodila.
Premisleki glede oblikovanja
Dobra večtočkovna zasnova mora upoštevati kapacitivno obremenitev in zaključek vodila, da se doseže boljša celovitost signala. Obremenitveno kapacitivnost lahko zmanjšate tako, da izberete oddajnik-sprejemnik z nizko kapacitivnostjo zatičev, priključek z nizko kapacitivnostjo in ohranite kratko dolžino vtičnice. Eden od premislekov pri načrtovanju večtočkovnega BLVDS je efektivna diferencialna impedanca polno obremenjenega vodila, imenovana efektivna impedanca, in zakasnitev širjenja skozi vodilo. Drugi premisleki pri oblikovanju večtočkovnega BLVDS vključujejo prednapetost, ki je varna pred napakami, vrsto konektorja in pin-out, postavitev sledi vodila PCB in specifikacije robne hitrosti gonilnika.
Efektivna impedanca
Učinkovita impedanca je odvisna od karakteristične impedance sledi vodila Zo in kapacitivne obremenitve vodila. Konektorji, čep na vtični kartici, embalaža in vhodna kapacitivnost sprejemnika prispevajo h kapacitivni obremenitvi, ki zmanjša efektivno impedanco vodila.
Enačba 1. Enačba efektivne diferencialne impedance
Uporabite to enačbo za približek efektivne diferencialne impedance obremenjenega vodila (Zeff).kje:

• Zdiff (Ω) ≈ 2 × Zo = diferencialna karakteristična impedanca vodila
•  Co (pF/inch) = karakteristična kapacitivnost na enoto dolžine vodila
• CL (pF) = kapacitivnost vsakega bremena
•  N = število tovorov na vodilu
•  H (palec) = d × N = skupna dolžina avtobusa
•  d (palec) = razmik med vsako vtičnico
•  Cd (pF/palec) = CL/d = porazdeljena kapacitivnost na enoto dolžine po vodilu

Povečanje obremenitvene kapacitivnosti ali manjši razmik med vtičnimi karticami zmanjša efektivno impedanco. Za optimizacijo delovanja sistema je pomembno izbrati oddajnik in priključek z nizko kapacitivnostjo. Naj bo dolžina vsakega sprejemnika med konektorjem in V/I zatičem sprejemnika čim krajša.
Normalizirana efektivna impedanca v primerjavi s Cd/Co
Ta slika prikazuje učinke porazdeljene kapacitivnosti na normalizirano efektivno impedanco.Zaključek je potreben na vsakem koncu vodila, medtem ko podatki tečejo v obe smeri. Za zmanjšanje odboja in zvonjenja na vodilu morate zaključni upor prilagoditi efektivni impedanci. Za sistem s Cd/Co = 3 je efektivna impedanca 0.5-kratna Zdiff. Pri dvojnih zaključkih na vodilu voznik vidi ekvivalentno obremenitev 0.25-kratnika Zdiff; in tako zmanjša nihanje signalov in mejo diferenčnega hrupa na vhodih sprejemnika (če je uporabljen standardni gonilnik LVDS). Gonilnik BLVDS rešuje to težavo s povečanjem pogonskega toka, da doseže podobno voltage nihajo na vhodih sprejemnika.
Zakasnitev širjenja
Propagacijska zakasnitev (tPD = Zo × Co) je časovna zakasnitev skozi prenosni vod na enoto dolžine. Odvisno je od karakteristične impedance in karakteristike
kapacitivnost vodila.
Učinkovita zakasnitev širjenja
Za obremenjeno vodilo lahko s to enačbo izračunate efektivno zakasnitev širjenja. Čas za širitev signala od gonilnika A do sprejemnika B lahko izračunate kot tPDEFF × dolžina linije med gonilnikom A in sprejemnikom B.

Tehnologija BLVDS v napravah Intel

V podprtih napravah Intel je vmesnik BLVDS podprt v vseh vrsticah ali stolpcih I/bank, ki jih napaja VCCIO 1.8 V (naprave Intel Arria 10 in Intel Cyclone 10 GX) ali 2.5 V (druge podprte naprave). V teh V/I bankah je vmesnik podprt na diferencialnih V/I zatičih, ne pa tudi na namenskih vhodnih ali izhodnih zatičih ure. Vendar pa je v napravah Intel Arria 10 in Intel Cyclone 10 GX vmesnik BLVDS podprt na namenskih zatičih ure, ki se uporabljajo kot splošni V/I.

•  Oddajnik BLVDS uporablja dva enosmerna izhodna medpomnilnika, pri čemer je drugi izhodni medpomnilnik programiran kot invertiran.
•  Sprejemnik BLVDS uporablja namenski vhodni medpomnilnik LVDS.

V/I medpomnilniki BLVDS v podprtih napravahUporabite različne vhodne ali izhodne medpomnilnike glede na vrsto aplikacije:

• Multidrop aplikacija—uporabite vhodni ali izhodni medpomnilnik, odvisno od tega, ali je naprava namenjena delovanju gonilnika ali sprejemnika.
• Večtočkovna aplikacija – izhodni medpomnilnik in vhodni medpomnilnik imata iste V/I zatiče. Potrebujete izhodni signal za omogočanje (oe) za tristanje izhodnega medpomnilnika LVDS, ko ne pošilja signalov.
•  Ne omogočite zaključka serije na čipu (RS OCT) za izhodni medpomnilnik.
• Uporabite zunanje upore na izhodnih medpomnilnikih, da zagotovite ujemanje impedance s čepom na vtični kartici.
• Ne omogočite diferencialnega zaključka na čipu (RD OCT) za diferencialni vhodni medpomnilnik, ker je zaključek vodila običajno izveden z uporabo zunanjih zaključnih uporov na obeh koncih vodila.

V/I standardi za vmesnik BLVDS v napravah Intel FPGA
Vmesnik BLVDS lahko implementirate z uporabo ustreznih V/I standardov in trenutnih zahtev glede moči za podprte naprave Intel.
V/I standard in funkcije Podpora za vmesnik BLVDS v podprtih napravah Intel

1.  Pin DIFFIO_TX ne podpira pravih diferencialnih sprejemnikov LVDS.

Za več informacij glejte ustrezno dokumentacijo naprave, kot je navedena v razdelku s povezanimi informacijami:

• Za informacije o dodelitvah pinov glejte pin-out naprave files.
• Za funkcije standardov V/I glejte poglavje V/I v priročniku naprave.
•  Za električne specifikacije glejte podatkovni list naprave ali dokument z enosmernimi in preklopnimi značilnostmi.

Povezane informacije

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Pin-out naprave Intel Arria 10 Files
•  Naprava Arria V Pin-Out Files
•  Naprava Arria II GX Pin-Out Files
• Pin-out naprave Intel Cyclone 10 GX Files
• Pin-out naprave Intel Cyclone 10 LP Files
• Izpis naprave Cyclone V Files
•  Izpis naprave Cyclone IV Files
• Izpis naprave Cyclone III Files
• Pin-out naprave Intel MAX 10 Files
• Uporabniški priročnik za splošne namene V/I Intel Stratix 10
•  V/I funkcije v napravah Stratix V
•  V/I funkcije v napravi Stratix IV
•  V/I funkcije naprave Stratix III
• V/I funkcije v napravah Stratix V
•  V/I funkcije v napravi Stratix IV
•  V/I funkcije naprave Stratix III
•  V/I in hitri V/I v napravah Intel Arria 10
•  V/I funkcije v napravah Arria V
• V/I funkcije v napravah Arria II
•  V/I in hitri V/I v napravah Intel Cyclone 10 GX
•  V/I in hitri V/I v napravah Intel Cyclone 10 LP
• V/I funkcije v napravah Cyclone V
• V/I funkcije v napravah Cyclone IV
•  V/I funkcije v družini naprav Cyclone III
• Uporabniški priročnik za splošne namene V/I Intel MAX 10
•  Podatkovni list naprave Intel Stratix 10
• Podatkovni list naprave Stratix V
•  DC in preklopne karakteristike za naprave Stratix IV
•  Podatkovni list naprave Stratix III: DC in preklopne karakteristike
•  Podatkovni list naprave Intel Arria 10
•  Podatkovni list naprave Arria V
• Podatkovni list naprave za naprave Arria II
• Podatkovni list naprave Intel Cyclone 10 GX
•  Podatkovni list naprave Intel Cyclone 10 LP
•  Podatkovni list naprave Cyclone V
•  Podatkovni list naprave Cyclone IV
• Podatkovni list naprave Cyclone III
• Podatkovni list naprave Intel MAX 10

Poraba energije BLVDS

• Pred implementacijo vaše zasnove v napravo uporabite EPE, ki temelji na Excelu, za podprto napravo, ki jo uporabljate, da dobite ocenjeno velikost porabe energije V/I BLVDS.
•  Za vhodne in dvosmerne zatiče je vhodni medpomnilnik BLVDS vedno omogočen. Vhodni medpomnilnik BLVDS porablja energijo, če je na vodilu preklopna dejavnost (nprample, drugi oddajniki-sprejemniki pošiljajo in prejemajo podatke, vendar naprava Cyclone III ni predvideni prejemnik).
•  Če uporabljate BLVDS kot vhodni medpomnilnik v multidrop ali kot dvosmerni medpomnilnik v večtočkovnih aplikacijah, Intel priporoča vnos preklopne stopnje, ki vključuje vse dejavnosti na vodilu, ne le dejavnosti, namenjene vhodnemu medpomnilniku naprave Intel BLVDS.

Exampdatoteke BLVDS I/O Data Entry v EPE
Ta slika prikazuje V/I vnos BLVDS v Cyclone III EPE. Za V/I standarde, ki jih lahko izberete v EPE drugih podprtih naprav Intel, glejte povezane informacije.Intel priporoča, da uporabite orodje Intel Quartus Prime Power Analyzer Tool za izvedbo natančne analize BLVDS I/O moči, potem ko dokončate načrt. Orodje Power Analyzer Tool oceni moč na podlagi posebnosti zasnove, potem ko je kraj in pot končana. Orodje Power Analyzer uporablja kombinacijo dejavnosti signalov, ki jih vnesejo uporabniki, izhajajo iz simulacije, in ocenjenih signalov, kar v kombinaciji s podrobnimi modeli vezij daje zelo natančne ocene moči.
Povezane informacije

• Poglavje o analizi moči, Intel Quartus Prime Pro Edition Handbook
  Zagotavlja več informacij o orodju Intel Quartus Prime Pro Edition Power Analyzer za družine naprav Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX.
• Poglavje o analizi moči, Intel Quartus Prime Standard Edition Handbook
  Zagotavlja več informacij o orodju Intel Quartus Prime Standard Edition Power Analyzer za Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III in Intel NAJVEČ 10 družin naprav.
• Stran z zgodnjimi ocenjevalci moči (EPE) in analizatorjem moči
  Zagotavlja več informacij o EPE in orodju Intel Quartus Prime Power Analyzer.
• Implementacija vmesnika Bus LVDS v podprtih družinah naprav Intel FPGA na strani 3
  Navaja standarde V/I, ki jih je treba izbrati v EPE za oceno porabe energije BLVDS.

BLVDS Design Example
Dizajn exampLe vam pokaže, kako instancirate V/I medpomnilnik BLVDS v podprtih napravah z ustreznimi jedri IP za splošne namene V/I (GPIO) v programski opremi Intel Quartus Prime.

•  Naprave Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX – uporabite jedro GPIO Intel FPGA IP.
•  Naprave Intel MAX 10—uporabite jedro GPIO Lite Intel FPGA IP.
•  Vse druge podprte naprave—uporabite jedro IP ALTIOBUF.

Lahko prenesete dizajn example s povezave v povezanih informacijah. Za primerek V/I medpomnilnika BLVDS Intel priporoča naslednje elemente:

•  Izvedite jedro GPIO IP v dvosmernem načinu z vklopljenim diferencialnim načinom.
•  Dodelite V/I standard dvosmernim zatičem:
•  BLVDS—naprave Intel Cyclone 10 LP, Cyclone IV, Cyclone III in Intel MAX 10.
•  Diferencialni SSTL-2 razreda I ali razreda II—naprave Stratix V, Stratix IV, Stratix III, Arria V, Arria II in Cyclone V.
• Diferencialni SSTL-18 razreda I ali razreda II—naprave Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX.

Delovanje vhodnih ali izhodnih medpomnilnikov med operacijami pisanja in branja

• Vrata oe prejmejo signal oe iz jedra naprave, da omogočijo ali onemogočijo enostranske izhodne medpomnilnike.
•  Signal oe naj bo nizek, da se izhodni medpomnilniki med postopkom branja spremenijo v tri stanja.
•  Funkcija vrat IN je preprečiti, da bi se preneseni signal vrnil nazaj v jedro naprave. Diferencialni vhodni medpomnilnik je vedno omogočen.

Povezane informacije

•  V/I medpomnilnik (ALTIOBUF) IP Core Uporabniški priročnik
•  Uporabniški priročnik za GPIO IP Core
•  Intel MAX 10 I/O Vodiči za implementacijo
• Uvod v jedra IP Intel FPGA
• Oblikovanje Example za AN 522

Zagotavlja zasnovo Intel Quartus Prime exampuporabljenih v tej opombi o aplikaciji.
Oblikovanje Example Smernice za naprave Intel Stratix 10
Ti koraki veljajo samo za naprave Intel Stratix 10. Prepričajte se, da uporabljate jedro GPIO Intel FPGA IP.

1. Ustvarite jedro GPIO Intel FPGA IP, ki lahko podpira dvosmerni vhodni in izhodni medpomnilnik:
   • a. Instanciirajte jedro GPIO Intel FPGA IP.
   • b. V Data Direction izberite Bidir.
   • c. Pod Širina podatkov vnesite 1.
   • d. Vklopite Uporabi diferencialni medpomnilnik.
   • e. V načinu registracije ne izberite nobenega.
2. Povežite module ter vhodna in izhodna vrata, kot je prikazano na naslednji sliki:
   Povezava vhodnih in izhodnih vrat Exampza naprave Intel Stratix 10
3. V urejevalniku dodelitev dodelite ustrezni V/I standard, kot je prikazano na naslednji sliki. Nastavite lahko tudi trenutno jakost in možnosti hitrosti naraščanja. V nasprotnem primeru programska oprema Intel Quartus Prime prevzame privzete nastavitve.
   Dodeljevanje V/I BLVDS v urejevalniku dodelitev Intel Quartus Prime za naprave Intel Stratix 10
4. Prevedite in izvedite funkcionalno simulacijo s programsko opremo ModelSim* – Intel FPGA Edition.

Povezane informacije

• ModelSim – Podpora za programsko opremo Intel FPGA Edition
  Zagotavlja več informacij o programski opremi ModelSim – Intel FPGA Edition in vsebuje različne povezave do tem, kot so namestitev, uporaba in odpravljanje težav.
• V/I standardi za vmesnik BLVDS v napravah Intel FPGA na strani 7
  Navaja standarde zatičev in V/I, ki jih lahko ročno dodelite v podprtih napravah Intel FPGA za aplikacije BLVDS.
• Oblikovanje Example za AN 522
  Zagotavlja zasnovo Intel Quartus Prime exampuporabljenih v tej opombi o aplikaciji.

Oblikovanje Example Smernice za naprave Intel Arria 10
Ti koraki veljajo samo za naprave Intel Arria 10, ki uporabljajo Intel Quartus Prime Standard Edition. Prepričajte se, da uporabljate jedro GPIO Intel FPGA IP.

1. Odprite StratixV_blvds.qar file za uvoz modela Stratix V nprampv programsko opremo Intel Quartus Prime Standard Edition.
2. Preseli dizajn nprample za uporabo jedra GPIO Intel FPGA IP:
   • a. V meniju izberite Projekt ➤ Nadgradi komponente IP.
   • b. Dvokliknite entiteto "ALIOBUF".
     Prikaže se okno MegaWizard Plug-In Manager za jedro ALTIOBUF IP.
   • c. Izklopite Ujemaj projekt/privzeto.
   • d. V trenutno izbrani družini naprav izberite Arria 10.
   • e. Kliknite Dokončaj in nato še enkrat Dokončaj.
   • f. V pogovornem oknu, ki se prikaže, kliknite V redu.
     Programska oprema Intel Quartus Prime Pro Edition izvede postopek selitve in nato prikaže urejevalnik parametrov GPIO IP.
3. Konfigurirajte jedro IP GPIO Intel FPGA za podporo dvosmernega vhodnega in izhodnega medpomnilnika:
   • a. V Data Direction izberite Bidir.
   • b. Pod Širina podatkov vnesite 1.
   • c. Vklopite Uporabi diferencialni medpomnilnik.
   • d. Kliknite Dokončaj in ustvarite jedro IP.
4. Povežite module ter vhodna in izhodna vrata, kot je prikazano na naslednji sliki:
   Povezava vhodnih in izhodnih vrat Exampza naprave Intel Arria 10
5. V urejevalniku dodelitev dodelite ustrezni V/I standard, kot je prikazano na naslednji sliki. Nastavite lahko tudi trenutno jakost in možnosti hitrosti naraščanja. V nasprotnem primeru programska oprema Intel Quartus Prime Standard Edition prevzame privzete nastavitve za naprave Intel Arria 10—Differential SSTL-18 Class I ali Class II I/O standard.
   Dodeljevanje V/I BLVDS v urejevalniku dodelitev Intel Quartus Prime za naprave Intel Arria 10Opomba:
   Pri napravah Intel Arria 10 lahko z urejevalnikom dodelitev ročno dodelite lokaciji nožic p in n za nožice LVDS.
6. Prevedite in izvedite funkcionalno simulacijo s programsko opremo ModelSim – Intel FPGA Edition.

Povezane informacije

• ModelSim – Podpora za programsko opremo Intel FPGA Edition
  Zagotavlja več informacij o programski opremi ModelSim – Intel FPGA Edition in vsebuje različne povezave do tem, kot so namestitev, uporaba in odpravljanje težav.
• V/I standardi za vmesnik BLVDS v napravah Intel FPGA na strani 7
  Navaja standarde zatičev in V/I, ki jih lahko ročno dodelite v podprtih napravah Intel FPGA za aplikacije BLVDS.
• Oblikovanje Example za AN 522
  Zagotavlja zasnovo Intel Quartus Prime exampuporabljenih v tej opombi o aplikaciji.

Oblikovanje Example Smernice za naprave Intel MAX 10
Ti koraki veljajo samo za naprave Intel MAX 10. Prepričajte se, da uporabljate jedro GPIO Lite Intel FPGA IP.

1. Ustvarite jedro GPIO Lite Intel FPGA IP, ki lahko podpira dvosmerni vhodni in izhodni medpomnilnik:
   • a. Instanciirajte jedro GPIO Lite Intel FPGA IP.
   • b. V Data Direction izberite Bidir.
   • c. Pod Širina podatkov vnesite 1.
   • d. Vklopite Uporabi psevdo diferencialni medpomnilnik.
   • e. V načinu registracije izberite Bypass.
2. Povežite module ter vhodna in izhodna vrata, kot je prikazano na naslednji sliki:
    Povezava vhodnih in izhodnih vrat Example za naprave Intel MAX 10
3. V urejevalniku dodelitev dodelite ustrezni V/I standard, kot je prikazano na naslednji sliki. Nastavite lahko tudi trenutno jakost in možnosti hitrosti naraščanja. V nasprotnem primeru programska oprema Intel Quartus Prime prevzame privzete nastavitve.
   Dodeljevanje V/I BLVDS v urejevalniku dodelitev Intel Quartus Prime za naprave Intel MAX 10
4. Prevedite in izvedite funkcionalno simulacijo s programsko opremo ModelSim – Intel FPGA Edition.

Povezane informacije

• ModelSim – Podpora za programsko opremo Intel FPGA Edition
  Zagotavlja več informacij o programski opremi ModelSim – Intel FPGA Edition in vsebuje različne povezave do tem, kot so namestitev, uporaba in odpravljanje težav.
• V/I standardi za vmesnik BLVDS v napravah Intel FPGA na strani 7
  Navaja standarde zatičev in V/I, ki jih lahko ročno dodelite v podprtih napravah Intel FPGA za aplikacije BLVDS.
• Oblikovanje Example za AN 522
  Zagotavlja zasnovo Intel Quartus Prime exampuporabljenih v tej opombi o aplikaciji.

Oblikovanje Example Smernice za vse podprte naprave razen Intel Arria 10, Intel Cyclone 10 GX in Intel MAX 10

Ti koraki veljajo za vse podprte naprave, razen za Intel Arria 10, Intel Cyclone 10 GX in Intel MAX 10. Zagotovite, da uporabljate jedro ALTIOBUF IP.

1.  Ustvarite jedro IP ALTIOBUF, ki lahko podpira dvosmerni vhodni in izhodni medpomnilnik:
   • a. Instanciirajte jedro IP ALTIOBUF.
   • b. Konfigurirajte modul kot dvosmerni medpomnilnik.
   • c. V polje Kakšno je število medpomnilnikov, ki jih je treba instancirati, vnesite 1.
   • d. Vklopite Uporabi diferencialni način.
2. Povežite module ter vhodna in izhodna vrata, kot je prikazano na naslednji sliki:
    Povezava vhodnih in izhodnih vrat Example za vse podprte naprave, razen za naprave Intel Arria 10, Intel Cyclone 10 GX in Intel MAX 10
3. V urejevalniku dodelitev dodelite ustrezni V/I standard, kot je prikazano na naslednji sliki, glede na vašo napravo. Nastavite lahko tudi trenutno jakost in možnosti hitrosti naraščanja. V nasprotnem primeru programska oprema Intel Quartus Prime prevzame privzete nastavitve.
   • Naprave Intel Cyclone 10 LP, Cyclone IV, Cyclone III in Cyclone III LS—standard V/I BLVDS na dvosmerne nožice p in n, kot je prikazano na naslednji sliki.
   • Naprave Stratix V, Stratix IV, Stratix III, Arria V, Arria II in Cyclone V – Diferencialni SSTL-2 I/O standard razreda I ali II.
     BLVDS I/O Assignment v Intel Quartus Prime Assignment EditorOpomba: Z urejevalnikom dodelitev lahko ročno dodelite lokaciji nožic p in n za vsako podprto napravo. Za podprte naprave in nožice, ki jih lahko ročno dodelite, glejte povezane informacije.
4. Prevedite in izvedite funkcionalno simulacijo s programsko opremo ModelSim – Intel FPGA Edition.

Examprezultatov funkcionalne simulacije
Ko je uveljavljen signal oe, je BLVDS v načinu pisanja. Ko je signal oe razveljavljen, je BLVDS v načinu branja.Opomba:
Za simulacijo z uporabo Verilog HDL lahko uporabite preskusno napravo blvds_tb.v, ki je vključena v zadevno načrtovanje example.
Povezane informacije

• ModelSim – Podpora za programsko opremo Intel FPGA Edition
  Zagotavlja več informacij o programski opremi ModelSim – Intel FPGA Edition in vsebuje različne povezave do tem, kot so namestitev, uporaba in odpravljanje težav.
• V/I standardi za vmesnik BLVDS v napravah Intel FPGA na strani 7
  Navaja standarde zatičev in V/I, ki jih lahko ročno dodelite v podprtih napravah Intel FPGA za aplikacije BLVDS.
• Oblikovanje Example za AN 522
  Zagotavlja zasnovo Intel Quartus Prime exampuporabljenih v tej opombi o aplikaciji.

Analiza uspešnosti

Večtočkovna analiza zmogljivosti BLVDS prikazuje vpliv zaključka vodila, nalaganja, značilnosti gonilnika in sprejemnika ter lokacijo sprejemnika od gonilnika v sistemu. Uporabite lahko priložen dizajn BLVDS nprampdatoteke za analizo delovanja večtočkovne aplikacije:

•  Cyclone III BLVDS design example—ta oblika nprample velja za vse podprte serije naprav Stratix, Arria in Cyclone. Za družino naprav Intel Arria 10 ali Intel Cyclone 10 GX morate preseliti zasnovo exampnajprej prenesite zadevni družini naprav, preden jo lahko uporabite.
• Zasnova Intel MAX 10 BLVDS example—ta oblika nprample velja za družino naprav Intel MAX 10.
• Zasnova Intel Stratix 10 BLVDS example—ta oblika nprample velja za družino naprav Intel Stratix 10.

Opomba:
Analiza zmogljivosti večtočkovnega BLVDS v tem razdelku temelji na simulaciji modela vhodno/izhodnih podatkov medpomnilnika Cyclone III BLVDS (IBIS) v HyperLynx*.
Intel priporoča, da za simulacijo uporabite te modele Intel IBIS:

• Naprave Stratix III, Stratix IV in Stratix V – diferencialni SSTL-2 IBIS model za posamezne naprave
• Naprave Intel Stratix 10, Intel Arria 10(2) in Intel Cyclone 10 GX:
  •  Izhodni medpomnilnik—diferencialni model SSTL-18 IBIS
  • Vhodni medpomnilnik—model LVDS IBIS

Povezane informacije

• Stran modela Intel FPGA IBIS
  Omogoča prenose modelov naprav Intel FPGA.
•  Oblikovanje Example za AN 522
  Zagotavlja zasnovo Intel Quartus Prime exampuporabljenih v tej opombi o aplikaciji.

Nastavitev sistema

 Večtočkovni BLVDS z oddajniki-sprejemniki Cyclone III BLVDS
Ta slika prikazuje shemo večtočkovne topologije z desetimi oddajniki-sprejemniki Cyclone III BLVDS (imenovanimi U1 do U10).Predpostavlja se, da ima vodilni daljnovod naslednje značilnosti:

•  Trakasta linija
•  Karakteristična impedanca 50 Ω
• Karakteristična kapacitivnost 3.6 pF na palec
•  Dolžina 10 palcev
• Modeli Intel Arria 10 IBIS so predhodni in niso na voljo za model Intel IBIS web strani. Če potrebujete te predhodne modele Intel Arria 10 IBIS, se obrnite na Intel.
• Diferencialna karakteristična impedanca vodila približno 100 Ω
•  Razmik med vsakim oddajnikom 1 palca
• Vodilo je na obeh koncih zaključeno z zaključnim uporom RT

• Privzeta moč pogona 12 mA
• Privzete nastavitve počasnega naraščanja
• Nožna kapacitivnost vsakega oddajnika 6 pF
•  Zadeva na vsakem oddajniku BLVDS je 1-palčni mikrotrak z karakteristično impedanco 50 Ω in karakteristično kapacitivnostjo 3 pF na palec
•  Predpostavlja se, da je kapacitivnost povezave (priključek, ploščica in prehod v tiskanem vezju) vsakega oddajnika-sprejemnika z vodilom 2 pF
• Skupna kapacitivnost vsakega bremena je približno 11 pF

Za 1-palčni razmik med obremenitvami je porazdeljena kapacitivnost enaka 11 pF na palec. Za zmanjšanje odboja, ki ga povzročajo škrbine, in tudi za oslabitev signalov, ki prihajajo iz
gonilnik, je na izhodu vsakega oddajnika-sprejemnika nameščen upor RS, ki ustreza impedanci 50 Ω.

Avtobusna postaja
Efektivna impedanca polno obremenjenega vodila je 52 Ω, če karakteristično kapacitivnost vodila in porazdeljeno kapacitivnost na enoto dolžine namestitve nadomestite v enačbo efektivne diferencialne impedance. Za optimalno integriteto signala morate RT uskladiti z 52 Ω. Naslednje slike prikazujejo učinke usklajenega, prenizkega in previsokega zaključka na diferencialno valovno obliko (VID) na vhodnih zatičih sprejemnika. Hitrost prenosa podatkov je 100 Mbps. Na teh slikah prenizka zaključna povezava (RT = 25 Ω) povzroči odboje in znatno zmanjšanje meje šuma. V nekaterih primerih prekinitev celo krši sprejemni prag (VTH = ±100 mV). Ko se RT spremeni na 50 Ω, obstaja precejšnja meja šuma glede na VTH in odboj je zanemarljiv.

Učinek zaključka vodila (voznik v U1, sprejemnik v U2)
Na tej sliki U1 deluje kot oddajnik, U2 do U10 pa so sprejemniki.

Učinek zaključka vodila (voznik v U1, sprejemnik v U10)
Na tej sliki U1 deluje kot oddajnik, U2 do U10 pa so sprejemniki.

Učinek zaključka vodila (voznik v U5, sprejemnik v U6)
Na tej sliki je U5 oddajnik, ostali pa so sprejemniki.

Učinek zaključka vodila (voznik v U5, sprejemnik v U10)
Na tej sliki je U5 oddajnik, ostali pa so sprejemniki.Na kakovost sprejetega signala vpliva tudi relativni položaj voznika in sprejemnika na avtobusu. Vozniku najbližji sprejemnik ima najslabši učinek prenosnega voda, ker je na tej lokaciji robna hitrost najhitrejša. To se poslabša, ko je voznik na sredini avtobusa.
Na primerample, primerjajte sliko 16 na strani 20 in sliko 18 na strani 21. VID na sprejemniku U6 (gonilnik na U5) kaže močnejše zvonjenje kot na sprejemniku U2 (gonilnik na U1). Po drugi strani pa se robna hitrost upočasni, ko je sprejemnik bolj oddaljen od voznika. Največji zabeleženi čas vzpona je 1.14 ns z gonilnikom na enem koncu vodila (U1) in sprejemnikom na drugem koncu (U10).

Dolžina škrbine
Večja dolžina vtičnice ne le poveča čas letenja od gonilnika do sprejemnika, ampak povzroči tudi večjo obremenitveno kapacitivnost, kar povzroči večji odboj.

Učinek povečanja dolžine škrbine (voznik v U1, sprejemnik v U10)
Ta slika primerja VID pri U10, ko se dolžina škrbine poveča z enega palca na dva palca in je gonilnik na U1.

Prekinitev škrbine
Impedanco gonilnika morate uskladiti s karakteristično impedanco vtičnice. Namestitev serijskega zaključnega upora RS na izhodu gonilnika močno zmanjša neugoden učinek prenosnega voda, ki ga povzročajo dolgi škrbini in hitre robne hitrosti. Poleg tega je RS mogoče spremeniti, da oslabi VID, da ustreza specifikaciji sprejemnika.

Učinek zaključka škrbine (voznik v U1, sprejemnik v U2 in U10)
Ta slika primerja VID na U2 in U10, ko U1 oddaja.

Stopnja obračanja voznika
Hitra stopnja obračanja pomaga izboljšati čas vzpona, zlasti pri sprejemniku, ki je najbolj oddaljen od gonilnika. Vendar pa višja hitrost obračanja poveča tudi zvonjenje zaradi odboja.

Učinek hitrosti voznikovega roba (voznik v U1, sprejemnik v U2 in U10)
Ta slika prikazuje učinek hitrosti obračanja gonilnika. Narejena je primerjava med počasno in hitro hitrostjo obračanja z močjo pogona 12 mA. Gonilnik je na U1, diferenčne valovne oblike na U2 in U10 pa so pregledane.

Celotna zmogljivost sistema

Najvišja hitrost prenosa podatkov, ki jo podpira večtočkovni BLVDS, se določi z ogledom očesnega diagrama sprejemnika, ki je najbolj oddaljen od voznika. Na tej lokaciji ima oddani signal najpočasnejšo robno hitrost in vpliva na odpiranje oči. Čeprav sta kakovost prejetega signala in meja hrupa odvisna od aplikacij, čim širša je odprtina očesa, tem bolje. Vendar pa morate preveriti tudi sprejemnik, ki je najbližji vozniku, ker so učinki prenosnega voda slabši, če je sprejemnik nameščen bližje vozniku.
Slika 23. Očesni diagram pri 400 Mb/s (gonilnik v U1, sprejemnik v U2 in U10)
Ta slika ponazarja očesna diagrama pri U2 (rdeča krivulja) in U10 (modra krivulja) za hitrost prenosa podatkov pri 400 Mbps. V simulaciji je predpostavljeno naključno tresenje 1-odstotnega intervala enote. Gonilnik je na U1 s privzetimi nastavitvami jakosti toka in hitrosti naraščanja. Vodilo je polno obremenjeno z optimalnim RT = 50 Ω. Najmanjša očesna odprtina je na U10, ki je najbolj oddaljena od U1. Višina oči sampled pri intervalu 0.5 enote je 692 mV oziroma 543 mV za U2 oziroma U10. V obeh primerih obstaja precejšnja meja hrupa glede na VTH = ±100 mV.

Zgodovina revizij dokumenta za AN 522: Implementacija vmesnika Bus LVDS v podprtih družinah naprav Intel FPGA

Dokumenti / Viri

intel AN 522 Implementing Bus LVDS Interface v podprtih družinah naprav FPGA [pdf] Uporabniški priročnik AN 522 Implementacija vmesnika LVDS vodila v podprtih družinah naprav FPGA, AN 522, Implementacija vmesnika LVDS vodila v podprtih družinah naprav FPGA, vmesnik v podprtih družinah naprav FPGA, družinah naprav FPGA

Reference

• Uporabniški priročnik