Interface de implementação de barramento LVDS da Intel AN 522 em famílias de dispositivos FPGA compatíveis

O barramento LVDS (BLVDS) estende a capacidade de comunicação ponto a ponto LVDS para configuração multiponto. O Multipoint BLVDS oferece uma solução eficiente para aplicações de backplane multiponto.

Suporte de implementação BLVDS em dispositivos Intel FPGA

Você pode implementar interfaces BLVDS nesses dispositivos Intel usando os padrões de E/S listados.

Observação:
A força programável da unidade e os recursos de taxa de variação nesses dispositivos permitem que você personalize seu sistema multiponto para desempenho máximo. Para determinar a taxa de dados máxima suportada, execute uma simulação ou medição com base na configuração e aplicação do seu sistema específico.
BLVDS acabouview na página 4
Tecnologia BLVDS em dispositivos Intel na página 6
Consumo de energia BLVDS na página 9
Projeto BLVDS Examparquivo na página 10
Análise de desempenho na página 17
Histórico de revisão do documento para AN 522: implementação da interface LVDS de barramento em famílias de dispositivos Intel FPGA compatíveis na página 25
Informações relacionadas
Padrões de E/S para interface BLVDS em dispositivos Intel FPGA na página 7

BLVDS acabouview

O sistema BLVDS multiponto típico consiste em vários pares de transmissores e receptores (transceptores) conectados ao barramento.
BLVDS MultipontoA configuração na figura anterior fornece comunicação half-duplex bidirecional enquanto minimiza a densidade de interconexão. Qualquer transceptor pode assumir o papel de transmissor, com os demais transceptores atuando como receptores (apenas um transmissor pode estar ativo por vez). O controle de tráfego de barramento, por meio de um protocolo ou solução de hardware, é normalmente necessário para evitar a contenção do driver no barramento. O desempenho de um BLVDS multiponto é bastante afetado pela carga capacitiva e terminação no barramento.
Considerações de design
Um bom projeto multiponto deve considerar a carga capacitiva e a terminação no barramento para obter uma melhor integridade do sinal. Você pode minimizar a capacitância de carga selecionando um transceptor com baixa capacitância de pino, conector com baixa capacitância e mantendo o comprimento do stub curto. Uma das considerações do projeto BLVDS multiponto é a impedância diferencial efetiva de uma barra totalmente carregada, referida como impedância efetiva, e o atraso de propagação através da barra. Outras considerações de projeto BLVDS multiponto incluem polarização à prova de falhas, tipo de conector e pinagem, layout de rastreamento de barramento PCB e especificações de taxa de borda do driver.
Impedância efetiva
A impedância efetiva depende da impedância característica do traço do barramento Zo e da carga capacitiva no barramento. Os conectores, o stub na placa plug-in, a embalagem e a capacitância de entrada do receptor contribuem para o carregamento capacitivo, o que reduz a impedância efetiva do barramento.
Equação 1. Equação de Impedância Diferencial Efetiva
Use esta equação para aproximar a impedância diferencial efetiva da barra carregada (Zeff).Onde:

• Zdiff (Ω) ≈ 2 × Zo = a impedância característica diferencial do barramento
•  Co (pF/polegada) = capacitância característica por unidade de comprimento do barramento
• CL (pF) = capacitância de cada carga
•  N = número de cargas no ônibus
•  H (polegadas) = ​​d × N = comprimento total do ônibus
•  d (polegada) = espaçamento entre cada cartão plug-in
•  Cd (pF/polegada) = CL/d = capacitância distribuída por unidade de comprimento no barramento

O incremento na capacitância de carga ou menor espaçamento entre os cartões plug-in reduz a impedância efetiva. Para otimizar o desempenho do sistema, é importante selecionar um transceptor e um conector de baixa capacitância. Mantenha o comprimento de cada ramal do receptor entre o conector e o pino de E/S do transceptor o mais curto possível.
Impedância efetiva normalizada versus Cd/Co
Esta figura mostra os efeitos da capacitância distribuída na impedância efetiva normalizada.A terminação é necessária em cada extremidade do barramento, enquanto os dados fluem em ambas as direções. Para reduzir a reflexão e o zumbido no barramento, você deve combinar o resistor de terminação com a impedância efetiva. Para um sistema com Cd/Co = 3, a impedância efetiva é 0.5 vezes Zdiff. Com terminações duplas no barramento, o motorista vê uma carga equivalente a 0.25 vezes de Zdiff; e, assim, reduz a oscilação dos sinais e a margem de ruído diferencial nas entradas do receptor (se o driver LVDS padrão for usado). O driver BLVDS resolve esse problema aumentando a corrente do drive para atingir voltage swing nas entradas do receptor.
Atraso de Propagação
O atraso de propagação (tPD = Zo × Co) é o tempo de atraso através da linha de transmissão por unidade de comprimento. Depende da impedância característica e característica
capacitância do barramento.
Atraso de Propagação Efetivo
Para um barramento carregado, você pode calcular o atraso de propagação efetivo com esta equação. Você pode calcular o tempo para o sinal se propagar do driver A para o receptor B como tPDEFF × comprimento da linha entre o driver A e o receptor B.

Tecnologia BLVDS em dispositivos Intel

Em dispositivos Intel suportados, a interface BLVDS é suportada em qualquer linha ou coluna I/bancos alimentados por um VCCIO de 1.8 V (dispositivos Intel Arria 10 e Intel Cyclone 10 GX) ou 2.5 V (outros dispositivos suportados). Nesses bancos de E/S, a interface é suportada nos pinos diferenciais de E/S, mas não nos pinos dedicados de entrada ou saída de relógio. No entanto, nos dispositivos Intel Arria 10 e Intel Cyclone 10 GX, a interface BLVDS é suportada em pinos de clock dedicados que são usados ​​como I/Os gerais.

•  O transmissor BLVDS usa dois buffers de saída simples com o segundo buffer de saída programado como invertido.
•  O receptor BLVDS usa um buffer de entrada LVDS dedicado.

Buffers de E/S BLVDS nos dispositivos suportadosUse diferentes buffers de entrada ou saída dependendo do tipo de aplicação:

• Aplicativo Multidrop—use o buffer de entrada ou saída dependendo se o dispositivo é destinado para operação de driver ou receptor.
• Aplicação multiponto - o buffer de saída e o buffer de entrada compartilham os mesmos pinos de E/S. Você precisa de um sinal de habilitação de saída (oe) para tri-estado do buffer de saída LVDS quando ele não está enviando sinais.
•  Não habilite a terminação em série no chip (RS OCT) para o buffer de saída.
• Use resistores externos nos buffers de saída para fornecer correspondência de impedância ao stub no cartão plug-in.
• Não habilite a terminação diferencial on-chip (RD OCT) para o buffer de entrada diferencial porque a terminação do barramento geralmente é implementada usando os resistores de terminação externos em ambas as extremidades do barramento.

Padrões de E/S para interface BLVDS em dispositivos Intel FPGA
Você pode implementar a interface BLVDS usando os padrões de E/S relevantes e os requisitos de força atuais para os dispositivos Intel suportados.
Padrão de E/S e suporte a recursos para a interface BLVDS em dispositivos Intel compatíveis

1.  O pino DIFFIO_TX não suporta receptores diferenciais LVDS verdadeiros.

Para obter mais informações, consulte a respectiva documentação do dispositivo conforme listado na seção de informações relacionadas:

• Para obter informações sobre atribuições de pinos, consulte a pinagem do dispositivo files.
• Para os recursos dos padrões de E/S, consulte o capítulo E/S do manual do dispositivo.
•  Para obter as especificações elétricas, consulte a folha de dados do dispositivo ou o documento de características de comutação e CC.

Informações relacionadas

•  Pinagem Intel Stratix 10 Files
•  Pinagem Stratix V Files
• Pinagem Stratix IV Files
•  Pinagem do dispositivo Stratix III Files
•  Pinagem do dispositivo Intel Arria 10 Files
•  Pinagem do dispositivo Arria V Files
•  Pinagem do dispositivo Arria II GX Files
• Pinagem do dispositivo Intel Cyclone 10 GX Files
• Pinagem do dispositivo Intel Cyclone 10 LP Files
• Pinagem do dispositivo Cyclone V Files
•  Pinagem do dispositivo Cyclone IV Files
• Pinagem do dispositivo Cyclone III Files
• Pinagem do dispositivo Intel MAX 10 Files
• Guia do usuário de E/S de uso geral Intel Stratix 10
•  Recursos de E/S em dispositivos Stratix V
•  Recursos de E/S no dispositivo Stratix IV
•  Recursos de E/S do dispositivo Stratix III
• Recursos de E/S em dispositivos Stratix V
•  Recursos de E/S no dispositivo Stratix IV
•  Recursos de E/S do dispositivo Stratix III
•  E/S e E/S de alta velocidade em dispositivos Intel Arria 10
•  Recursos de E/S em dispositivos Arria V
• Recursos de E/S em dispositivos Arria II
•  E/S e E/S de alta velocidade em dispositivos Intel Cyclone 10 GX
•  E/S e E/S de alta velocidade em dispositivos Intel Cyclone 10 LP
• Recursos de E/S em dispositivos Cyclone V
• Recursos de E/S em dispositivos Cyclone IV
•  Recursos de E/S na família de dispositivos Cyclone III
• Guia do usuário de E/S de uso geral do Intel MAX 10
•  Folha de dados do dispositivo Intel Stratix 10
• Folha de dados do dispositivo Stratix V
•  DC e características de comutação para dispositivos Stratix IV
•  Folha de dados do dispositivo Stratix III: DC e características de comutação
•  Folha de dados do dispositivo Intel Arria 10
•  Folha de dados do dispositivo Arria V
• Folha de dados do dispositivo para dispositivos Arria II
• Folha de dados do dispositivo Intel Cyclone 10 GX
•  Folha de dados do dispositivo Intel Cyclone 10 LP
•  Folha de dados do dispositivo Cyclone V
•  Folha de dados do dispositivo Cyclone IV
• Folha de dados do dispositivo Cyclone III
• Folha de dados do dispositivo Intel MAX 10

Consumo de energia BLVDS

• Antes de implementar seu projeto no dispositivo, use o EPE baseado em Excel para o dispositivo suportado que você usa para obter uma magnitude estimada do consumo de energia de E/S BLVDS.
•  Para pinos de entrada e bidirecionais, o buffer de entrada BLVDS está sempre habilitado. O buffer de entrada BLVDS consome energia se houver atividade de comutação no barramento (por exemploample, outros transceptores estão enviando e recebendo dados, mas o dispositivo Cyclone III não é o destinatário pretendido).
•  Se você usar o BLVDS como um buffer de entrada em multiponto ou como um buffer bidirecional em aplicativos multiponto, a Intel recomenda inserir uma taxa de alternância que inclua todas as atividades no barramento, não apenas as atividades destinadas ao buffer de entrada BLVDS do dispositivo Intel.

Examparquivo de entrada de dados de E/S BLVDS no EPE
Esta figura mostra a entrada BLVDS I/O no Cyclone III EPE. Para padrões de E/S para selecionar no EPE de outros dispositivos Intel suportados, consulte as informações relacionadas.A Intel recomenda que você use a ferramenta Intel Quartus Prime Power Analyzer para realizar uma análise precisa de energia de E/S BLVDS depois de concluir seu projeto. A ferramenta Power Analyzer estima a potência com base nas especificidades do projeto após a conclusão do local e da rota. A Power Analyzer Tool aplica uma combinação de atividades de sinal inseridas pelo usuário, derivadas de simulação e estimadas que, combinadas com os modelos de circuito detalhados, produzem estimativas de energia muito precisas.
Informações relacionadas

• Capítulo de análise de energia, Manual do Intel Quartus Prime Pro Edition
  Fornece mais informações sobre a ferramenta Intel Quartus Prime Pro Edition Power Analyzer para as famílias de dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX.
• Capítulo de análise de energia, Manual do Intel Quartus Prime Standard Edition
  Fornece mais informações sobre a ferramenta Intel Quartus Prime Standard Edition Power Analyzer para Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III e Intel MAX 10 famílias de dispositivos.
• Early Power Estimators (EPE) e página Power Analyzer
  Fornece mais informações sobre o EPE e a ferramenta Intel Quartus Prime Power Analyzer.
• Implementação da interface de barramento LVDS em famílias de dispositivos Intel FPGA compatíveis na página 3
  Lista os padrões de E/S a serem selecionados no EPE para estimar o consumo de energia do BLVDS.

Projeto BLVDS Example
o projeto exampO arquivo mostra como instanciar o buffer de E/S BLVDS nos dispositivos suportados com os núcleos IP de E/S (GPIO) de propósito geral relevantes no software Intel Quartus Prime.

•  Dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX — use o núcleo GPIO Intel FPGA IP.
•  Dispositivos Intel MAX 10 — use o núcleo GPIO Lite Intel FPGA IP.
•  Todos os outros dispositivos suportados — use o núcleo ALTIOBUF IP.

Você pode baixar o projeto example do link nas informações relacionadas. Para a instância de buffer de E/S BLVDS, a Intel recomenda os seguintes itens:

•  Implemente o núcleo GPIO IP no modo bidirecional com o modo diferencial ativado.
•  Atribua o padrão de E/S aos pinos bidirecionais:
•  BLVDS—Dispositivos Intel Cyclone 10 LP, Cyclone IV, Cyclone III e Intel MAX 10.
•  SSTL-2 diferencial Classe I ou Classe II—Dispositivos Stratix V, Stratix IV, Stratix III, Arria V, Arria II e Cyclone V.
• SSTL-18 diferencial Classe I ou Classe II—Dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX.

Operação de buffers de entrada ou saída durante operações de gravação e leitura

• A porta oe recebe o sinal oe do núcleo do dispositivo para habilitar ou desabilitar os buffers de saída de terminação única.
•  Mantenha o sinal oe baixo para tri-estado dos buffers de saída durante a operação de leitura.
•  A função da porta AND é impedir que o sinal transmitido volte para o núcleo do dispositivo. O buffer de entrada diferencial está sempre habilitado.

Informações relacionadas

•  Guia do usuário do IP Core do buffer de E/S (ALTIOBUF)
•  GPIO IP Core Guia do usuário
•  Guias de implementação do Intel MAX 10 I/O
• Introdução aos núcleos IP Intel FPGA
• Projeto Examparquivos para AN 522

Fornece o design Intel Quartus Prime examparquivos usados ​​nesta nota de aplicação.
Projeto Example Diretrizes para dispositivos Intel Stratix 10
Estas etapas são aplicáveis ​​somente aos dispositivos Intel Stratix 10. Certifique-se de usar o núcleo GPIO Intel FPGA IP.

1. Crie um núcleo GPIO Intel FPGA IP que possa suportar uma entrada bidirecional e um buffer de saída:
   • uma. Instancie o núcleo GPIO Intel FPGA IP.
   • b. Em Direção de dados, selecione Bidir.
   • c. Em Largura de dados, insira 1.
   • d. Ative Usar buffer diferencial.
   • e. No modo Register, selecione nenhum.
2. Conecte os módulos e as portas de entrada e saída conforme a figura a seguir:
   Conexão das portas de entrada e saída Examparquivo para dispositivos Intel Stratix 10
3. No Assignment Editor, atribua o padrão de E/S relevante conforme mostrado na figura a seguir. Você também pode definir as opções de intensidade atual e taxa de variação. Caso contrário, o software Intel Quartus Prime assume as configurações padrão.
   Atribuição de E/S BLVDS no editor de atribuição Intel Quartus Prime para dispositivos Intel Stratix 10
4. Compile e execute simulação funcional com o software ModelSim* – Intel FPGA Edition.

Informações relacionadas

• ModelSim – suporte de software Intel FPGA Edition
  Fornece mais informações sobre o software ModelSim – Intel FPGA Edition e contém vários links para tópicos como instalação, uso e solução de problemas.
• Padrões de E/S para interface BLVDS em dispositivos Intel FPGA na página 7
  Lista os pinos e padrões de E/S que você pode atribuir manualmente nos dispositivos Intel FPGA suportados para aplicativos BLVDS.
• Projeto Examparquivos para AN 522
  Fornece o design Intel Quartus Prime examparquivos usados ​​nesta nota de aplicação.

Projeto Example Diretrizes para dispositivos Intel Arria 10
Estas etapas são aplicáveis ​​apenas aos dispositivos Intel Arria 10 usando Intel Quartus Prime Standard Edition. Certifique-se de usar o núcleo GPIO Intel FPGA IP.

1. Abra o StratixV_blvds.qar file para importar o projeto Stratix V examparquivo no software Intel Quartus Prime Standard Edition.
2. Migrar o design example para usar o núcleo GPIO Intel FPGA IP:
   • uma. No menu, selecione Projeto ➤ Atualizar componentes IP.
   • b. Clique duas vezes na entidade “ALIOBUF”.
     A janela MegaWizard Plug-In Manager para o núcleo ALTIOBUF IP é exibida.
   • c. Desative Corresponder projeto/padrão.
   • d. Em Família de dispositivos selecionados atualmente, selecione Arria 10.
   • e. Clique em Concluir e, em seguida, clique em Concluir novamente.
   • f. Na caixa de diálogo que aparece, clique em OK.
     O software Intel Quartus Prime Pro Edition executa o processo de migração e, em seguida, exibe o editor de parâmetros GPIO IP.
3. Configure o núcleo GPIO Intel FPGA IP para suportar uma entrada bidirecional e um buffer de saída:
   • uma. Em Direção de dados, selecione Bidir.
   • b. Em Largura de dados, insira 1.
   • c. Ative Usar buffer diferencial.
   • d. Clique em Concluir e gere o núcleo IP.
4. Conecte os módulos e as portas de entrada e saída conforme a figura a seguir:
   Conexão das portas de entrada e saída Examparquivo para dispositivos Intel Arria 10
5. No Assignment Editor, atribua o padrão de E/S relevante conforme mostrado na figura a seguir. Você também pode definir as opções de intensidade atual e taxa de variação. Caso contrário, o software Intel Quartus Prime Standard Edition assume as configurações padrão para dispositivos Intel Arria 10 — padrão de E/S diferencial SSTL-18 Classe I ou Classe II.
   Atribuição de E/S BLVDS no editor de atribuição Intel Quartus Prime para dispositivos Intel Arria 10Observação:
   Para dispositivos Intel Arria 10, você pode atribuir manualmente as localizações dos pinos p e n para os pinos LVDS com o Assignment Editor.
6. Compile e execute simulação funcional com o software ModelSim – Intel FPGA Edition.

Informações relacionadas

• ModelSim – suporte de software Intel FPGA Edition
  Fornece mais informações sobre o software ModelSim – Intel FPGA Edition e contém vários links para tópicos como instalação, uso e solução de problemas.
• Padrões de E/S para interface BLVDS em dispositivos Intel FPGA na página 7
  Lista os pinos e padrões de E/S que você pode atribuir manualmente nos dispositivos Intel FPGA suportados para aplicativos BLVDS.
• Projeto Examparquivos para AN 522
  Fornece o design Intel Quartus Prime examparquivos usados ​​nesta nota de aplicação.

Projeto Example Diretrizes para dispositivos Intel MAX 10
Estas etapas são aplicáveis ​​somente aos dispositivos Intel MAX 10. Certifique-se de usar o núcleo GPIO Lite Intel FPGA IP.

1. Crie um núcleo GPIO Lite Intel FPGA IP que possa suportar uma entrada bidirecional e um buffer de saída:
   • uma. Instancie o núcleo GPIO Lite Intel FPGA IP.
   • b. Em Direção de dados, selecione Bidir.
   • c. Em Largura de dados, insira 1.
   • d. Ative Usar buffer pseudo diferencial.
   • e. No modo Register, selecione Bypass.
2. Conecte os módulos e as portas de entrada e saída conforme a figura a seguir:
    Conexão das portas de entrada e saída Examparquivo para dispositivos Intel MAX 10
3. No Assignment Editor, atribua o padrão de E/S relevante conforme mostrado na figura a seguir. Você também pode definir as opções de intensidade atual e taxa de variação. Caso contrário, o software Intel Quartus Prime assume as configurações padrão.
   Atribuição de E/S BLVDS no editor de atribuição Intel Quartus Prime para dispositivos Intel MAX 10
4. Compile e execute simulação funcional com o software ModelSim – Intel FPGA Edition.

Informações relacionadas

• ModelSim – suporte de software Intel FPGA Edition
  Fornece mais informações sobre o software ModelSim – Intel FPGA Edition e contém vários links para tópicos como instalação, uso e solução de problemas.
• Padrões de E/S para interface BLVDS em dispositivos Intel FPGA na página 7
  Lista os pinos e padrões de E/S que você pode atribuir manualmente nos dispositivos Intel FPGA suportados para aplicativos BLVDS.
• Projeto Examparquivos para AN 522
  Fornece o design Intel Quartus Prime examparquivos usados ​​nesta nota de aplicação.

Projeto Example Diretrizes para todos os dispositivos suportados, exceto Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10

Estas etapas são aplicáveis ​​a todos os dispositivos suportados, exceto Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10. Certifique-se de usar o núcleo ALTIOBUF IP.

1.  Crie um núcleo IP ALTIOBUF que possa suportar uma entrada bidirecional e um buffer de saída:
   • uma. Instancie o núcleo IP ALTIOBUF.
   • b. Configure o módulo como um buffer bidirecional.
   • c. Em Qual é o número de buffers a serem instanciados, insira 1.
   • d. Ative Usar modo diferencial.
2. Conecte os módulos e as portas de entrada e saída conforme a figura a seguir:
    Conexão das portas de entrada e saída Examparquivo para todos os dispositivos suportados, exceto Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10 Devices
3. No Assignment Editor, atribua o padrão de E/S relevante, conforme mostrado na figura a seguir, de acordo com o seu dispositivo. Você também pode definir as opções de intensidade atual e taxa de variação. Caso contrário, o software Intel Quartus Prime assume as configurações padrão.
   • Dispositivos Intel Cyclone 10 LP, Cyclone IV, Cyclone III e Cyclone III LS — padrão de E/S BLVDS para os pinos p e n bidirecionais, conforme mostrado na figura a seguir.
   • Dispositivos Stratix V, Stratix IV, Stratix III, Arria V, Arria II e Cyclone V — Padrão de E/S diferencial SSTL-2 Classe I ou Classe II.
     Atribuição de E/S BLVDS no editor de atribuição Intel Quartus PrimeObservação: Você pode atribuir manualmente as localizações dos pinos p e n para cada dispositivo compatível com o Editor de atribuições. Para os dispositivos suportados e os pinos que você pode atribuir manualmente, consulte as informações relacionadas.
4. Compile e execute simulação funcional com o software ModelSim – Intel FPGA Edition.

Examparquivo de resultados de simulação funcional
Quando o sinal oe é ativado, o BLVDS está no modo de operação de gravação. Quando o sinal oe é desativado, o BLVDS está no modo de operação de leitura.Observação:
Para simulação usando Verilog HDL, você pode usar o testbench blvds_tb.v, que está incluído no respectivo projeto exampeu.
Informações relacionadas

• ModelSim – suporte de software Intel FPGA Edition
  Fornece mais informações sobre o software ModelSim – Intel FPGA Edition e contém vários links para tópicos como instalação, uso e solução de problemas.
• Padrões de E/S para interface BLVDS em dispositivos Intel FPGA na página 7
  Lista os pinos e padrões de E/S que você pode atribuir manualmente nos dispositivos Intel FPGA suportados para aplicativos BLVDS.
• Projeto Examparquivos para AN 522
  Fornece o design Intel Quartus Prime examparquivos usados ​​nesta nota de aplicação.

Análise de desempenho

A análise de desempenho multiponto do BLVDS demonstra o impacto da terminação do barramento, carregamento, características do driver e do receptor e a localização do receptor do driver no sistema. Você pode usar o design BLVDS incluído examparquivos para analisar o desempenho de um aplicativo multiponto:

•  Projeto Cyclone III BLVDS example—este projeto example é aplicável a todas as séries de dispositivos Stratix, Arria e Cyclone compatíveis. Para a família de dispositivos Intel Arria 10 ou Intel Cyclone 10 GX, você precisa migrar o design example para a respectiva família de dispositivos antes de poder usá-lo.
• Projeto Intel MAX 10 BLVDS example—este projeto example é aplicável à família de dispositivos Intel MAX 10.
• Projeto Intel Stratix 10 BLVDS example—este projeto example é aplicável à família de dispositivos Intel Stratix 10.

Observação:
A análise de desempenho de um BLVDS multiponto nesta seção é baseada na simulação do modelo Cyclone III BLVDS de especificação de informações do buffer de entrada/saída (IBIS) no HyperLynx*.
A Intel recomenda que você use esses modelos Intel IBIS para simulação:

• Dispositivos Stratix III, Stratix IV e Stratix V — modelo SSTL-2 IBIS diferencial específico do dispositivo
• Dispositivos Intel Stratix 10, Intel Arria 10(2) e Intel Cyclone 10 GX:
  •  Buffer de saída—Modelo diferencial SSTL-18 IBIS
  • Buffer de entrada—modelo LVDS IBIS

Informações relacionadas

• Página do modelo Intel FPGA IBIS
  Fornece downloads de modelos de dispositivos Intel FPGA.
•  Projeto Examparquivos para AN 522
  Fornece o design Intel Quartus Prime examparquivos usados ​​nesta nota de aplicação.

Configuração do sistema

 BLVDS multiponto com transceptores Cyclone III BLVDS
Esta figura mostra o esquema de uma topologia multiponto com dez transceptores Cyclone III BLVDS (denominados U1 a U10).A linha de transmissão de ônibus é assumida como tendo as seguintes características:

•  Uma linha de strip
•  Impedância característica de 50 Ω
• Capacitância característica de 3.6 pF por polegada
•  Comprimento de 10 polegadas
• Os modelos Intel Arria 10 IBIS são preliminares e não estão disponíveis no modelo Intel IBIS web página. Se você precisar desses modelos Intel Arria 10 IBIS preliminares, entre em contato com a Intel.
• Impedância característica diferencial do barramento de aproximadamente 100 Ω
•  Espaçamento entre cada transceptor de 1 polegada
• Barramento terminado em ambas as extremidades com resistor de terminação RT

• Força de unidade padrão de 12 mA
• Configurações de taxa de variação lenta por padrão
• Capacitância do pino de cada transceptor de 6 pF
•  Stub em cada transceptor BLVDS é um microstrip de 1 polegada de impedância característica de 50 Ω e capacitância característica de 3 pF por polegada
•  A capacitância da conexão (conector, pad e via na PCB) de cada transceptor ao barramento é considerada 2 pF
• A capacitância total de cada carga é de aproximadamente 11 pF

Para espaçamento de carga de 1 polegada, a capacitância distribuída é igual a 11 pF por polegada. Para reduzir a reflexão causada pelos stubs, e também para atenuar os sinais vindos de
o driver, um resistor RS de 50 Ω correspondente à impedância é colocado na saída de cada transceptor.

Terminação de ônibus
A impedância efetiva do barramento totalmente carregado é 52 Ω se você substituir a capacitância característica do barramento e a capacitância distribuída por unidade de comprimento da configuração na equação de impedância diferencial efetiva. Para integridade de sinal ideal, você deve corresponder RT a 52 Ω. As figuras a seguir mostram os efeitos da terminação combinada, insuficiente e excessiva na forma de onda diferencial (VID) nos pinos de entrada do receptor. A taxa de dados é de 100 Mbps. Nestas figuras, a subterminação (RT = 25 Ω) resulta em reflexões e redução significativa da margem de ruído. Em alguns casos, a terminação viola até mesmo o limite do receptor (VTH = ±100 mV). Quando RT é alterado para 50 Ω, há uma margem de ruído substancial em relação a VTH e a reflexão é insignificante.

Efeito da terminação do barramento (Driver em U1, Receptor em U2)
Nesta figura, U1 atua como transmissor e U2 a U10 são os receptores.

Efeito da terminação do barramento (Driver em U1, Receptor em U10)
Nesta figura, U1 atua como transmissor e U2 a U10 são os receptores.

Efeito da terminação do barramento (Driver em U5, Receptor em U6)
Nesta figura, U5 é o transmissor e os demais são receptores.

Efeito da terminação do barramento (Driver em U5, Receptor em U10)
Nesta figura, U5 é o transmissor e os demais são receptores.A posição relativa do driver e do receptor no barramento também afeta a qualidade do sinal recebido. O receptor mais próximo do motorista experimenta o pior efeito de linha de transmissão porque, nesse local, a taxa de borda é a mais rápida. Isso é agravado quando o motorista está localizado no meio do ônibus.
Por exemploample, compare a Figura 16 na página 20 e a Figura 18 na página 21. VID no receptor U6 (driver em U5) mostra toque maior do que no receptor U2 (driver em U1). Por outro lado, a taxa de borda diminui quando o receptor está localizado mais longe do driver. O maior tempo de subida registrado é de 1.14 ns com o driver localizado em uma extremidade do barramento (U1) e o receptor na outra extremidade (U10).

Comprimento do cano
Comprimento de stub mais longo não apenas aumenta o tempo de voo do driver para o receptor, mas também resulta em uma capacitância de carga maior, o que causa maior reflexão.

Efeito do aumento do comprimento do stub (driver em U1, receptor em U10)
Esta figura compara o VID em U10 quando o comprimento do stub é aumentado de uma polegada para duas polegadas e o driver está em U1.

Terminação do Stub
Você deve combinar a impedância do driver com a impedância característica do stub. Colocar um resistor de terminação em série RS na saída do driver reduz bastante o efeito adverso da linha de transmissão causado por stubs longos e taxas de borda rápidas. Além disso, o RS pode ser alterado para atenuar o VID para atender às especificações do receptor.

Efeito da terminação do stub (driver em U1, receptor em U2 e U10)
Esta figura compara o VID em U2 e U10 quando U1 está transmitindo.

Taxa de giro do motorista
Uma taxa de variação rápida ajuda a melhorar o tempo de subida, especialmente no receptor mais distante do driver. No entanto, uma taxa de variação mais rápida também amplia o toque devido à reflexão.

Efeito do Driver Edge Rate (Driver em U1, Receptor em U2 e U10)
Esta figura mostra o efeito da taxa de variação do driver. É feita uma comparação entre a taxa de variação lenta e rápida com uma força de acionamento de 12 mA. O driver está em U1 e as formas de onda diferenciais em U2 e U10 são examinadas.

Desempenho geral do sistema

A taxa de dados mais alta suportada por um BLVDS multiponto é determinada observando o diagrama de olho do receptor mais distante de um driver. Nesse local, o sinal transmitido tem a taxa de borda mais lenta e afeta a abertura do olho. Embora a qualidade do sinal recebido e o objetivo da margem de ruído dependam das aplicações, quanto maior a abertura do olho, melhor. No entanto, você também deve verificar o receptor mais próximo do motorista, pois os efeitos da linha de transmissão tendem a ser piores se o receptor estiver localizado mais próximo do motorista.
Figura 23. Diagrama de Olho a 400 Mbps (Driver em U1, Receptor em U2 e U10)
Esta figura ilustra os diagramas de olho em U2 (curva vermelha) e U10 (curva azul) para uma taxa de dados de 400 Mbps. O jitter aleatório de um intervalo de unidade de 1% é assumido na simulação. O driver está em U1 com as configurações padrão de intensidade de corrente e taxa de variação. A barra está totalmente carregada com RT ótimo = 50 Ω. A menor abertura ocular está em U10, que está mais distante de U1. A altura dos olhos sampled no intervalo de 0.5 unidade é 692 mV e 543 mV para U2 e U10, respectivamente. Existe uma margem de ruído substancial em relação a VTH = ±100 mV para ambos os casos.

Histórico de revisão de documento para AN 522: implementação da interface LVDS de barramento em famílias de dispositivos Intel FPGA compatíveis

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Referências

• Manual do usuário