Deska DIGILENT Anvyl FPGA

Informace o produktu

Deska AnvylTM FPGA je vysoce výkonná logická deska optimalizovaná pro použití s ​​FPGA Spartan-6 LX45. Nabízí různé funkce včetně 6,822 2.1 řezů, 500 Mbitů rychlé blokové paměti RAM, dlaždice hodin s DCM a PLL, řezy DSP a rychlosti hodin XNUMX MHz+. Deska také přichází s komplexní sbírkou desek s podporou IP a referenčních návrhů, stejně jako s velkou sbírkou přídavných desek dostupných na Digilent. webmísto.

Mezi vlastnosti AnvylTM FPGA Board patří možnosti konfigurace FPGA, požadavky na napájení a kompatibilita se systémem Adept pro snadné programování.

Konfigurace FPGA:
Deska Anvyl má propojku režimu na desce (JP2), která vám umožňuje volit mezi JTAG/Režimy programování USB a ROM. Pokud není načten JP2, FPGA se automaticky nakonfiguruje z ROM. Pokud je načten JP2, zůstane FPGA po zapnutí nečinné, dokud nebude nakonfigurováno z JTAG nebo Sériový programovací port (paměťová karta USB).

Digilent i Xilinx poskytují software pro programování FPGA a SPI ROM. Programování files jsou uloženy v FPGA v paměťových buňkách na bázi SRAM. Tato data definují logické funkce a zapojení obvodů FPGA a zůstávají platná, dokud nejsou vymazána odpojením napájení, aktivací vstupu PROG_B nebo přepsána novou konfigurací. file.

FPGA lze také naprogramovat z paměťové karty naformátované na FAT připojené k portu USB-HID HOST (J14), pokud karta obsahuje jednu konfiguraci .bit file v kořenovém adresáři se načte JP2 a zapne se napájení desky. FPGA automaticky odmítne jakýkoli bit files, které nejsou stavěny pro správné FPGA.

Zásoby energie:
Deska Anvyl vyžaduje externí zdroj 5V, 4A nebo větší s kladným středovým koaxiálním konektorem o vnitřním průměru 2.1 mm. Vhodný napájecí zdroj je součástí sady Anvyl. svtagObvody regulátorů od Analog Devices vytvářejí požadované 3.3V, 1.8V a 1.2V zdroje z hlavního 5V zdroje. Kontrolka LED napájení (LD19) indikuje, že všechny zdroje fungují normálně.

Různé napájecí lišty na desce poskytují napájení pro různé komponenty, jako jsou konektory USB-HID, řadič TFT dotykové obrazovky, HDMI, rozšiřující konektor, SRAM, Ethernet PHY I/O, řadiče USB-HID, FPGA I/O, oscilátory, SPI Flash , Audio kodek, TFT displej, OLED displej, GPIO a Pmods.

Systém Adept:
Adept je softwarový systém, který poskytuje zjednodušené konfigurační rozhraní pro programování desky Anvyl. Chcete-li naprogramovat desku Anvyl pomocí programu Adept, musíte desku nastavit a inicializovat software.

Návod k použití produktu

1. Ujistěte se, že je deska Anvyl vypnutá.
2. Pokud chcete konfigurovat FPGA z ROM, ujistěte se, že není načten on-board mode jumper (JP2). Pokud chcete nakonfigurovat FPGA z JTAG nebo USB, načtěte JP2.
3. Pokud chcete naprogramovat FPGA z paměťové karty, ujistěte se, že je naformátováno na FAT a obsahuje jednu konfiguraci .bit filev kořenovém adresáři.
4. Připojte externí napájecí zdroj pomocí středového kladného koaxiálního konektoru o vnitřním průměru 2.1 mm, abyste zajistili požadovaný zdroj napájení 5V, 4A nebo větší.
5. Jakmile je napájecí zdroj připojen, měla by kontrolka napájení (LD19) signalizovat, že všechny zdroje fungují normálně.
6. Pokud k programování používáte Adept System, nastavte desku Anvyl a inicializujte software podle dokumentace Adept.
7. Postupujte podle specifických programovacích pokynů poskytnutých Digilent nebo Xilinx pro programování FPGA pomocí JTAG, USB nebo ROM metody.
8. Podívejte se na další dokumentaci a zdroje dostupné na Digilent webmísto pro další informace o využití funkcí desky a kompatibilitě s přídavnými deskami.

Nadview

Vývojová platforma Anvyl FPGA je kompletní platforma pro vývoj digitálních obvodů připravená k použití, založená na rychlostním stupni -3 Xilinx Spartan-6 LX45 FPGA. Velké FPGA spolu s 100 Mb/s Ethernetem, HDMI videem, 128MB DDR2 pamětí, 4.3″ LED podsvíceným LCD dotykovým displejem, 128×32 pixelů OLED displejem, 630 spojovacími body, několika USB HID řadiči a I2S audio kodekem Anvyl je ideální platforma pro výukovou stanici FPGA schopnou podporovat návrhy vestavěných procesorů založené na Xilinx MicroBlaze. Anvyl je kompatibilní se všemi CAD nástroji Xilinx, včetně ChipScope, EDK a bezplatného ISE WebPACK™, takže návrhy mohou být dokončeny bez dalších nákladů. Rozměry desky jsou 27.5 cm x 21 cm.

Spartan-6 LX45 je optimalizován pro vysoce výkonnou logiku a nabízí:

• 6,822 XNUMX řezů, z nichž každý obsahuje čtyři vstupní LUT a osm klopných obvodů
• 2.1 Mbitů rychlé blokové RAM
• čtyři destičky hodin (osm DCM a čtyři PLL)
• 58 řezů DSP
• 500 MHz+ taktovací frekvence

Na Digilent je k dispozici komplexní kolekce desek podporujících IP a referenční návrhy a velká kolekce přídavných desek webmísto. Podívejte se na stránku Anvyl na www.digilentinc.com pro více informací.

Mezi vlastnosti patří:

• Spartan6-LX45 FPGA：XC6SLX45-CSG484-3
• 128 MB DDR2 SDRAM
• 2 MB SRAM
• 16MB QSPI FLASH pro konfiguraci a ukládání dat
• 10/100 Ethernet PHY
• HDMI video výstup
• 12bitový VGA port
• 4.3″ širokoformátový LCD displej s živými barvami a podsvícením LED
• 128×32 pixelů 0.9” WiseChip/Univision UG-23832HSWEG04 OLED grafický zobrazovací panel
• tři dvoumístné sedmisegmentové LED displeje
• I2S Audio kodek s linkovým vstupem, linkovým výstupem, mikrofonem a sluchátky
• 100MHz krystalový oscilátor
• vestavěné porty USB2 pro programování a zařízení USB-HID (pro myš/klávesnici)
• Digilent USB-JTAG obvody s funkcí USB-UART
• klávesnice s 16 označenými klávesami (0-F)
• GPIO: 14 LED (10 červených, 2 žluté, 2 zelené), 8 posuvných přepínačů, 8 DIP přepínačů ve 2 skupinách a 4 tlačítka
• prkénko s 10 digitálními I/O
• 32 I/O směrovaných do 40pinového rozšiřujícího konektoru (I/O jsou sdíleny s porty Pmod)
• sedm 12pinových portů Pmod s celkem 56 I/O
• dodává se s 20W zdrojem a USB kabelem

Konfigurace FPGA

Po zapnutí musí být FPGA na desce Anvyl nakonfigurováno (nebo naprogramováno), než bude moci provádět jakékoli funkce. FPGA lze konfigurovat třemi způsoby: PC může používat Digilent USB-JTAG obvody (port J12, označené „PROG“) pro programování FPGA při každém zapnutí napájení, konfigurace file uložené v integrované SPI Flash ROM lze automaticky přenést do FPGA při zapnutí nebo programování file lze přenést z USB paměti do USB HID portu označeného „Host“ (J14).
Propojka režimu na desce (JP2) vybírá mezi JTAG/Režimy programování USB a ROM. Pokud není načten JP2, FPGA se automaticky nakonfiguruje z ROM. Pokud je načten JP2, zůstane FPGA po zapnutí nečinné, dokud nebude nakonfigurováno z JTAG nebo Sériový programovací port (paměťová karta USB).
Digilent i Xilinx volně distribuují software, který lze použít k programování FPGA a SPI ROM. Programování files jsou uloženy v FPGA v paměťových buňkách na bázi SRAM. Tato data definují logické funkce a zapojení obvodů FPGA a zůstávají v platnosti, dokud nejsou vymazána odpojením napájení, aktivací vstupu PROG_B nebo dokud nejsou přepsána novou konfigurací. file.
Konfigurace FPGA fileje přenášen přes JTAG port az USB flash disku použijte .bit file typ a programování SPI files použijte .mcs file typ. ISE společnosti Xilinx WebSoftware Pack a EDK umí vytvořit .bit files z VHDL, Verilog nebo zdroje založeného na schématech files (EDK se používá pro návrhy založené na vestavěných procesorech MicroBlaze™). Jednou za kousek file byl vytvořen, lze s ním FPGA Anvylu programovat přes USB-JTAG obvody (port J12) pomocí softwaru Digilent's Adept nebo softwaru IMPACT společnosti Xilinx. Chcete-li vygenerovat soubor .mcs file z .bit file, použijte PROM File Nástroj generátoru v rámci softwaru IMPACT společnosti Xilinx. Soubor .mcs file lze pak naprogramovat na SPI Flash pomocí iMPACT.

FPGA lze také naprogramovat z paměťové karty naformátované na FAT připojené k portu USB-HID HOST (J14), pokud karta obsahuje jednu konfiguraci .bit file v kořenovém adresáři se načte JP2 a zapne se napájení desky. FPGA automaticky odmítne jakýkoli bit files, které nejsou stavěny pro správné FPGA.

Napájecí zdroje

Deska Anvyl vyžaduje externí zdroj 5V, 4A nebo větší s kladným středovým koaxiálním konektorem o vnitřním průměru 2.1 mm (vhodný zdroj je součástí sady Anvyl). svtagObvody regulátorů od Analog Devices vytvářejí požadované 3.3V, 1.8V a 1.2V zdroje z hlavního 5V zdroje. Kontrolka LED napájení (LD19), která je řízena kabelovým NEBO všech výkonných výstupů na zdrojích, indikuje, že všechny zdroje fungují normálně. Na každé kolejnici jsou přítomna následující zařízení:

• 5V : USB-HID konektory, TFT dotykový ovladač, HDMI a rozšiřující konektor
• 3.3 V: SRAM, Ethernet PHY I/O, USB-HID řadiče, FPGA I/O, oscilátory, SPI Flash, Audio kodek, TFT displej, OLED displej, GPIO, Pmods a rozšiřující konektor
• 1.8V: DDR2, USB-JTAG/Řadič USB-UART, FPGA I/O a GPIO
• 1.2V: jádro FPGA a jádro Ethernet PHY

Systém Adept
Adept má zjednodušené konfigurační rozhraní. Chcete-li naprogramovat desku Anvyl pomocí programu Adept, nejprve desku nastavte a inicializujte software:

• zapojte a připojte napájecí zdroj
• zapojte USB kabel do PC a do USB PROG portu na desce
• spusťte software Adept
• zapněte Anvylův vypínač
• počkejte, až bude FPGA rozpoznáno

Použijte funkci procházení k přiřazení požadovaného .bitu file s FPGA a klikněte na tlačítko Program. Konfigurace file budou odeslány do FPGA a dialogové okno bude indikovat, zda bylo programování úspěšné. Po úspěšné konfiguraci FPGA se rozsvítí konfigurační LED „done“. Před zahájením programovací sekvence se Adept ujistí, že jakákoli zvolená konfigurace files obsahují správný FPGA ID kód – to zabraňuje nesprávnému .bitu files před odesláním do FPGA. Kromě navigační lišty a tlačítek pro procházení a programování poskytuje konfigurační rozhraní tlačítko Initialize Chain, okno konzoly a stavový řádek. Tlačítko Initialize Chain je užitečné, pokud byla přerušena komunikace USB s deskou. Okno konzoly zobrazuje aktuální stav a stavový řádek zobrazuje průběh stahování konfigurace v reálném čase file.

Paměť DDR2
Jeden 1Gbitový paměťový čip DDR2 je řízen z bloku paměťového řadiče v Spartan-6 FGPA. Zařízení DDR2, MT47H64M16HR-25E nebo ekvivalent, poskytuje 16bitovou sběrnici a 64M umístění. Deska Anvyl byla testována na provoz DDR2 při datové rychlosti až 800 MHz. Rozhraní DDR2 se řídí pokyny pro pin-out a směrování specifikované v uživatelské příručce Xilinx Memory Interface Generator (MIG). Rozhraní podporuje signalizaci SSTL18 a všechny adresy, data, hodiny a řídicí signály jsou přizpůsobeny zpoždění a řízeny impedancí. K dispozici jsou dva dobře přizpůsobené páry hodinového signálu DDR2, takže DDR lze řídit takty s nízkým zkreslením z FPGA.

Flash paměť
Deska Anvyl používá 128Mbit Numonyx N25Q128 Serial flash paměťové zařízení (organizované jako 16Mbit po 8) pro energeticky nezávislé ukládání konfigurace FPGA. files. SPI Flash lze naprogramovat pomocí .mcs file pomocí softwaru iMPACT. Konfigurace FPGA file vyžaduje méně než 12 Mbitů, takže pro uživatelská data je k dispozici 116 Mbitů. Data lze přenášet do az PC do/z flash zařízení pomocí uživatelských aplikací nebo zařízení zabudovaných do iMPACT PROM file generační software. Uživatelské návrhy naprogramované do FPGA mohou také přenášet data do a z flash paměti.
Během výroby se do SPI Flash nahraje testovací/předváděcí program desky.

Ethernetový PHY
Deska Anvyl obsahuje SMSC 10/100 mbps PHY (LAN8720A-CP-TR) spárovaný s konektorem Halo HFJ11-2450E RJ-45. PHY je připojen k FPGA pomocí konfigurace RMII. Je nakonfigurován tak, aby se po zapnutí zavedl do režimu „All Capable, with Auto Negotiation Enabled“. Datový list pro SMSC PHY je k dispozici u SMSC webmísto.

HDMI výstup
Deska Anvyl obsahuje jeden výstupní port HDMI bez vyrovnávací paměti. Port bez vyrovnávací paměti využívá konektor HDMI typu A. Vzhledem k tomu, že systémy HDMI a DVI používají stejný standard signalizace TMDS, lze k napájení konektoru DVI z výstupního portu HDMI použít jednoduchý adaptér (k dostání ve většině obchodů s elektronikou). Konektor HDMI nezahrnuje signály VGA, takže analogové displeje nelze ovládat.
19kolíkové konektory HDMI zahrnují čtyři rozdílové datové kanály, pět připojení GND, jednodrátovou sběrnici Consumer Electronics Control (CEC), dvoudrátovou sběrnici Display Data Channel (DDC), která je v podstatě I2C sběrnicí, Hot Plug Detect (HPD) signál, 5V signál schopný dodat až 50 mA a jeden vyhrazený (RES) pin. Z nich jsou diferenciální datové kanály, sběrnice I2C a CEC připojeny k FPGA.

VGA
Anvyl poskytuje 12bitové VGA rozhraní, které umožňuje zobrazení až 4096 barev na standardním VGA monitoru. Pět standardních signálů VGA Red, Green, Blue, Horizontal Sync (HS) a Vertical Sync (VS) je směrováno přímo z FPGA do VGA konektoru. Existují čtyři signály směrované z FPGA pro každý ze standardních barevných signálů VGA, což vede k video systému, který může produkovat 4,096 75 barev. Každý z těchto signálů má sériový rezistor, který po spojení v obvodu tvoří dělič se zakončovacím odporem XNUMX ohmů VGA displeje. Tyto jednoduché obvody zajišťují, že video signály nemohou překročit maximální objem specifikovaný VGAtage a výsledkem jsou barevné signály, které jsou buď plně zapnuté (7 V), zcela vypnuté (0 V) nebo někde mezi.

Obrázek 2. Rozhraní VGA.

 

Obrázek 3. Konektor HD DB-15, vzor otvorů na desce plošných spojů, přiřazení kolíků a mapování barevného signálu.

Používají se VGA displeje založené na CRT ampšířkově modulované pohyblivé elektronové paprsky (nebo katodové paprsky) pro zobrazení informací na fosforem potažené obrazovce. LCD displeje používají řadu spínačů, které mohou vyvolat voltage přes malé množství tekutého krystalu, čímž se mění permitivita světla skrz krystal pixel po pixelu. Ačkoli je následující popis omezen na CRT displeje, LCD displeje se vyvinuly tak, aby používaly stejné časování signálu jako CRT displeje (takže níže uvedená diskuse o „signálech“ se týká CRT i LCD). Barevné CRT displeje používají tři elektronové paprsky (jeden pro červenou, jeden pro modrou a jeden pro zelenou) k aktivaci fosforu, který pokrývá vnitřní stranu displeje katodové trubice (viz obr. 1). Elektronové paprsky vycházejí z „elektronových děl“, což jsou jemně zahrocené vyhřívané katody umístěné v těsné blízkosti kladně nabité prstencové desky zvané „mřížka“. Elektrostatická síla vyvolaná mřížkou vytahuje paprsky nabuzených elektronů z katod a tyto paprsky jsou napájeny proudem, který teče do katod. Tyto paprsky částic jsou zpočátku urychlovány směrem k mřížce, ale brzy spadají pod vliv mnohem větší elektrostatické síly, která je důsledkem toho, že celý fosforem potažený zobrazovací povrch CRT je nabit na 20 kV (nebo více). Paprsky jsou zaostřeny na jemný paprsek, když procházejí středem mřížky, a pak se zrychlují, aby dopadly na fosforem pokrytý povrch displeje. Fosforový povrch v místě dopadu jasně svítí a po odstranění paprsku pokračuje v září ještě několik set mikrosekund. Čím větší je proud přiváděný do katody, tím jasněji bude fosfor zářit.

Mezi mřížkou a povrchem displeje prochází elektronový paprsek hrdlem CRT, kde dvě cívky drátu vytvářejí ortogonální elektromagnetická pole. Protože katodové paprsky se skládají z nabitých částic
(elektrony), mohou být těmito magnetickými poli vychylovány. Průběhy proudu procházejí cívkami a vytvářejí magnetická pole, která interagují s katodovými paprsky a způsobují, že procházejí povrchem displeje v „rastrovém“ vzoru, horizontálně zleva doprava a vertikálně shora dolů. Jak se katodový paprsek pohybuje po povrchu displeje, proud vysílaný do elektronových děl lze zvýšit nebo snížit, aby se změnil jas displeje v bodě dopadu katodového záření.

Systémové časování VGA
Časování signálu VGA je specifikováno, publikováno, chráněno autorským právem a prodáváno organizací VESA (www.vesa.org). Následující informace o časování systému VGA jsou uvedeny jako příkladampjak lze ovládat VGA monitor s rozlišením 640×480. Přesnější informace nebo informace o dalších frekvencích VGA naleznete v dokumentaci dostupné na VESA webmísto.
Informace se zobrazují pouze tehdy, když se paprsek pohybuje „vpřed“ (zleva doprava a shora dolů), nikoli během doby, kdy je paprsek resetován zpět k levému nebo hornímu okraji displeje. Velká část potenciálního času zobrazení se proto ztratí v obdobích „zatemnění“, kdy je paprsek resetován a stabilizován, aby začal nový horizontální nebo vertikální průchod zobrazení. Velikost paprsků, frekvence, se kterou lze paprsek sledovat přes displej, a frekvence, na kterou lze modulovat elektronový paprsek, určují rozlišení displeje. Moderní VGA displeje mohou pojmout různá rozlišení a obvod řadiče VGA diktuje rozlišení vytvářením časovacích signálů pro řízení rastrových vzorů. Ovladač musí produkovat synchronizační impulsy o 3.3 V (nebo 5 V), aby nastavil frekvenci, při které proud protéká vychylovacími cívkami, a musí zajistit, aby video data byla aplikována do elektronových děl ve správný čas. Obrazovky rastrového videa definují počet „řádků“, které odpovídají počtu vodorovných průchodů, které katoda provede přes zobrazovací plochu, a počet „sloupců“, které odpovídají oblasti na každém řádku, která je přiřazena jednomu „prvku obrazu“ nebo pixel. Typické displeje používají 240 až 1200 řádků a 320 až 1600 sloupců. Celková velikost displeje a počet řádků a sloupců určuje velikost každého pixelu.

Video data obvykle pocházejí z obnovovací paměti videa s jedním nebo více bajty přiřazenými ke každému umístění pixelu (Anvyl používá čtyři bity na pixel). Řídicí jednotka musí indexovat do video paměti, jak se paprsky pohybují po displeji, a načítat a aplikovat video data na displej přesně v době, kdy se elektronový paprsek pohybuje přes daný pixel.

Obvod řadiče VGA musí generovat časovací signály HS a VS a koordinovat přenos video dat na základě taktu pixelů. Pixelové hodiny definují čas dostupný pro zobrazení jednoho pixelu informace. Signál VS definuje „obnovovací“ frekvenci displeje, neboli frekvenci, se kterou se překreslují všechny informace na displeji. Minimální obnovovací frekvence je funkcí intenzity fosforu a elektronového paprsku displeje, přičemž praktické obnovovací frekvence spadají do rozsahu 50 Hz až 120 Hz. Počet řádků, které se mají zobrazit při dané obnovovací frekvenci, definuje horizontální frekvenci „retrace“. Pro displej s rozlišením 640 x 480 řádků s taktem pixelů 25 MHz a obnovovacím kmitočtem 60 +/-1 Hz lze odvodit časování signálu uvedené v tabulce níže. Časování pro šířku synchronizačního impulzu a intervaly přední a zadní verandy (intervaly verandy jsou doby pulzu před a po synchronizaci, během kterých nelze zobrazit informace) jsou založeny na pozorováních získaných ze skutečných displejů VGA.
Obvod řadiče VGA dekóduje výstup čítače horizontální synchronizace řízeného taktem pixelů pro generování časování signálu HS. Tento čítač lze použít k vyhledání libovolného umístění pixelu na daném řádku.

Podobně lze výstup čítače s vertikální synchronizací, který se zvyšuje s každým pulzem HS, použít ke generování časování signálu VS a tento čítač lze použít k vyhledání libovolného daného řádku. Tyto dva nepřetržitě běžící čítače lze použít k vytvoření adresy do video RAM. Není specifikován žádný časový vztah mezi počátkem HS pulsu a počátkem VS pulsu, takže konstruktér může uspořádat čítače tak, aby snadno vytvořily adresy video RAM nebo minimalizoval dekódovací logiku pro generování synchronizačních pulsů.

Zvuk (I2S)
Deska Anvyl obsahuje zvukový kodek Analog Devices SSM2603CPZ (IC5) se čtyřmi 1/8″ audio konektory pro linkový výstup (J7), sluchátkový výstup (J6), linkový vstup (J9) a mikrofonní vstup (J8) .
Zvuková data sampje podporováno až 24 bitů a 96 kHz a audio vstup (nahrávání) a audio výstup (přehrávání)amprychlosti lze nastavit nezávisle. Konektor mikrofonu je mono a všechny ostatní konektory jsou stereo. Konektor pro sluchátka je řízen interním zvukovým kodekem amplifikátor. Datasheet pro zvukový kodek SSM2603CPZ je k dispozici u Analog Devices webmísto.

Dotykový TFT displej
Na Anvylu je použit 4.3″ širokoformátový LCD displej s živými barvami a podsvícením LED. Displej má nativní rozlišení 480 × 272 s barevnou hloubkou 24 bitů na pixel. Čtyřdrátový odporový dotykový displej s antireflexní vrstvou pokrývá celou aktivní plochu displeje. Displej LCD a dotykový displej lze používat nezávisle. Dotykové údaje jsou hlučnější, když je LCD zapnutý, ale můžete šum filtrovat a přesto dosáhnout rychlého sample sazba. Pokud požadujete maximální přesnost a sampV průběhu dotykové obrazovky byste měli vypnout LCDampling.
Chcete-li zobrazit obraz, musí být LCD neustále ovládán správně načasovanými daty. Tato data se skládají z řádků a zatemňovacích období, které tvoří snímky videa. Každý snímek se skládá z 272 aktivních řádků a několika vertikálních zatemňovacích řádků. Každý řádek se skládá ze 480 aktivních pixelových period a několika horizontálních zatemňovacích period.
Další informace o používání displeje TFT naleznete v referenční příručce Vmod-TFT. Anvyl a Vmod-TFT používají stejný zobrazovací hardware a vyžadují stejné řídicí signály. Referenční návrhy, které využívají dotykový TFT displej Anvyl, naleznete na produktové stránce Anvyl.

OLED
Na Anvylu je použit OLED displej Inteltronic/Wisechip UG-2832HSWEG04. To poskytuje 128×32 pixelů, pasivní matice, monochromatický displej. Velikost displeje je 30 mm x 11.5 mm x 1.45 mm. Rozhraní SPI se používá ke konfiguraci displeje a také k odesílání bitmapových dat do zařízení. Anvyl OLED zobrazuje poslední nakreslený obrázek na obrazovce, dokud se nevypne nebo dokud se na displeji nenakreslí nový obrázek. Aktualizace a aktualizace jsou řešeny interně.
Anvyl obsahuje stejný obvod OLED jako PmodOLED, s tou výjimkou, že CS# je staženo nízko, což ve výchozím nastavení umožňuje zobrazení. Další informace o ovládání Anvyl OLED naleznete v referenční příručce PmodOLED. Referenční návrhy, které využívají Anvyl OLED displej, najdete na stránce produktu Anvyl.

USB-UART Bridge (sériový port)
Anvyl obsahuje FTDI FT2232HQ USB-UART bridge, který umožňuje PC aplikacím komunikovat s deskou pomocí standardních příkazů Windows COM portu. Bezplatné ovladače portu USB-COM, dostupné na www.ftdichip.com pod hlavičkou „Virtual Com Port“ nebo VCP, převádějí pakety USB na data UART/sériový port. Data sériového portu se vyměňují s FPGA pomocí dvoudrátového sériového portu (TXD/RXD) a softwarového řízení toku (XON/XOFF). Po instalaci ovladačů I/O příkazy z PC směrované na COM port vytvoří sériový datový provoz na T19 a T20 FPGA pinech.

FT2232HQ, připojený k portu J12, se také používá jako ovladač pro Digilent USB-JTAG obvody, ale tyto dvě funkce se chovají zcela nezávisle na sobě. Programátoři, kteří mají zájem o využití funkce UART FT2232 ve svém návrhu, se nemusí starat o JTAG obvody zasahující do jejich dat a naopak.

Hostitelé USB HID
Dva mikrokontroléry Microchip PIC24FJ128GB106 poskytují Anvylu hostitelskou schopnost USB HID. Firmware v mikrokontrolérech může řídit myš nebo klávesnici připojenou ke konektorům USB typu A na J13 a

Označení J14
„HID“ a „HOST“. Rozbočovače nejsou podporovány, takže na každém portu lze použít pouze jednu myš nebo jednu klávesnici.

Obrázek 9. Rozhraní USB HID.

„HOST“ PIC24 přivádí čtyři signály do FPGA – dva jsou vyhrazeny jako port klávesnice/myši podle protokolu PS/2 a dva jsou připojeny k dvouvodičovému sériovému programovacímu portu FPGA, takže FPGA lze programovat z file uloženy na USB flash disku. Chcete-li naprogramovat FPGA, připojte paměťovou kartu naformátovanou na FAT obsahující jeden bit programování file v kořenovém adresáři načtěte JP2 a zapněte napájení desky. To způsobí, že procesor PIC naprogramuje FPGA a jakýkoli nesprávný bit files budou automaticky odmítnuty. Všimněte si, že PIC24 čte mód FPGA, init a hotovo piny a může řídit PROG pin jako součást programovací sekvence.

HID ovladač
Pro přístup k hostitelskému řadiči USB mohou návrhy EDK používat standardní jádro PS/2 (návrhy bez EDK mohou používat jednoduchý stavový automat).

Myši a klávesnice, které používají protokol PS/2, používají ke komunikaci s hostitelským zařízením dvouvodičovou sériovou sběrnici (hodiny a data). Oba používají 1bitová slova, která zahrnují start, stop a bit liché parity, ale datové pakety jsou organizovány odlišně a rozhraní klávesnice umožňuje obousměrné datové přenosy (takže hostitelské zařízení může rozsvítit stavové LED diody na klávesnici). Časy autobusů jsou znázorněny na obrázku. Hodinové a datové signály jsou řízeny pouze tehdy, když dojde k přenosu dat, a jinak jsou udržovány v klidovém stavu na logické '11'. Časování definuje požadavky na signál pro komunikaci mezi myší a hostitelem a obousměrnou komunikaci s klávesnicí. Obvod rozhraní PS/1 lze implementovat do FPGA pro vytvoření rozhraní klávesnice nebo myši.

Klávesnice
Klávesnice používá ovladače s otevřeným kolektorem, takže klávesnice nebo připojené hostitelské zařízení může řídit dvoudrátovou sběrnici (pokud hostitelské zařízení nebude odesílat data do klávesnice, může hostitel používat pouze vstupní porty).
Klávesnice typu PS/2 používají ke sdělování údajů o stisku klávesy skenovací kódy. Každé klávese je přiřazen kód, který je odeslán při každém stisknutí klávesy. Pokud klávesu podržíte, bude skenovací kód zasílán opakovaně přibližně jednou za 100 ms. Po uvolnění klíče je odeslán kód F0 (binární „11110000“) následovaný skenovacím kódem uvolněného klíče. Pokud lze klávesu posunout za účelem vytvoření nového znaku (jako je velké písmeno), pak se kromě skenovacího kódu odešle i znak shift a hostitel musí určit, který znak ASCII použít. Některé klíče, nazývané rozšířené klíče, odesílají E0 (binární „11100000“) před skenovacím kódem (a mohou odesílat více než jeden skenovací kód). Po uvolnění rozšířeného klíče je odeslán kód E0 F0 následovaný skenovacím kódem. Skenovací kódy pro většinu klíčů jsou zobrazeny na obrázku. Hostitelské zařízení může také odesílat data do klávesnice. Níže je uveden krátký seznam některých běžných příkazů, které může hostitel odesílat.

• ED: Nastavte LED diody Num Lock, Caps Lock a Scroll Lock. Klávesnice vrátí FA po přijetí ED, pak hostitel odešle bajt pro nastavení stavu LED: bit 0 nastavuje Scroll Lock, bit 1 nastavuje Num Lock a bit 2 nastavuje Caps Lock. Bity 3 až 7 jsou ignorovány.
• EE: Echo (test). Klávesnice vrátí EE po přijetí EE.
• F3: Nastavte rychlost opakování skenovacího kódu. Klávesnice vrátí F3 při přijetí FA, pak hostitel odešle druhý bajt pro nastavení rychlosti opakování.
• FE: Přeposlat. FE nařídí klávesnici, aby znovu odeslala poslední skenovaný kód.
• FF: Resetovat. Resetuje klávesnici.

Klávesnice může odesílat data hostiteli pouze tehdy, když jsou datové i hodinové linky vysoké (nebo nečinné). Protože hostitel je master sběrnice, klávesnice musí před řízením sběrnice zkontrolovat, zda hostitel odesílá data. Aby se to usnadnilo, používá se hodinová linka jako signál „vymazat k odeslání“. Pokud hostitel stáhne linku hodin nízko, klávesnice nesmí odesílat žádná data, dokud se hodiny neuvolní. Klávesnice odesílá data hostiteli v 11bitových slovech, která obsahují startovací bit '0', následuje 8bitový skenovací kód (LSB první), následovaný lichým paritním bitem a končí stopbitem '1'. Klávesnice při odesílání dat generuje 11 hodinových přechodů (při 20 až 30 kHz) a data jsou platná na sestupné hraně hodin.

Ne všichni výrobci klávesnic striktně dodržují specifikace PS/2; některé klávesnice nemusí produkovat správnou signalizaci voltages nebo použijte standardní komunikační protokoly. Kompatibilita s hostitelem USB se může u různých klávesnic lišit. 1

Skenovací kódy pro většinu PS/2 klíčů jsou zobrazeny na obrázku níže.

Myš
Myš při pohybu vysílá hodinový a datový signál, jinak tyto signály zůstávají na logické '1'. Při každém pohybu myši jsou z myši do hostitelského zařízení odeslána tři 11bitová slova. Každé z 11-bitových slov obsahuje startovací bit '0', následovaný 8 bity dat (LSB první), následovaným bitem liché parity a zakončeným stop bitem '1'. Každý datový přenos tedy obsahuje 33 bitů, kde bity 0, 11 a 22 jsou počáteční bity '0' a bity 11, 21 a 33 jsou stop bity '1'. Tři 8bitová datová pole obsahují data o pohybu, jak je znázorněno na obrázku výše. Data jsou platná na sestupné hraně hodin a perioda hodin je 20 až 30 kHz.
Myš předpokládá relativní souřadnicový systém, kde pohyb myši doprava generuje kladné číslo v poli X a pohyb doleva generuje záporné číslo. Podobně pohyb myši nahoru generuje kladné číslo v poli Y a pohyb dolů představuje záporné číslo (bity XS a YS ve stavovém bajtu jsou bity znaménka – „1“ označuje záporné číslo). Velikost čísel X a Y představuje rychlost pohybu myši – čím větší číslo, tím rychleji se myš pohybuje (bity XV a YV ve stavovém byte jsou indikátory přetečení pohybu – „1“ znamená, že došlo k přetečení) . Pokud se myš pohybuje nepřetržitě, 33bitové přenosy se opakují každých 50 ms. Pole L a R ve stavovém bajtu označují stisknutí levého a pravého tlačítka ("1" znamená, že je tlačítko stisknuto).

Klávesnice
Klávesnice Anvyl má 16 označených kláves (0-F). Je nastaven jako matice, ve které je každá řada tlačítek zleva doprava svázána s kolíkem řádku a každý sloupec shora dolů je svázán s kolíkem sloupce. To dává uživateli čtyři řádkové kolíky a čtyři sloupcové kolíky pro adresování stisknutí tlačítka. Po stisknutí tlačítka se spojí kolíky odpovídající řadě a sloupci daného tlačítka.
Chcete-li zjistit stav tlačítka, musí být kolík sloupku, ve kterém se tlačítko nachází, nastaven nízko, zatímco ostatní tři kolíky sloupce jsou nastaveny vysoko. Tím povolíte všechna tlačítka v tomto sloupci. Když je stisknuto tlačítko v tomto sloupci, odpovídající pin řádku přečte logickou nízkou hodnotu.
Stav všech 16 tlačítek lze určit ve čtyřech krocích tak, že povolíte každý ze čtyř sloupců jeden po druhém. Toho lze dosáhnout otočením vzoru „1110“ skrz kolíky sloupců. Během každého kroku logické úrovně kolíků řádků odpovídají stavu tlačítek v daném sloupci.

Chcete-li umožnit současné stisknutí tlačítka ve stejné řadě, nakonfigurujte kolíky sloupců jako obousměrné s interními pull-up odpory a ponechte sloupce, které se aktuálně nečítají, na vysoké impedanci.

Oscilátory/Hodiny
Deska Anvyl obsahuje jeden 100MHz krystalový oscilátor připojený na pin D11 (D11 je vstup GCLK v bance 0). Vstupní hodiny mohou řídit kteroukoli nebo všechny čtyři dlaždice správy hodin ve Spartan-6. Každá dlaždice obsahuje dva správce digitálních hodin (DCM) a jednu smyčku s uzamčenou fází (PLL). DCM poskytují čtyři fáze vstupní frekvence (0º, 90º, 180º a 270º), rozdělené hodiny, které lze rozdělit na vstupní hodiny. libovolným celým číslem od 2 do 16 nebo 1.5, 2.5, 3.5… 7.5 a dvěma protifázovými hodinovými výstupy, které lze vynásobit libovolným celým číslem od 2 do 32 a současně vydělit libovolným celým číslem od 1 do 32.

PLL používají svtage Řízené oscilátory (VCO), které lze naprogramovat tak, aby generovaly frekvence v rozsahu 400 MHz až 1080 MHz nastavením tří sad programovatelných děličů během konfigurace FPGA. Výstupy VCO mají osm stejně rozmístěných výstupů (0º, 45º, 90º, 135º, 180º, 225º, 270º a 315º), které lze dělit libovolným celým číslem od 1 do 128.

Základní I / O
Deska Anvyl obsahuje čtrnáct LED (deset červených, dvě žluté a dvě zelené), osm posuvných přepínačů, osm přepínačů DIP ve dvou skupinách, čtyři tlačítka, tři dvoumístné sedmisegmentové displeje a 630 spojovacích bodů deset digitálních I/O. Tlačítka, posuvné spínače a DIP spínače jsou připojeny k FPGA přes sériové odpory, aby se zabránilo poškození neúmyslným zkratem (ke zkratu může dojít, pokud byl pin FPGA přiřazený tlačítku nebo posuvnému spínači neúmyslně definován jako výstup). Tlačítka jsou „mžikové“ spínače, které normálně generují nízký výkon, když jsou v klidu, a vysoký výkon pouze při stisknutí. Posuvné přepínače a DIP přepínače generují konstantní vysoké nebo nízké vstupy v závislosti na jejich poloze. Deset digitálních vstupů/výstupů (BB1 – BB10) je připojeno přímo k FPGA, takže je lze snadno začlenit do vlastních obvodů.

Tlačítka	Posuvné spínače	DIP přepínače	LED diody			Breadboard
BTN0: E6	SW0: V5	DIP8-1: G6	LD0: W3	LD9: R7	BB1: AB20		BB9: R19
BTN1: D5	SW1: U4	DIP8-2: G4	LD1: Y4	LD10: U6	BB2: P17		BB10: V19
BTN2: A3	SW2: V3	DIP8-3: F5	LD2: Y1	LD11: T8	BB3: P18
BTN3: AB9	SW3: P4	DIP8-4: E5	LD3: Y3	LD12: T7	BB4: Y19
	SW4: R4	DIP9-1: F8	LD4: AB4	LD13: W4	BB5: Y20
	SW5: P6	DIP9-2: F7	LD5: W1	LD14: U8	BB6: R15
	SW6: P5	DIP9-3: C4	LD6: AB3		BB7: R16
	SW7: P8	DIP9-4: D3	LD7: AA4		BB8: R17

Tabulka 1. Základní I/O pinout.

Sedmisegmentový displej

Deska Anvyl obsahuje tři 2místné sedmisegmentové LED displeje se společnou katodou. Každá ze dvou číslic se skládá ze sedmi segmentů uspořádaných do vzoru „osmičky“, přičemž v každém segmentu je zabudovaná LED. Segmentové LED diody lze jednotlivě rozsvítit, takže na číslici lze zobrazit kterýkoli ze 128 vzorů rozsvícením určitých segmentů LED a ponecháním ostatních tmavých. Z těchto 128 možných vzorů je nejužitečnějších deset odpovídajících desetinným číslicím.
Signály společné katody jsou k dispozici jako šestimístné vstupní signály „povolení číslic“ na třech 2místných displejích. Anody podobných segmentů na všech šesti číslicích jsou spojeny do sedmi uzlů obvodu označených AA až AG (takže např.ample, šest anod „D“ ze šesti číslic je seskupeno do jednoho uzlu okruhu zvaného „AD“). Těchto sedm anodových signálů je k dispozici jako vstupy pro 2-místné displeje. Toto schéma zapojení signálu vytváří multiplexní displej, kde jsou anodové signály společné pro všechny číslice, ale mohou osvětlovat pouze segmenty číslice, jejíž odpovídající katodový signál je uplatňován.

Řídicí obvod skenovacího displeje lze použít k zobrazení dvoumístného čísla na každém displeji. Tento obvod řídí katodové signály a odpovídající anodové vzory každé číslice v opakující se nepřetržité posloupnosti s rychlostí aktualizace, která je rychlejší než odezva lidského oka. Každá číslice je osvětlena pouze jednu šestinu času, ale protože oko nemůže vnímat ztmavnutí číslice, dokud není znovu osvětleno, číslice se jeví jako nepřetržitě osvětlená. Pokud je rychlost aktualizace (nebo „obnovování“) zpomalena na daný bod (kolem 45 Hz), většina lidí začne vidět blikání displeje.
Aby se každá ze šesti číslic jevila jasně a nepřetržitě osvětlená, měla by být každá číslice aktivována jednou za 1 až 16 ms (pro obnovovací frekvenci 1 kHz až 60 Hz). Napřample, v 60Hz obnovovacím schématu by se celý displej obnovoval každých 16 ms a každá číslice by svítila po 1/6 obnovovacího cyklu, neboli 2.67 ms. Regulátor musí zajistit, že je přítomen správný anodový vzor, ​​když je buzen odpovídající katodový signál. Pro ilustraci procesu, pokud je uplatněn Cat1, když jsou uplatněny AB a AC, pak se na pozici 1 zobrazí „1“. Pokud je pak uplatněn Cat2, zatímco jsou uplatněny AA, AB a AC, pak se objeví „7“ se zobrazí na pozici 2. Pokud jsou Cat1 a AB, AC řízeny po dobu 8 ms a poté Cat2 a AA, AB, AC jsou řízeny po dobu 8 ms v nekonečném sledu, na displeji se zobrazí „17“. Bývalýample časový diagram pro dvoumístný ovladač je uveden níže.

Expanzní čítače
Deska Anvyl má 2×20pinový konektor a sedm 12pinových Pmod portů. Porty Pmod jsou 2×6 pravoúhlé, 100-mil zásuvkové konektory, které pracují se standardními 2×6 pinovými hlavičkami dostupnými od různých katalogových distributorů. Každý 12kolíkový port Pmod poskytuje dva signály 3.3 V VCC (piny 6 a 12), dva signály uzemnění (piny 5 a 11) a osm logických signálů. VCC a zemnící kolíky mohou dodávat proud až 1A. Datové signály Pmod nejsou spárované páry a jsou směrovány pomocí nejlépe dostupných stop bez řízení impedance nebo přizpůsobení zpoždění. Digilent vyrábí velkou kolekci doplňkových desek Pmod, které lze připojit k portům Pmod. Máme sadu doporučených Pmodů pro Anvyl s názvem „Anvyl Pmod Pack“.

40pinový rozšiřující konektor má 32 I/O signálů, které jsou sdíleny s Pmods JD, JE, JF a JG. Poskytuje také připojení GND, VCC3V3 a VCC5V0.

Pmod JA	Pmod JB	Pmod JC	Pmod JD	Pmod JE	Pmod JF	Pmod JG
JA1: AA18	JB1: Y16	JC1: Y10	JD1: AB13	JE1: U10	JF1: V7	JG1: V20
JA2: AA16	JB2: AB14	JC2: AB12	JD2: Y12	JE2: V9	JF2: W6	JG2: T18
JA3: Y15	JB3: Y14	JC3: AB11	JD3: T11	JE3: Y8	JF3: Y7	JG3: D17
JA4: V15	JB4: U14	JC4: AB10	JD4: W10	JE4: AA8	JF4: AA6	JG4: B18
JA7: AB18	JB7: AA14	JC7: AA12	JD7: W12	JE7: U9	JF7: W8	JG7: T17
JA8: AB16	JB8: W14	JC8: Y11	JD8: R11	JE8: W9	JF8: Y6	JG8: A17
JA9: AB15	JB9: T14	JC9: AA10	JD9: V11	JE9: Y9	JF9: AB7	JG9: C16
JA10: W15	JB10: W11	JC10: Y13	JD10: T10	JE10: AB8	JF10: AB6	JG10: A18

Tabulka 2. Pinout Pmod.

Copyright Digilent, Inc. Všechna práva vyhrazena.
Ostatní uvedené názvy produktů a společností mohou být ochrannými známkami příslušných vlastníků.

Dokumenty / zdroje

Deska DIGILENT Anvyl FPGA [pdfUživatelská příručka XC6SLX45-CSG484-3, Deska Anvyl FPGA, Deska Anvyl FPGA

Reference

• Uživatelská příručka