DIGILENT Anvyl FPGA Board Manuale d'uso

Cuntenuti ammuccià

1 Scheda DIGILENT Anvyl FPGA

2 Informazione di u produttu

3 Istruzzioni per l'usu di u produttu

4 Overview

5 Configurazione FPGA

6 Forniture d'energia

7 Display à sette segmenti

8 Documenti / Risorse

8.1 Referenze

9 Posti cunnessi

Scheda DIGILENT Anvyl FPGA

Informazione di u produttu

L'AnvylTM FPGA Board hè una scheda logica d'altu rendiment ottimizzata per l'usu cù u Spartan-6 LX45 FPGA. Offre diverse funzioni cumprese 6,822 fette, 2.1Mbits di RAM di bloccu veloce, piastrelle di clock cù DCM è PLL, fette DSP, è velocità di clock di 500MHz +. U tavulu vene ancu cù una cullizzioni cumpleta di supportu di schede IP è disinni di riferimentu, è ancu una grande cullizzioni di schede add-on dispunibili nantu à u Digilent. websitu.

E caratteristiche di u AnvylTM FPGA Board includenu l'opzioni di cunfigurazione FPGA, i requisiti di alimentazione è a cumpatibilità cù u Sistema Adept per una prugrammazione faciule.

Configurazione FPGA:
A tavula Anvyl hà un jumper in modalità à bordu (JP2) chì vi permette di selezziunà trà JTAG/ Modi di prugrammazione USB è ROM. Se JP2 ùn hè micca caricatu, a FPGA cunfigurà automaticamente da a ROM. Se JP2 hè caricatu, l'FPGA resterà inattivu dopu l'accensione finu à cunfiguratu da u JTAG o Portu di prugrammazione seriale (memoria USB).

Digilent è Xilinx furnisce un software per a prugrammazione di FPGA è SPI ROM. Prugrammazione files sò almacenati in l'FPGA in cellule di memoria basate in SRAM. Questa dati definisce e funzioni logiche di u FPGA è e cunnessione di u circuitu è resta validu finu à esse sguassati rimuovendu u putere, affirmannu l'input PROG_B, o soprascritti da una nova cunfigurazione. file.

U FPGA pò ancu esse programatu da un bastone di memoria furmatu FAT attaccatu à u portu USB-HID HOST (J14) se u bastone cuntene una sola cunfigurazione .bit. file in u repertoriu radicali, JP2 hè carricu, è u putere di u bordu hè ciclatu. A FPGA ricuserà automaticamente ogni .bit files chì ùn sò micca custruiti per u FPGA propiu.

Alimentazione:
A tavola Anvyl richiede una fonte di energia esterna 5V, 4A o più grande cù un centru pusitivu, 2.1mm di diametru internu coax plug. Un alimentazione adattatu hè furnitu cum'è parte di u kit Anvyl. VoltagI circuiti di regulatori da Analog Devices creanu l'alimentazione necessaria 3.3V, 1.8V, è 1.2V da u supply 5V principale. Un LED di putenza bona (LD19) indica chì tutti i suministi sò operati nurmale.

I diversi rails di putenza nantu à u bordu furniscenu alimentazione à diversi cumpunenti cum'è connettori USB-HID, controller TFT touchscreen, HDMI, connettore di espansione, SRAM, Ethernet PHY I/O, controller USB-HID, FPGA I/O, oscillatori, SPI Flash. , Codec audio, display TFT, display OLED, GPIO, è Pmods.

Sistema Adept:
Adept hè un sistema di software chì furnisce una interfaccia di cunfigurazione simplificata per a prugrammazione di a scheda Anvyl. Per programà a tavula Anvyl cù Adept, avete bisognu di stallà u tavulinu è inizializza u software.

Istruzzioni per l'usu di u produttu

Assicuratevi chì a tavola Anvyl sia spenta.
Se vulete cunfigurà l'FPGA da a ROM, assicuratevi chì u jumper di u modu di bordu (JP2) ùn hè micca caricatu. Se vulete cunfigurà l'FPGA da JTAG o USB, carica JP2.

Se vulete programà l'FPGA da un bastone di memoria, assicuratevi chì hè furmatu FAT è cuntene una sola cunfigurazione .bit. filein u cartulare radicali.
Cunnette l'alimentazione esterna cù una spina coaxiale di 2.1 mm di diametru internu pusitivu centrale per furnisce a fonte di energia necessaria 5V, 4A o più grande.

Una volta chì l'alimentazione hè cunnessa, u LED di bona putenza (LD19) deve indicà chì tutti i suministi sò in opera nurmale.
Se utilizate Adept System per a prugrammazione, cunfigurà a tavola Anvyl è inizializza u software secondu a documentazione Adept.

Segui l'istruzzioni di prugrammazione specifiche furnite da Digilent o Xilinx per programà u FPGA utilizendu JTAG, USB, o metudi ROM.
Consultate a documentazione supplementaria è e risorse dispunibili nantu à Digilent websitu per più infurmazione nantu à l'utilizazione di e funzioni di u bordu è a cumpatibilità cù e schede add-on.

Overview

A piattaforma di sviluppu Anvyl FPGA hè una piattaforma di sviluppu di circuitu digitale cumpleta è pronta per l'usu basatu annantu à una FPGA di velocità -3 Xilinx Spartan-6 LX45 FPGA. U grande FPGA, inseme cù l'Ethernet 100-mbps, Video HDMI, 128MB di memoria DDR2, 4.3″ LED retroilluminatu LCD touchscreen, 128 × 32 pixel OLED display, 630 tie-point breadboard, multiple controller USB HID, è codec audio I2S, face l'Anvyl una piattaforma ideale per una stazione di apprendimentu FPGA capace di supportà disinni di processori integrati basati nantu à MicroBlaze di Xilinx. L'Anvyl hè cumpatibile cù tutti l'arnesi CAD di Xilinx, cumprese ChipScope, EDK, è l'ISE gratuitu. WebPACK™, cusì i disinni ponu esse cumpletati senza costu extra. E dimensioni di u tavulinu sò 27.5 cm x 21 cm.

U Spartan-6 LX45 hè ottimizatu per una logica d'alta prestazione è offre:

6,822 fette, ognuna chì cuntene quattru LUT di input è ottu flip-flops
2.1 Mbits di RAM di bloccu veloce

quattru piastrelle di clock (ottu DCM è quattru PLL)
58 fette DSP

500 MHz + velocità di clock

Una cullizzioni cumpleta di supportu di schede IP è disinni di riferimentu, è una grande cullizzioni di schede add-on sò dispunibili nantu à u Digilent. websitu. Vede a pagina Anvyl à www.digilentinc.com per più infurmazione.

E caratteristiche includenu:

Spartan6-LX45 FPGA：XC6SLX45-CSG484-3
128 MB DDR2 SDRAM

2 MB di SRAM
16MB QSPI FLASH per a cunfigurazione è u almacenamentu di dati

10/100 Ethernet PHY
Output Video HDMI
Port VGA à 12 bits
Schermo LCD retroilluminatu LED di 4.3″ di grande formatu
128 × 32 pixel 0.9 "WiseChip/Univision UG-23832HSWEG04 Pannello graficu OLED
trè display LED di sette segmenti di dui cifre
Codec audio I2S cù line-in, line-out, mic, è cuffie
Oscillatore a cristallo da 100 MHz
Porti USB2 integrati per a prugrammazione è i dispositi USB-HID (per u mouse / tastiera)
Digilent USB-JTAG circuiti cù funziunalità USB-UART
tastiera cù 16 tasti marcati (0-F)
GPIO: 14 LED (10 rossi, 2 gialli, 2 verdi), 8 interruttori slide, 8 interruttori DIP in 2 gruppi è 4 pulsanti
breadboard cù 10 I/O digitale
32 I/O instradati à un connettore di espansione di 40 pin (I/O sò spartuti cù porti Pmod)
sette porti Pmod à 12 pin cù un totale di 56 I/O
spedisce cù un alimentatore di 20W è un cable USB

Configurazione FPGA

Dopu avè attivatu, a FPGA nantu à u bordu Anvyl deve esse cunfigurata (o programata) prima di pudè eseguisce ogni funzione. A FPGA pò esse cunfigurata in trè manere: un PC pò utilizà u Digilent USB-JTAG circuiti (portu J12, marcatu "PROG") per programà l'FPGA ogni volta chì l'alimentazione hè accesa, una cunfigurazione file almacenatu in u SPI Flash ROM à bordu pò esse trasferitu automaticamente à l'FPGA à l'accensione, o una prugrammazione. file pò esse trasferitu da una memoria USB à u portu USB HID marcatu "Host" (J14).
Un jumper in modalità integrata (JP2) sceglie trà JTAG/ Modi di prugrammazione USB è ROM. Se JP2 ùn hè micca caricatu, a FPGA cunfigurà automaticamente da a ROM. Se JP2 hè caricatu, l'FPGA resterà inattivu dopu l'accensione finu à cunfiguratu da u JTAG o Portu di prugrammazione seriale (memoria USB).
Digilent è Xilinx distribuiscenu liberamente software chì pò esse usatu per programà a FPGA è a SPI ROM. Prugrammazione files sò almacenati in l'FPGA in cellule di memoria basate in SRAM. Questa dati definisce e funzioni logiche di FPGA è e cunnessione di u circuitu, è resta validu finu à ch'ella hè sguassata per sguassà u putere, affirmannu l'input PROG_B, o finu à chì hè soprascritta da una nova cunfigurazione. file.
cunfigurazione FPGA filehè trasferitu via u JTAG portu è da una chiavetta USB utilizate u .bit file tipu, è prugrammazione SPI files aduprà u .mcs file tipu. L'ISE di Xilinx WebU pacchettu è u software EDK ponu creà .bit files da VHDL, Verilog o fonte basata su schema files (EDK hè utilizatu per i disinni basati nantu à u processore integratu MicroBlaze™). Una volta un .bit file hè statu creatu, u FPGA di l'Anvyl pò esse programatu cù u USB-JTAG circuiti (port J12) utilizendu u software Adept di Digilent o u software iMPACT di Xilinx. Per generà un .mcs file da un .bit file, aduprà u PROM File Strumenta generatore in u software iMPACT di Xilinx. U .mcs file pò esse programatu à u SPI Flash cù iMPACT.

Forniture d'energia

A tavola Anvyl richiede una fonte di energia esterna 5V, 4A o più grande cù un centru pusitivu, plug coaxial di diametru internu di 2.1 mm (un suministru adattatu hè furnitu cum'è parte di u kit Anvyl). VoltagI circuiti di regulatori di Analog Devices creanu l'alimentazione necessaria 3.3V, 1.8V è 1.2V da u supply 5V principale. Un LED di putenza bona (LD19), guidata da u cablatu OR di tutte l'outputs di putenza bona nantu à i suministri, indica chì tutti i suministi sò operanu nurmale. I seguenti dispositi sò prisenti nantu à ogni rail:

5V: Connettori USB-HID, controller di touchscreen TFT, HDMI è cunnessu di espansione

3.3V: SRAM, Ethernet PHY I/O, controller USB-HID, FPGA I/O, oscillatori, SPI Flash, codec audio, display TFT, display OLED, GPIO, Pmods, e connettore di espansione
1.8 V: DDR2, USB-JTAG/Contrôleur USB-UART, E/S FPGA et GPIO
1.2V: core FPGA è core Ethernet PHY

Sistema Adept
Adept hà una interfaccia di cunfigurazione simplificata. Per programà a tavola Anvyl cù Adept, prima cunfigurà a tavola è inizializza u software:

plug in è aghjunghje l'alimentazione
inserisce u cable USB à u PC è à u portu USB PROG nantu à u bordu

principià u software Adept
accende l'interruttore di alimentazione di Anvyl
aspettate chì u FPGA sia ricunnisciutu

Aduprate a funzione di ricerca per associà u .bit desideratu file cù u FPGA, è cliccate nant'à u buttone prugramma. A cunfigurazione file serà mandatu à l'FPGA, è una finestra di dialogu indicà se a prugrammazione hà successu. U LED di cunfigurazione "fattu" s'illuminarà dopu chì a FPGA hè stata cunfigurata bè. Prima di inizià a sequenza di prugrammazione, Adept assicura chì ogni cunfigurazione scelta files cuntenenu u codice ID FPGA currettu - questu impedisce .bit incorrect files da esse mandatu à l'FPGA. In più di a barra di navigazione è i buttuni di ricerca è prugramma, l'interfaccia di cunfigurazione furnisce un buttone Initialize Chain, finestra di cunsola è barra di statutu. U buttone Initialize Chain hè utile se a cumunicazione USB cù u bordu hè stata interrotta. A finestra di a cunsola mostra u statu attuale, è a barra di statutu mostra u prugressu in tempu reale quandu scaricate una cunfigurazione file.

Memoria DDR2
Un unicu chip di memoria 1Gbit DDR2 hè guidatu da u bloccu di cuntrollu di memoria in u Spartan-6 FGPA. U dispusitivu DDR2, un MT47H64M16HR-25E o equivalente, furnisce un bus 16-bit è 64M locu. A tavola Anvyl hè stata pruvata per l'operazione DDR2 à una velocità di dati 800MHz. L'interfaccia DDR2 segue e linee di pin-out è routing specificate in a Guida d'Usuariu di Xilinx Memory Interface Generator (MIG). L'interfaccia supporta a signalazione SSTL18, è tutti l'indirizzu, i dati, l'orologi è i signali di cuntrollu sò ritardati è cuntrullati da impedenza. Sò furniti duie coppie di signali di clock DDR2 ben currispondenti in modu chì a DDR pò esse guidata cù clock low-skew da a FPGA.

Memoria flash
A scheda Anvyl usa un dispositivu di memoria flash seriale Numonyx N128Q25 128Mbit (urganizatu cum'è 16Mbit da 8) per u almacenamentu non volatile di cunfigurazione FPGA. files. U SPI Flash pò esse programatu cù un .mcs file utilizendu u software iMPACT. Una cunfigurazione FPGA file richiede menu di 12 Mbits, lascendu 116 Mbits dispunibuli per i dati di l'utilizatori. I dati ponu esse trasferiti à è da un PC à / da u dispositivu flash da l'applicazioni d'utilizatori, o da e facilità integrate in iMPACT PROM file software di generazione. I disinni di l'utilizatori programati in a FPGA ponu ancu trasfiriri dati à è da u flash.
Un prugramma di prova / dimostrazione di u bordu hè caricatu in u SPI Flash durante a fabricazione.

Ethernet PHY
A scheda Anvyl include un SMSC 10/100 mbps PHY (LAN8720A-CP-TR) accoppiatu cù un connettore Halo HFJ11-2450E RJ-45. U PHY hè cunnessu à l'FPGA cù una cunfigurazione RMII. Hè cunfiguratu per avvià in u modu "Tutti capaci, cù a negoziazione automatica attivata" à l'accensione. A scheda di dati per u SMSC PHY hè dispunibule da u SMSC websitu.

Output HDMI
A tavola Anvyl cuntene un portu di output HDMI senza buffer. U portu unbuffered usa un cunnessu HDMI tipu A. Siccomu i sistemi HDMI è DVI utilizanu u stessu standard di signalazione TMDS, un adattatore simplice (disponibile in a maiò parte di i magazzini di l'elettronica) pò esse usatu per guidà un cunnessu DVI da u portu di output HDMI. U cunnessu HDMI ùn include micca signali VGA, cusì i display analogichi ùn ponu micca esse guidati.
I connettori HDMI 19-pin includenu quattru canali di dati differenziali, cinque cunnessioni GND, un busu di cuntrollu di l'elettronica di u consumatore (CEC) à un filu, un busu di Display Data Channel (DDC) à dui fili chì hè essenzialmente un bus I2C, un Hot Plug Detect. (HPD), un signalu 5V capace di furnisce finu à 50mA, è un pin riservatu (RES). Di questi, i canali di dati differenziali, bus I2C è CEC sò cunnessi à l'FPGA.

VGA
L'Anvyl furnisce una interfaccia VGA 12bit chì permette finu à 4096 culori visualizati nantu à un monitor VGA standard. I cinque signali VGA standard Rossu, Verde, Blu, Sincronizazione Orizzontale (HS) è Sincronizazione Verticale (VS) sò diretti direttamente da l'FPGA à u connettore VGA. Ci hè quattru signali instradati da a FPGA per ognunu di i signali di culore VGA standard chì risultatu in un sistema video chì pò pruduce 4,096 culori. Ognunu di sti signali hà una resistenza di serie chì, quandu cumminata in u circuitu, formanu un divisore cù a resistenza di terminazione 75-ohm di a visualizazione VGA. Questi circuiti simplici assicuranu chì i segnali video ùn ponu micca più di u voluminu massimu di VGA specificatutage, è risultatu in signali di culore chì sò sia cumplettamente on (.7V), cumplettamente off (0V) o in qualchì locu trà.

Figura 2. Interfaccia VGA.

Figura 3. Connettore HD DB-15, mudellu di buchi di PCB, assignazioni di pin, è mapping di signali di culore.

Utilizanu display VGA basati in CRT ampfasci di elettroni muvimenti modulati in litudine (o raghji catodichi) per vede l'infurmazioni nantu à un schermu rivestitu di fosforu. I display LCD utilizanu un array of switches chì ponu impone un voltage attraversu una piccula quantità di cristalli liquidi, cambiando cusì a permittività di a luce attraversu u cristallu nantu à una basa pixel per pixel. Ancu se a seguente descrizzione hè limitata à i display CRT, i display LCD anu evolutu per utilizà i stessi timings di signale cum'è i display CRT (perciò a discussione di "signali" quì sottu riguarda sia CRT sia LCD). I display CRT di culore utilizanu trè fasci di elettroni (unu per u rossu, unu per u blu è unu per u verde) per energizà u fosforu chì riveste u latu internu di l'estremità di a visualizazione di un tubu di raghji catodichi (vede Fig. 1). I fasci di elettroni emananu da "pistole elettroniche", chì sò catodi riscaldati finemente puntati posti in prossimità di una piastra anulare carica positivamente chjamata "griglia". A forza elettrostatica imposta da a griglia tira i raghji di l'elettroni energizati da i catodi, è quelli raghji sò alimentati da u currente chì scorri in i catodi. Questi raghji di particella sò inizialmente accelerati versu a griglia, ma prestu cascanu sottu à l'influenza di a forza elettrostatica assai più grande chì risulta da a superficia di visualizazione di u fosforu di u CRT chì hè caricata à 20kV (o più). I raghji sò cuncentrati à un fasciu finu quandu passanu per u centru di e griglie, è poi acceleranu per impactà nantu à a superficia di visualizazione rivestita di fosforu. A superficia di fosforu brilla luminosamente à u puntu di l'impattu, è cuntinueghja à brilla per parechji centu microsecondi dopu chì u fasciu hè eliminatu. U più grande u currente alimentatu in u catodu, u più luminosu u fosforu brillarà.

Trà a griglia è a superficia di visualizazione, u fasciu di l'elettroni passa per u collu di u CRT induve duie bobine di filu producenu campi elettromagnetici ortogonali. Perchè i raghji catodichi sò cumposti da particelle cariche
(elettroni), ponu esse deviati da sti campi magnetichi. E forme d'onda attuali sò passate à traversu e bobine per pruduce campi magnetichi chì interagiscenu cù i raghji catodichi è facenu trasversà a superficia di visualizazione in un mudellu "raster", orizontale da manca à diritta è verticalmente da cima à fondu. Quandu u raghju catode si move nantu à a superficia di a visualizazione, u currente mandatu à i pistoli elettroni pò esse aumentatu o diminuitu per cambià a luminosità di a visualizazione à u puntu d'impattu di u catodu.

Timing di u sistema VGA
I tempi di signale VGA sò specificati, publicati, protetti da copyright è venduti da l'urganizazione VESA (www.vesa.org). I seguenti infurmazione di timing di u sistema VGA hè furnita cum'è example di cume un monitor VGA pò esse guidatu cù una risoluzione di 640 × 480. Per infurmazioni più precise, o per infurmazioni nantu à altre frequenze VGA, riferite à a documentazione dispunibile in u VESA websitu.
L'infurmazione hè visualizata solu quandu u fasciu si move "avanti" (da manca à diritta è da cima à fondu), è micca durante u tempu chì u fasciu hè resettatu à u latu di manca o cima di u display. Gran parte di u tempu di visualizazione potenziale hè dunque persu in i periodi di "blanking" quandu u fasciu hè resettatu è stabilizatu per inizià un novu passu di visualizazione horizontale o verticale. A dimensione di i fasci, a frequenza à a quale u fasciu pò esse tracciatu in u display, è a frequenza à a quale u fasciu elettronicu pò esse modulatu determinanu a risoluzione di a visualizazione. I display VGA muderni ponu accoglie diverse risoluzioni, è un circuitu di controller VGA detta a risoluzione producendu signalazioni di timing per cuntrullà i mudelli raster. U controller deve pruduce impulsi di sincronizazione à 3.3V (o 5V) per stabilisce a frequenza à a quale u currente scorri attraversu e bobine di deflessione, è deve assicurà chì e dati video sò applicati à i pistoli elettroni à u tempu currettu. I schermi di video raster definenu un numeru di "file" chì currisponde à u numeru di passaghji horizontali chì u catodu face nantu à l'area di visualizazione, è un numeru di "colonne" chì currisponde à una zona in ogni fila chì hè assignatu à un "elementu di stampa". o pixel. I display tipici usanu da 240 à 1200 fila è da 320 à 1600 colonne. A dimensione generale di una visualizazione è u numeru di fila è colonne determina a dimensione di ogni pixel.

I dati video venenu tipicamente da una memoria di rinfrescante video, cù unu o più byte assignati à ogni locu di pixel (l'Anvyl usa quattru bit per pixel). U controller deve indexà in a memoria video mentre i fascii si movenu à traversu a visualizazione, è ricuperà è applicà e dati video à a visualizazione precisamente à u mumentu chì u fasciu di elettroni si move à traversu un pixel datu.

Un circuitu di controller VGA deve generà i segnali di timing HS è VS è coordinà a consegna di dati video basatu annantu à u clock pixel. U pixel clock definisce u tempu dispunibule per visualizà un pixel d'infurmazioni. U signale VS definisce a freccia di "rinfrescante" di a visualizazione, o a freccia à a quale tutte l'infurmazioni nantu à a visualizazione sò ridisegnate. A frequenza minima di rinfrescante hè una funzione di l'intensità di fosforu è di l'elettroni di a visualizazione, cù frequenze di rinfrescante pratichi chì cascanu in a gamma 50Hz à 120Hz. U numeru di linee per esse affissate à una data freccia di rinfrescante definisce a frequenza horizontale di "retrace". Per una visualizazione di 640 pixel per 480 fila cù un clock pixel 25MHz è 60 +/-1Hz refresh, i timings di signale mostrati in a tabella sottu ponu esse derivati. I timings per a larghezza di l'impulsu di sincronia è l'intervalli di porch frontale è posteriore (l'intervalli di porch sò i tempi di pulsazione pre- è post-sincronia durante i quali l'infurmazione ùn pò micca esse affissata) sò basati nantu à l'osservazioni pigliate da i display VGA reali.
Un circuitu di controller VGA decodifica l'output di un contatore di sincronia horizontale guidatu da u clock di pixel per generà tempi di signale HS. Stu contatore pò esse usatu per localizà ogni locu di pixel in una fila data.

In listessu modu, l'output di un contatore di sincronia verticale chì aumenta cù ogni impulsu HS pò esse usatu per generà timings di signale VS, è questu contatore pò esse usatu per localizà ogni fila. Questi dui contatori in esecuzione continua ponu esse utilizati per furmà un indirizzu in RAM video. Nisuna relazione di tempu trà l'iniziu di l'impulsu HS è l'iniziu di l'impulsu VS hè specificatu, cusì u designer pò organizà i contatori per furmà facilmente indirizzi RAM di video, o per minimizzà a logica di decodificazione per a generazione di impulsi di sincronia.

Audio (I2S)
A scheda Anvyl include un codec audio Analog Devices SSM2603CPZ (IC5) cù quattru jack audio 1/8 "per line-out (J7), cuffie-out (J6), line-in (J9) è microphone-in (J8) .
dati audio sampLing à finu à 24 bit è 96 KHz hè supportatu, è l'audio in (registru) è audio out (riproduzione) sampling rates pò esse stabilitu indipindente. U jack di u microfonu hè mono, è tutti l'altri jack sò stereo. U jack per l'auriculare hè guidatu da l'internu di u codec audio amplificatore. A datasheet per u codec audio SSM2603CPZ hè dispunibule da i Dispositivi Analogici websitu.

Display TFT touchscreen
Un schermu LCD retroilluminatu LED di 4.3″ di grande formatu hè utilizatu nantu à l'Anvyl. A pantalla hà una risoluzione nativa di 480 × 272 cù una prufundità di culore di 24 bit per pixel. Un touchscreen resistivo di quattru fili cù un revestimentu antiriflessu copre tutta l'area di visualizazione attiva. U screnu LCD è u touchscreen ponu esse utilizati indipindentamente. E letture tattili sò più rumorosi quandu u LCD hè accesa, ma pudete filtrà u rumore è ancu ottene una s veloce.ample rate. Sè avete bisognu di massima precisione è sample rates, duvete turnà u LCD off durante touchscreen sampling.
Per vede una maghjina, l'LCD deve esse guidatu continuamente cù dati currettamente cronometrati. Queste dati sò custituiti da e linee è periodi di blanking chì formanu frames video. Ogni quadru hè custituitu da 272 linee attive è parechje linee di blanking verticale. Ogni linea hè custituita da 480 periodi di pixel attivi è parechji periodi di blanking horizontale.
Per infurmazioni supplementari nantu à l'usu di u Display TFT, riferite à u manuale di riferimentu Vmod-TFT. L'Anvyl è u Vmod-TFT utilizanu u stessu hardware di visualizazione è necessitanu i stessi signali di cuntrollu. I disinni di riferimentu chì utilizanu u display TFT touchscreen Anvyl ponu esse truvati nantu à a pagina di u produttu Anvyl.

OLED
Un Inteltronic / Wisechip UG-2832HSWEG04 OLED Display hè utilizatu nantu à l'Anvyl. Questu furnisce un 128 × 32 pixel, passive-matrix, display monochrome. A dimensione di a visualizazione hè 30mm x 11.5mm x 1.45mm. Una interfaccia SPI hè aduprata per cunfigurà a visualizazione, è ancu per mandà i dati bitmap à u dispusitivu. L'Anvyl OLED mostra l'ultima maghjina disegnata nantu à u screnu finu à ch'ella hè spenta o una nova maghjina hè disegnata à a visualizazione. A rinfrescante è l'aghjurnamentu hè trattatu internamente.
L'Anvyl cuntene u stessu circuitu OLED cum'è u PmodOLED, cù l'eccezzioni chì CS # hè tiratu bassu, chì permette a visualizazione per automaticamente. Per più infurmazione nantu à a guida di l'Anvyl OLED, riferite à u manuale di riferimentu PmodOLED. I disinni di riferimentu chì utilizanu a visualizazione Anvyl OLED ponu esse truvati nantu à a pagina di u produttu Anvyl.

Ponte USB-UART (portu seriale)
L'Anvyl include un ponte FTDI FT2232HQ USB-UART per permette à l'applicazioni di PC di cumunicà cù u tavulinu utilizendu cumandamenti standard di u portu COM di Windows. Drivers di u portu USB-COM gratuiti, dispunibuli da www.ftdichip.com sottu u "Virtual Com Port" o l'intestazione VCP, cunvertisce i pacchetti USB in dati di u portu UART / seriale. I dati di u portu seriale sò scambiati cù a FPGA utilizendu un portu seriale à dui fili (TXD / RXD) è u cuntrollu di u flussu di software (XON / XOFF). Dopu chì i cunduttori sò stallati, i cumandamenti I / O da u PC diretti à u portu COM pruducianu u trafficu di dati seriali nantu à i pins T19 è T20 FPGA.

U FT2232HQ, attaccatu à u portu J12, hè ancu usatu cum'è controller per u Digilent USB-J.TAG circuiti, ma sti dui funzioni si cumportanu sanu sanu indipendenti l'una di l'altru. I programatori interessati à utilizà a funziunalità UART di u FT2232 in u so disignu ùn anu micca bisognu di preoccupassi di u J.TAG circuiti interferiscenu cù i so dati, è vice-versa.

Host HID USB
Dui microcontrollers Microchip PIC24FJ128GB106 furnisce l'Anvyl cù capacità di host USB HID. U firmware in i microcontrollers pò guidà un mouse o un teclatu attaccatu à i connettori USB di tipu A in J13 è

J14 marcatu
"HID" è "HOST". I Hubs ùn sò micca supportati, cusì solu un solu mouse o un teclatu unicu pò esse usatu in ogni portu.

Figura 9. Interfaccia USB HID.

U PIC24 "HOST" conduce quattru segnali in l'FPGA - dui sò dedicati cum'è un portu di tastiera / mouse in seguitu à u protokollu PS / 2, è dui sò cunnessi à u portu di prugrammazione seriale à dui fili di l'FPGA, cusì l'FPGA pò esse programatu da un file cullucatu nantu à una memoria USB. Per programà u FPGA, aghjunghje un bastone di memoria furmatu FAT chì cuntene una sola prugrammazione .bit file in u cartulare radicali, carica JP2, è a putenza di u ciclu. Questu pruvucarà u processatore PIC per programà u FPGA, è qualsiasi bit incorrectu files serà automaticamente rifiutatu. Nota chì u PIC24 leghje u modu di FPGA, init, and done pins, è pò guidà u pin PROG cum'è una parte di a sequenza di prugrammazione.

Controller HID
Per accede à un controller host USB, i disinni EDK ponu utilizà u core standard PS / 2 (disegni non-EDK ponu utilizà una macchina statale simplice).

I topi è i tastieri chì utilizanu u protocolu PS/2 utilizanu un bus seriale à dui fili (clock and data) per cumunicà cù un dispositivu host. Tramindui utilizanu parolle 1-bit chì includenu un iniziu, un stop, è un bit di parità strana, ma i pacchetti di dati sò urganizati in modu diversu, è l'interfaccia di u teclatu permette trasferimenti di dati bidirezionale (perchè u dispusitivu di l'ospite pò illuminà i LED statali nantu à u teclatu). I tempi di l'autobus sò indicati in a figura. U clock è i segnali di dati sò guidati solu quandu i trasferimenti di dati accadenu, è altrimenti sò tenuti in u statu inattivu à a logica '11'. I timings definiscenu i requisiti di signale per e cumunicazioni mouse-to-host è cumunicazioni bidirezionali di tastiera. Un circuitu d'interfaccia PS / 1 pò esse implementatu in a FPGA per creà una interfaccia di tastiera o mouse.

Tastiera
U teclatu utilizeghja i drivers open-collector per chì u teclatu, o un dispositivu òspite attaccatu, pò guidà l'autobus di dui fili (se u dispositivu òspite ùn mandarà micca dati à u teclatu, allora l'ospite pò utilizà porti di input-only).
I tastieri in stile PS/2 utilizanu codici di scansione per cumunicà e dati di stampa di chjave. Ogni chjave hè assignatu un codice chì hè mandatu ogni volta chì a chjave hè pressata. Se a chjave hè tenuta premuta, u codice di scansione serà mandatu ripetutamente circa una volta ogni 100 ms. Quandu una chjave hè liberata, un codice F0 (binariu "11110000") hè mandatu, seguitu da u codice di scansione di a chjave liberata. Se una chjave pò esse spustata per pruduce un novu caratteru (cum'è una lettera maiuscula), allora un caratteru di shift hè mandatu in più di u codice di scansione, è l'ospitu deve determinà quale caratteru ASCII aduprà. Certi chjavi, chjamati chjavi estesi, mandanu un E0 (binariu "11100000") prima di u codice di scansione (è ponu mandà più di un codice di scansione). Quandu una chjave estesa hè liberata, un codice di chjave E0 F0 hè mandatu, seguitu da u codice scan. I codici di scansione per a maiò parte di e chjave sò mostrati in a figura. Un dispositivu ospitante pò ancu mandà dati à u teclatu. Quì sottu hè una breve lista di alcuni cumandamenti cumuni chì un host puderia mandà.

ED: Impostate i LED Num Lock, Caps Lock è Scroll Lock. A tastiera torna FA dopu avè ricivutu ED, dopu l'ospite manda un byte per stabilisce u statutu di LED: bit 0 stabilisce Scroll Lock, bit 1 stabilisce Num Lock, è bit 2 stabilisce Caps Lock. Bits 3 à 7 sò ignorati.
EE: Echo (test). A tastiera torna EE dopu avè ricevutu EE.

F3: Stabbilisce a frequenza di ripetizione di u codice di scansione. U teclatu torna F3 quandu riceve FA, dopu l'ospite manda un secondu byte per stabilisce a rata di ripetizione.
FE: Rienvià. FE dirige u teclatu per rinvià u codice di scansione più recente.
FF: Resettate. Resetta u teclatu.

U teclatu pò mandà dati à l'ospite solu quandu i dati è e linee di clock sò alti (o inattivu). Siccomu l'ospitu hè u maestru di l'autobus, u teclatu deve verificà per vede se l'ospite manda dati prima di guidà l'autobus. Per facilità questu, a linea di u clock hè aduprata cum'è un signalu "chiaru per mandà". Se l'ospite tira a linea di u clock low, u teclatu ùn deve micca mandà alcuna dati finu à chì u clock hè liberatu. U teclatu manda dati à l'ospite in parole di 11 bit chì cuntenenu un bit di partenza "0", seguitu da 8 bit di codice di scansione (LSB prima), seguitu da un bit di parità strana è terminatu cù un bit di stop "1". U teclatu genera 11 transizioni di clock (à 20 à 30KHz) quandu i dati sò mandati, è i dati sò validi nantu à a caduta di u clock.

Micca tutti i pruduttori di tastieri aderiscenu strettamente à e specificazioni PS/2; certi tastieri ùn pò pruduce u vol signaling propriutages o aduprà i protokolli di cumunicazione standard. A cumpatibilità cù l'ospite USB pò varià trà e diverse tastiere. 1

I codici di scansione per a maiò parte di e chjave PS/2 sò mostrati in a figura sottu.

Mouse
U mouse emette un signalu di clock è di dati quandu hè spustatu, altrimenti, sti signali restanu à a logica "1". Ogni volta chì u mouse hè spustatu, trè parolle 11-bit sò mandati da u mouse à u dispositivu host. Ciascuna di e parolle di 11 bit cuntene un bit di partenza "0", seguita da 8 bit di dati (LSB prima), seguita da un bit di parità strana, è terminata cù un bit di stop "1". Cusì, ogni trasmissione di dati cuntene 33 bit, induve i bits 0, 11 è 22 sò "0" bit di partenza, è i bits 11, 21 è 33 sò "1" bit di stop. I trè campi di dati 8-bit cuntenenu dati di muvimentu cum'è mostra in a figura sopra. I dati sò validi à u latu di caduta di u clock, è u periodu di clock hè 20 à 30KHz.
U mouse assume un sistema di coordenate relative in quale si move u mouse à a diritta genera un numeru pusitivu in u campu X, è si move à a manca genera un numeru negativu. In listessu modu, muvimenti u mouse up genera un numeru pusitivu in u campu Y, è si move in basso rapprisenta un numeru negativu (i bit XS è YS in u byte di statutu sò i bit di signu - un '1' indica un numeru negativu). A magnitudine di i numeri X è Y rapprisentanu a freccia di u muvimentu di u mouse - u più grande u numeru, u più veloce u mouse si move (i bit XV è YV in u byte di statutu sò indicatori di overflow di muvimentu - un "1" significa un overflow hè accadutu) . Se u mouse si move continuamente, e trasmissioni 33-bit sò ripetute ogni 50ms o più. I campi L è R in u byte di statutu indicanu a pressione di u buttone Sinistra è Destra (un '1' indica chì u buttone hè premutu).

Tastiera
U teclatu Anvyl hà 16 tasti marcati (0-F). Hè stallatu cum'è una matrice in quale ogni fila di buttoni da manca à diritta sò ligati à un pin di fila, è ogni colonna da cima à fondu hè ligata à un pin di colonna. Questu dà à l'utilizatori quattru pins di fila è quattru pins di colonna per indirizzà un push button. Quandu un buttone hè pressatu, i pins chì currispondenu à a fila è a colonna di u buttone sò cunnessi.
Per leghje u statu di un buttone, u pin di colonna in quale u buttone reside deve esse guidatu bassu mentre chì l'altri trè pin di colonna sò guidati in altu. Questu permette tutti i buttoni in quella colonna. Quandu un buttone in quella colonna hè imbuttatu, u pin di fila currispundente leghje logica bassa.
U statu di tutti i 16 buttoni pò esse determinatu in un prucessu di quattru passi, attivendu ognuna di e quattru culonne una à una volta. Questu pò esse realizatu da a rotazione di un mudellu "1110" attraversu i pin di colonna. Duranti ogni passu, i livelli lògichi di i pins di fila currispondenu à u statu di i buttoni in quella colonna.

Per permette presse simultanee di buttone in a listessa fila, invece di cunfigurà i pins di a colonna cum'è bidirezionale cù resistori di pull-up interni è mantene e colonne chì ùn sò attualmente lettu à alta impedenza.

Oscillatori / Orologi
A tavola Anvyl include un unicu oscillatore Crystal 100MHz cunnessu à u pin D11 (D11 hè un input GCLK in u bancu 0). U clock di input pò guidà qualsiasi o tutti i quattru piastrelle di gestione di u clock in u Spartan-6. Ogni tile include dui Digital Clock Managers (DCMs) è un Phase-Locked Loop (PLLs). I DCM furniscenu e quattru fasi di a frequenza di input (0º, 90º, 180º, è 270º), un clock divisu chì pò esse u clock d'ingressu divisu. da qualsiasi integer da 2 à 16 o 1.5, 2.5, 3.5... 7.5, è duie uscite di clock antifase chì ponu esse multiplicate da qualsiasi integer da 2 à 32 è simultaneamente divisu da qualsiasi integer da 1 à 32.

I PLL utilizanu Voltage Oscillatori cuntrullati (VCO) chì ponu esse programati per generà frequenze in a gamma 400MHz à 1080MHz mettendu trè gruppi di divisori programabili durante a cunfigurazione FPGA. I output VCO anu ottu uscite ugualmente spaziate (0º, 45º, 90º, 135º, 180º, 225º, 270º e 315º) che possono essere divise da qualsiasi numero intero compreso tra 1 e 128.

I / O di basa
A tavola Anvyl include quattordici LED (dieci rossi, dui gialli è dui verdi), ottu interruttori slide, ottu interruttori DIP in dui gruppi, quattru pulsanti, trè display di sette segmenti di dui cifre, è un breadboard 630 cun dece I/O digitali. I push buttons, slide switches è DIP switches sò cunnessi à l'FPGA per via di resistenze di serie per prevene danni da i cortu circuiti inadvertiti (un cortu circuitu pò accade se un pin FPGA assignatu à un pushbutton o slide switch hè stata definita inavvertitamente cum'è output). I pulsanti sò interruttori "momentarii" chì generalmente generanu una pruduzzione bassa quandu sò in riposu, è una produzzione alta solu quandu sò pressati. L'interruttori di scorri è l'interruttori DIP generanu inputs elevati o bassi custanti secondu a so pusizione. I dece I / O di breadboard digitale (BB1 - BB10) sò cunnessi direttamente à l'FPGA in modu chì ponu esse facilmente incorporati in circuiti persunalizati.

Pulsanti	Interruttori Slide	Interruttori DIP	LED			Breadboard
BTN0: E6	SW0: V5	DIP8-1: G6	LD0: W3	LD9: R7	BB1: AB20		BB9: R19
BTN1: D5	SW1: U4	DIP8-2: G4	LD1: Y4	LD10: U6	BB2: P17		BB10: V19
BTN2: A3	SW2: V3	DIP8-3: F5	LD2: Y1	LD11: T8	BB3: P18
BTN3: AB9	SW3: P4	DIP8-4: E5	LD3: Y3	LD12: T7	BB4: Y19
	SW4: R4	DIP9-1: F8	LD4: AB4	LD13: W4	BB5: Y20
	SW5: P6	DIP9-2: F7	LD5: W1	LD14: U8	BB6: R15
	SW6: P5	DIP9-3: C4	LD6: AB3		BB7: R16
	SW7: P8	DIP9-4: D3	LD7: AA4		BB8: R17

Table 1. Pinout I/O basica.

Display à sette segmenti

A tavola Anvyl cuntene trè schermi LED di sette segmenti di catodi cumuni di 2 cifre. Ognunu di i dui cifri hè cumpostu di sette segmenti disposti in un mudellu "figura ottu", cù un LED incrustatu in ogni segmentu. I LED di segmentu ponu esse illuminati individualmente, cusì qualsiasi di i mudelli 128 pò esse affissatu nantu à un cifru illuminando certi segmenti LED è lascendu l'altri scuri. Di questi 128 mudelli pussibuli, i deci chì currispondenu à i numeri decimali sò i più utili.
I signali di catodi cumuni sò dispunibuli cum'è sei signali di input "attivazione di cifre" à i trè display di 2 cifre. L'anodi di segmenti simili nantu à tutti i sei cifre sò cunnessi in sette nodi di circuitu marcati da AA à AG (quindi, per ex.ample, i sei anodi "D" da i sei cifre sò raggruppati in un unicu circuit node chjamatu "AD"). Questi sette signali anodi sò dispunibuli cum'è inputs à i display di 2 cifre. Stu schema di cunnessione di u signale crea una visualizazione multiplexed, induve i signali di l'anodu sò cumuni à tutti i cifri, ma ponu illuminate solu i segmenti di u cifru chì u signale di cathode currispondente hè affirmatu.

Un circuitu di cuntrollu di display di scanning pò esse usatu per mostrà un numeru di dui cifre in ogni display. Stu circuitu conduce i segnali di catodi è i mudelli anodi currispondenti di ogni cifru in una successione ripetuta è cuntinua, à un ritmu di aghjurnamentu chì hè più veloce di a risposta di l'ochju umanu. Ogni cifru hè illuminatu solu un sestu di u tempu, ma perchè l'ochju ùn pò micca percepisce l'oscurità di un cifru prima ch'ellu hè illuminatu di novu, u cifru appare continuamente illuminatu. Se a freccia di l'aghjurnamentu (o "rinfresca") hè rallentata à un puntu determinatu (circa 45 hertz), allora a maiò parte di a ghjente cumincià à vede u sfarfallu di a visualizazione.
Per chì ognuna di e sei cifre apparisce luminosa è continuamente illuminata, ogni cifra deve esse guidata una volta ogni 1 à 16 ms (per una freccia di rinfrescante da 1KHz à 60Hz). Per esample, in un schema di rinfrescante di 60Hz, a visualizazione sana serà rinfriscata una volta ogni 16ms, è ogni cifru serà illuminatu per 1/6 di u ciculu di rinfrescante, o 2.67ms. U controller deve assicurà chì u mudellu di anodu currettu hè presente quandu u signale di catodu currispondente hè guidatu. Per illustrà u prucessu, se Cat1 hè affirmatu mentre AB è AC sò affirmati, allora un "1" serà affissatu in a pusizione di u digitu 1. Allora, se Cat2 hè affirmatu mentre AA, AB è AC sò affirmati, allora un "7" serà affirmatu. esse mostratu in a pusizione di cifre 2. Se Cat1 è AB, AC sò guidati per 8ms, è dopu Cat2 è AA, AB, AC sò guidati per 8ms in una successione infinita, u display mostrarà "17". Un exampU diagramma di timing per un controller à dui cifre hè mostratu quì sottu.

Contatori di espansione
A tavola Anvyl hà un connettore 2 × 20 pin è sette porti Pmod 12-pin. I porti Pmod sò 2 × 6 anguli dritti, connettori femminili 100-mil chì travaglianu cù intestazioni di pin standard 2 × 6 dispunibili da una varietà di distributori di catalogu. Ogni portu Pmod 12-pin furnisce dui signali 3.3V VCC (pins 6 è 12), dui signali di Terra (pins 5 è 11), è ottu signali logici. I pin VCC è Ground ponu furnisce finu à 1A di corrente. I segnali di dati Pmod ùn sò micca coppie cumpatibili, è sò instradati cù i migliori tracce dispunibuli senza cuntrollu di impedenza o ritardu. Digilent pruduce una grande cullizzioni di schede accessori Pmod chì ponu attache à i porti Pmod. Avemu un inseme di Pmods cunsigliatu per l'Anvyl chjamatu "Anvyl Pmod Pack".

U connettore di espansione 40-pin hà 32 signali I / O chì sò spartuti cù Pmods JD, JE, JF è JG. Fornisce ancu cunnessione GND, VCC3V3 è VCC5V0.

Pmod JA	Pmod JB	Pmod JC	Pmod JD	Pmod JE	Pmod JF	Pmod JG
JA1: AA18	JB1: Y16	JC1: Y10	JD1: AB13	JE1: U10	JF1: V7	JG1: V20
JA2: AA16	JB2: AB14	JC2: AB12	JD2: Y12	JE2: V9	JF2: W6	JG2: T18
JA3: Y15	JB3: Y14	JC3: AB11	JD3: T11	JE3: Y8	JF3: Y7	JG3: D17
JA4: V15	JB4: U14	JC4: AB10	JD4: W10	JE4: AA8	JF4: AA6	JG4: B18
JA7: AB18	JB7: AA14	JC7: AA12	JD7: W12	JE7: U9	JF7: W8	JG7: T17
JA8: AB16	JB8: W14	JC8: Y11	JD8: R11	JE8: W9	JF8: Y6	JG8: A17
JA9: AB15	JB9: T14	JC9: AA10	JD9: V11	JE9: Y9	JF9: AB7	JG9: C16
JA10: W15	JB10: W11	JC10: Y13	JD10: T10	JE10: AB8	JF10: AB6	JG10: A18

Table 2. Pmod pinout.

Documenti / Risorse

Scheda DIGILENT Anvyl FPGA [pdfManuale d'usu
XC6SLX45-CSG484-3, Anvyl FPGA Board, Anvyl FPGA, Board

Referenze

Manuale d'usu