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1 英特爾 F-Tile Interlaken FPGA IPDesign Examp用戶指南
2 1.快速入門指南
3 2.設計實例amp文件說明
4 3. F-Tile Interlaken 英特爾 FPGA IP 設計實例amp用戶指南檔案
5 4. F-Tile Interlaken Intel FPGA IP Design Ex 文檔修訂歷史amp用戶指南
6 文件/資源
6.1 參考
7 相關貼文

英特爾 F-Tile Interlaken FPGA IPDesign Examp用戶指南

 

針對英特爾® Quartus® Prime 設計套件更新：21.4
IP 版本：3.1.0

1.快速入門指南

F-Tile Interlaken 英特爾® FPGA IP 核提供了一個仿真測試平台和一個硬件設計實例amp支持編譯和硬件測試的文件。 當您生成設計前ampLE，參數編輯器自動創建 file它是模擬、編譯和測試設計所必需的。

測試台和設計前ample 支持 F-tile 設備的 NRZ 和 PAM4 模式。
F-Tile Interlaken 英特爾 FPGA IP 核生成設計實例amp以下支持的通道數和數據速率組合的文件。

表 1. IP 支持的通道數和數據速率組合
Intel Quartus® Prime Pro Edition 軟件版本 21.4 支持以下組合。 全部
未來版本的英特爾 Quartus Prime 專業版將支持其他組合。

圖 1 IP 支持的通道數和數據速率組合

 

圖 1. Design Ex 的開發步驟ample

圖 2 Design Ex 的開發步驟ample

(1) 此變體支持 Interlaken Look-aside 模式。
(2) 對於 10 通道配置設計，F-tile 需要 12 通道的 TX PMA 來啟用綁定收發器時鐘，從而最大限度地減少通道偏斜。

*其他名稱和品牌可能被聲稱為其他人的財產。

F-Tile Interlaken Intel FPGA IP核設計實例amp樂支持以下功能：

  • 內部 TX 到 RX 串行環回模式
  • 自動生成固定大小的數據包
  • 基本數據包檢查功能
  • 能夠使用系統控制台重置設計以進行重新測試

圖 2. 高級框圖

圖 3 高級框圖

相關資訊

  • F-Tile Interlaken Intel FPGA IP 用戶指南
  • F-Tile Interlaken 英特爾 FPGA IP 發行說明

1.1. 硬件和軟件要求
測試前任ample設計，使用以下硬件和軟件：

  • 英特爾 Quartus Prime 專業版軟件版本 21.4
  • Intel Quartus Prime Pro Edition 軟件可用的系統控制台
  • 支持的模擬器：
    — 新思科技* VCS*
    — 新思科技 VCS MX
    — Siemens* EDA ModelSim* SE 或 Questa*
    — Cadence* Xcelium*
  • Intel Agilex™ I 系列收發器-SoC 開發套件

1.2. 生成設計
圖 3. 程序

圖 4 程序

按照以下步驟生成設計前amp樂和測試台：

  1. 在 Intel Quartus Prime Pro Edition 軟件中，點擊 File ➤ New Project Wizard 創建一個新的 Intel Quartus Prime 工程，或者點擊 File ➤ 打開項目以打開現有的 Intel Quartus Prime 項目。 該嚮導會提示您指定一個設備。
  2. 指定器件系列 Agilex 並為您的設計選擇帶有 F-Tile 的器件。
  3. 在 IP 目錄中，找到並雙擊 F-Tile Interlaken Intel FPGA IP。 出現新 IP 變體窗口。
  4. 指定頂級名稱為您的自定義 IP 變體。 參數編輯器將 IP 變體設置保存在 file 命名的.ip。
  5. 單擊確定。 出現參數編輯器。

圖 4. 前ample 設計選項卡

圖 5 前ample 設計選項卡

6. 在 IP 選項卡上，為您的 IP 核變體指定參數。
7.關於前任amp在 Design 選項卡中，選擇 Simulation 選項以生成測試台。 選擇 Synthesis 選項以生成硬件設計示例amp樂。 您必須至少選擇 Simulation 和 Synthesis 選項之一才能生成設計示例amp勒。
8. 對於生成的 HDL 格式，Verilog 和 VHDL 選項均可用。
9. 對於 Target Development Kit，選擇 Agilex I-Series Transceiver-SOC Development Kit。

注意：當您選擇 Development Kit 選項時，引腳分配根據 Intel Agilex I 系列收發器-SoC 開發套件設備部件號 (AGIB027R31B1E2VR0) 設置，可能與您選擇的設備不同。 如果您打算在不同 PCB 上的硬件上測試設計，請選擇 No development kit 選項並在 .qsf 中進行適當的引腳分配 file
10. 點擊生成Examp樂設計。 選擇前任amp出現 le Design Directory 窗口。
11.如果要修改設計前amp默認顯示的文件目錄路徑或名稱 (ilk_f_0_example_design), 瀏覽到新路徑並輸入新設計 examp目錄名。
12。 點擊“確定”。

注：在 F-Tile Interlaken Intel FPGA IP design examp文件中，SystemPLL 自動實例化，並連接到 F-Tile Interlaken Intel FPGA IP 核。 design ex中的SystemPLL層級路徑amp是：

example_design.test_env_inst.test_dut.dut.pll

design ex中的SystemPLLample 與收發器共享相同的 156.26 MHz 參考時鐘。

1.3. 目錄結構
F-Tile Interlaken 英特爾 FPGA IP 內核生成以下內容 files 為設計
examp樂：
圖 5. 目錄結構

圖 6 目錄結構

表 2. 硬件設計示例ample File 說明
這些 files在ample_installation_dir>/ilk_f_0_example_design 目錄。

圖 7 硬件設計實例ample File 說明

表 3. 測試平台 File 描述
這 file 在裡面ample_installation_dir>/ilk_f_0_example_design/前ample_design/rtl 目錄。

圖 8 測試平台 File 描述

表 4. 測試平台腳本
這些 files在ample_installation_dir>/ilk_f_0_example_design/前ample_design/testbench 目錄。

圖 9 測試台腳本

1.4. 模擬設計實例amp測試平台
圖 6. 程序

圖 10 模擬設計實例amp測試平台

按照以下步驟模擬測試台：

  1. 在命令提示符下，切換到測試台仿真目錄。 目錄路徑為ample_installation_dir>/example_design/測試平台。
  2. 為您選擇的支持的模擬器運行模擬腳本。 該腳本在模​​擬器中編譯並運行測試平台。 您的腳本應在模擬完成後檢查 SOP 和 EOP 計數是否匹配。

表 5. 運行仿真的步驟

圖 11 運行仿真的步驟

3. 分析結果。 模擬成功發送和接收數據包，並顯示“Test PASSED”。
設計前的測試平台ample 完成以下任務：

  • 實例化 F-Tile Interlaken 英特爾 FPGA IP 核。
  • 打印 PHY 狀態。
  • 檢查元幀同步 (SYNC_LOCK) 和字（塊）邊界
    （字鎖）。
  • 等待各個通道被鎖定和對齊。
  • 開始傳輸數據包。
  • 檢查數據包統計信息：
    — CRC24 錯誤
    — 標準操作程序
    — EOP

以下的ample 輸出說明了一次成功的模擬測試運行：

圖 12 運行仿真的步驟

注：Interlaken design example仿真測試台發送100個數據包，接收100個數據包。

以下的amp文件輸出說明了 Interlaken Look-aside 模式的成功模擬測試運行：

圖 13 運行仿真的步驟

圖 14 運行仿真的步驟

1.5. 編譯和配置硬件設計實例ample

  1. 確保前任ample 設計生成完成。
  2. 在英特爾 Quartus Prime 專業版軟件中，打開英特爾 Quartus Prime 工程ample_installation_dir>/example_design.qpf>。
  3. 上 加工 選單，點擊 開始編譯.
  4. 編譯成功後，一個.sof file 在您指定的目錄中可用。
    按照以下步驟對硬件 ex 進行編程amp帶有 F-tile 的 Intel Agilex 設備上的文件設計：
    一種。 將開發套件連接到主機。
    b. 啟動時鐘控制應用程序，它是開發工具包的一部分。 為 design ex 設置新的頻率amp如下：
    • 對於 NRZ 模式：
    — Si5391 (U18)，OUT0：根據您的設計要求設置 pll_ref_clk(3) 的值。
    • 對於 PAM 模式：
    — Si5391 (U45)，OUT1：根據您的設計要求設置 pll_ref_clk(3) 的值。
    — Si5391 (U19)，OUT1：根據您的設計要求設置為 mac_pll_ref_clk(3) 的值。 C。 點擊 工具 ➤ 程序員 ➤ 硬件設置。
    d. 選擇編程設備。 添加 Intel Agilex I 系列收發器-SoC 開發套件。
    e. 確保這件事 模式 設定為 JTAG.
    F。 選擇 Intel Agilex I 系列器件並單擊 新增設備. 程序員會顯示板上設備之間的連接圖。
    G。 選中 的框。軟體.
    H。 勾選中的方框 編程/配置 柱子。
    一世。 請點擊 開始.

1.6. 測試硬件設計實例ample
編譯 F-tile Interlaken Intel FPGA IP design ex 之後amp文件並配置您的設備，您可以使用系統控制台對 IP 內核及其寄存器進行編程。

按照以下步驟調出系統控制台並測試硬件設計amp樂：

圖 15 測試硬件設計實例ample

圖 16 測試硬件設計實例ample

  • CRC32、CRC24 和校驗器沒有錯誤。
  • 傳輸的 SOP 和 EOP 應與接收到的 SOP 和 EOP 匹配。

以下的amp文件輸出說明了在 Interlaken 模式下成功的測試運行：

圖 17 測試硬件設計實例ample

以下的ample 輸出說明了在 Interlaken Lookaside 模式下成功的測試運行：

圖18

 

2.設計實例amp文件說明

設計前amp文件演示了 Interlaken IP 內核的功能。

2.1.設計實例amp組件
前任ample design 連接系統和 PLL 參考時鐘以及所需的設計組件。 前任amp設計將 IP 內核配置為內部環回模式，並在 IP 內核 TX 用戶數據傳輸接口上生成數據包。 IP 內核通過收發器在內部環迴路徑上發送這些數據包。

IP核接收端在環迴路徑上收到報文後，對Interlaken報文進行處理，並在RX用戶數據傳輸接口上傳輸。 前任amp設計檢查接收到的數據包和傳輸的數據包是否匹配。

F-Tile Interlaken 英特爾 FPGA IP 設計實例amp文件包含以下組件：

  1. F-Tile Interlaken Intel FPGA IP核
  2. 數據包生成器和數據包檢查器
  3. F-Tile 參考和系統 PLL 時鐘 Intel FPGA IP 核

2.2.設計實例amp樂流
F-Tile Interlaken 英特爾 FPGA IP 硬件設計實例ample 完成以下步驟：

  1. 重置 F-tile Interlaken Intel FPGA IP 和 F-Tile。
  2. 釋放 Interlaken IP（系統重置）和 F-tile TX (tile_tx_rst_n) 上的重置。
  3. 在內部環回模式下配置 F-tile Interlaken Intel FPGA IP。
  4. 釋放 F-tile RX (tile_rx_rst_n) 的複位。
  5. 將負載中帶有預定義數據的 Interlaken 數據包流發送到 IP 核的 TX 用戶數據傳輸接口。
  6. 檢查接收到的數據包並報告狀態。 硬件設計中包含的數據包檢查器ample 提供以下基本數據包檢查功能：
    • 檢查傳輸的數據包序列是否正確。
    • 通過在傳輸和接收數據時確保數據包開始(SOP) 和數據包結束(EOP) 計數對齊來檢查接收到的數據是否與預期值匹配。

*其他名稱和品牌可能被聲稱為其他人的財產。

2.3. 接口信號
表 6. 設計實例amp接口信號

圖 19 設計實例amp接口信號

2.4. 登記地圖

筆記：

  • 設計防爆ample 寄存器地址以 0x20** 開頭，而 Interlaken IP 內核寄存器地址以 0x10** 開頭。
  • F-tile PHY 寄存器地址以 0x30** 開頭，而 F-tile FEC 寄存器地址以 0x40** 開頭。 FEC 寄存器僅在 PAM4 模式下可用。
  • 訪問代碼：RO—只讀，RW—讀/寫。
  • 系統控制台讀取設計前ample 在屏幕上註冊並報告測試狀態。

表 7. 設計實例amp寄存器映射

圖 20 設計實例amp寄存器映射

圖 21 設計實例amp寄存器映射

圖 22 設計實例amp寄存器映射

表 8. 設計實例amp用於 Interlaken 後備設計示例的寄存器映射ample
生成設計前時使用此寄存器映射amp啟用 Interlaken Look-aside Mode 參數的文件。

圖 24 設計實例amp用於 Interlaken 後備設計示例的寄存器映射ample

圖 25 設計實例amp用於 Interlaken 後備設計示例的寄存器映射ample

圖 26 設計實例amp用於 Interlaken 後備設計示例的寄存器映射ample

2.5. 重置
在 F-Tile Interlaken Intel FPGA IP 核中，您啟動復位 (reset_n=0) 並保持直到 IP 核返回復位確認 (reset_ack_n=0)。 復位移除後（reset_n=1），復位確認返回到其初始狀態（reset_ack_n=1）。 在設計前amp文件中，rst_ack_sticky 寄存器保存復位確認斷言，然後觸發復位的移除 (reset_n=1)。 您可以使用適合您的設計需要的替代方法。

重要的： 在任何需要內部串行環回的場景下，都必須按照特定的順序分別釋放F-tile的TX和RX。 有關詳細信息，請參閱系統控制台腳本。

圖 7. NRZ 模式下的複位序列

圖 27 NRZ 模式下的複位序列

圖 8. PAM4 模式下的複位序列

圖 28 NRZ 模式下的複位序列

 

3. F-Tile Interlaken 英特爾 FPGA IP 設計實例amp用戶指南檔案

如果未列出 IP 核版本，則適用先前 IP 核版本的用戶指南。

圖 29 NRZ 模式下的複位序列

 

4. F-Tile Interlaken Intel FPGA IP Design Ex 文檔修訂歷史amp用戶指南

圖 30 F-Tile Interlaken Intel FPGA IP Design Ex 文檔修訂歷史amp用戶指南

 

英特爾公司。 版權所有。 英特爾、英特爾標識和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾保證其 FPGA 和半導體產品的性能符合當前要求
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文件/資源

英特爾 F-Tile Interlaken FPGA IPDesign Example [pdf] 使用者指南
F-Tile Interlaken FPGA IPDesign Example

參考

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