intel F-Tile Interlaken FPGA IPDesign Example Guide d'utilisation

 

Aghjurnatu per Intel® Quartus® Prime Design Suite: 21.4
Versione IP: 3.1.0

1. Guida Quick Start

U core F-Tile Interlaken Intel® FPGA IP furnisce un bancu di prova di simulazione è un disignu hardware example chì sustene a compilazione è a prova di hardware. Quandu generate u disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu.

U bancu di prova è u disignu example supporta i modi NRZ è PAM4 per i dispositi F-tile.
U core F-Tile Interlaken Intel FPGA IP genera design examples per i seguenti cumminzioni supportati di numeru di corsi è tassi di dati.

Table 1. Cumminzioni IP Supportate di Numeru di Lanes è Data Rates
E seguenti combinazioni sò supportate in u software Intel Quartus® Prime Pro Edition versione 21.4. Tuttu
altre combinazioni seranu supportate in una futura versione di l'Intel Quartus Prime Pro Edition.

 

Figura 1. Passi di sviluppu per u Design Example

(1) Questa variante supporta u Modu Interlaken Look-aside.
(2) Per un disignu di cunfigurazione di 10 corsie, u F-tile richiede 12 corsie di TX PMA per attivà u clock transceiver ligatu per minimizzà l'inclinazione di u canali.

* Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.

U F-Tile Interlaken Intel FPGA IP core design example supporta e seguenti caratteristiche:

• Modu di loopback seriale TX à RX internu
• Genera automaticamente pacchetti di dimensione fissa
• Capacità di cuntrollu di pacchettu di basa
• Capacità di utilizà a Console di Sistema per resettate u disignu per u scopu di re-test

Figura 2. Diagramu Block High-level

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• F-Tile Interlaken Intel FPGA IP Release Notes

1.1. Requisiti di Hardware è Software
Per pruvà l'example design, aduprate i seguenti hardware è software:

• Versione di u software Intel Quartus Prime Pro Edition 21.4
• Consola di sistema dispunibule cù u software Intel Quartus Prime Pro Edition
• Un simulatore supportatu:
  — Sinossi* VCS*
  - Sinopsys VCS MX
  — Siemens* EDA ModelSim* SE ou Questa*
  — Cadence* Xcelium*
• Kit di sviluppu Intel Agilex™ I-Series Transceiver-SoC

1.2. Generazione di u Design
Figura 3. Prucedura

Segui questi passi per generà u disignu example è testbench:

1. In u software Intel Quartus Prime Pro Edition, cliccate File ➤ New Project Wizard per creà un novu prughjettu Intel Quartus Prime, o cliccate File ➤ Open Project per apre un prughjettu Intel Quartus Prime esistente. L'assistente vi invita à specificà un dispositivu.
2. Specificate a famiglia di dispositivi Agilex è selezziunate un dispositivu cù F-Tile per u vostru disignu.
3. In u Catalogu IP, localizza è fate doppiu clicu F-Tile Interlaken Intel FPGA IP. A finestra New IP Variant si vede.
4. Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip.
5. Cliccate OK. L'editore di paràmetri appare.

Figura 4. Esampu Design Tab

6. In a tabulazione IP, specificate i paràmetri per a vostra variazione di u core IP.
7. Nantu à l'Example Design tab, selezziunate l'opzione Simulazione per generà u testbench. Selezziunate l'opzione Sintesi per generà u disignu hardware example. Duvete selezziunate almenu una di l'opzioni di Simulazione è Sintesi per generà u disignu example.
8. Per u Formatu HDL Generated, l'opzione Verilog è VHDL hè dispunibule.
9. Per Target Development Kit, selezziunate l'Agilex I-Series Transceiver-SOC Development Kit.

Nota: Quandu selezziunate l'opzione Kit di Sviluppu, l'assignazioni di pin sò stabilite secondu u numeru di parte di u dispositivu Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) è pò differisce da u vostru dispositivu sceltu. Se avete intenzione di pruvà u disignu nantu à u hardware in un PCB diversu, selezziunate l'opzione No kit di sviluppu è fate l'assignazioni di pin appropritate in u .qsf. file
10. Cliccate Generate Exampu Design. U Select ExampA finestra di u Design Directory appare.
11. Sè vo vulete mudificà u disignu exampu percorsu di u cartulare o nome da i paràmetri predeterminati affissati (ilk_f_0_example_design), cercate à a nova strada è scrive u novu disignu exampu nome di u cartulare.
12. Cliccate OK.

Nota: In u F-Tile Interlaken Intel FPGA IP design example, un SystemPLL hè instantiatu automaticamente, è cunnessu à F-Tile Interlaken Intel FPGA core IP. U percorsu di a gerarchia SystemPLL in u disignu example hè:

example_design.test_env_inst.test_dut.dut.pll

U SystemPLL in u disignu example sparte u listessu clock di riferimentu 156.26 MHz cum'è u Transceiver.

1.3. Struttura di u repertoriu
U core IP F-Tile Interlaken Intel FPGA genera i seguenti files per u disignu
exampLe:
Figura 5. Struttura di u repertoriu

Table 2. Hardware Design Example File Descrizzioni
Quessi files sò in uample_installation_dir>/ilk_f_0_exampannuariu le_design.

Table 3. Testbench File Descrizzione
Questu file hè in uample_installation_dir>/ilk_f_0_example_design/exampannuariu le_design/rtl.

Table 4. Testbench Scripts
Quessi files sò in uample_installation_dir>/ilk_f_0_example_design/exampdirectory le_design/testbench.

1.4. Simulazione di u Design Example Testbench
Figura 6. Prucedura

Segui questi passi per simulà u testbench:

1. À u prompt di cumanda, cambia à u cartulare di simulazione di testbench. A strada di u cartulare hèample_installation_dir>/example_design/testbench.
2. Eseguite u script di simulazione per u simulatore supportatu di a vostra scelta. U script compile è corre u testbench in u simulatore. U vostru script deve verificà chì i cunti SOP è EOP currispondenu dopu chì a simulazione hè cumpleta.

Table 5. Passi per Run Simulation

3. Analizà i risultati. Una simulazione riescita manda è riceve pacchetti, è mostra "Test PASSED".
U bancu di prova per u disignu example compie i seguenti compiti:

• Instanzia u core IP F-Tile Interlaken Intel FPGA.
• Stampa u statutu PHY.
• Verifica a sincronizazione di metaframe (SYNC_LOCK) è e fruntiere di parola (bloccu).
  (WORD_LOCK).
• Aspetta chì i corsi individuali sò chjusi è allinati.
• Cumincia a trasmette i pacchetti.
• Cuntrolla statistiche di pacchetti:
  - Errori CRC24
  - SOP
  - EOP

I seguenti sampL'output di le illustra un test di simulazione successu:

Nota: U disignu di Interlaken example simulation testbench manda 100 pacchetti è riceve 100 pacchetti.

I seguenti sampLe output illustra un test di simulazione riuscito per il modo Interlaken Look-aside:

1.5. Cumpilà è cunfigurà u Disegnu Hardware Example

1. Assicuratevi l'exampa generazione di design hè cumpleta.
2. In u software Intel Quartus Prime Pro Edition, apre u prughjettu Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Nantu à u Trattamentu menu, cliccate Cuminciate a compilazione.
4. Dopu a compilazione successu, un .sof file hè dispunibule in u vostru repertoriu specificatu.
   Segui questi passi per programà u hardware exampu disignu nantu à u dispositivu Intel Agilex cù F-tile:
   a. Cunnette u Kit di Sviluppu à u computer host.
   b. Lanciate l'applicazione Clock Control, chì face parte di u kit di sviluppu. Stabbilisce frequenze novi per u disignu example cum'è seguente:
   • Per u modu NRZ:
   - Si5391 (U18), OUT0: Set à u valore di pll_ref_clk(3) per u vostru requisitu di disignu.
   • Per u modu PAM:
   - Si5391 (U45), OUT1: Set à u valore di pll_ref_clk(3) per u vostru requisitu di disignu.
   - Si5391 (U19), OUT1: Set à u valore di mac_pll_ref_clk(3) per u vostru requisitu di disignu. c. Cliccate Strumenti ➤ Programmatore ➤ Configurazione Hardware.
   d. Selezziunà un dispusitivu di prugrammazione. Aghjunghjite l'Intel Agilex I-Series Transceiver-SoC Development Kit.
   e. Assicuratevi chì Modu hè pusatu à JTAG.
   f. Selezziunate u dispositivu Intel Agilex I-Series è cliccate Aggiungi Dispositivo. U programatore mostra un diagramma di e cunnessione trà i dispositi nantu à u vostru bordu.
   g. Verificate a casella per u .sof.
   h. Verificate a casella in u Prugrammu / Configurazione culonna.
   i. Cliccate Principià.

1.6. Testing u Hardware Design Example
Dopu avè compilatu u F-tile Interlaken Intel FPGA IP design example è cunfigurà u vostru dispusitivu, vi ponu aduprà u System Console à prugrammà u core IP è i so registri.

Segui questi passi per appruntà a Console di Sistema è pruvà u disignu di hardware exampLe:

• Nisun errore per CRC32, CRC24, è verificatore.
• I SOP è EOP trasmessi duveranu currisponde à i SOP è EOP ricevuti.

I seguenti sampL'output di u lettu illustra un test run successu in u modu Interlaken:

I seguenti sampL'output di u lettu illustra un test run successu in u modu Interlaken Lookaside:

 

2. Design Example Description

U disignu example mostra e funziunalità di u core IP di Interlaken.

2.1. Design Exampi cumpunenti
L'exampu disignu cunnetta u sistema è l'orologi di riferimentu PLL è i cumpunenti di cuncepimentu richiesti. L'exampu disignu cunfigura u core IP in modu di loopback internu è genera pacchetti nantu à l'interfaccia di trasferimentu di dati d'utilizatore IP core TX. U core IP manda sti pacchetti nantu à u percorsu di loopback internu attraversu u transceiver.

Dopu chì u receptore core IP riceve i pacchetti nantu à u percorsu di loopback, processa i pacchetti di Interlaken è li trasmette nantu à l'interfaccia di trasferimentu di dati d'utilizatori RX. L'example design verifica chì i pacchetti ricevuti è trasmessi currispondenu.

U F-Tile Interlaken Intel FPGA IP design example include i seguenti cumpunenti:

1. F-Tile Interlaken Intel FPGA core IP
2. Generatore di pacchetti è verificatore di pacchetti
3. Riferimentu F-Tile è Sistema PLL Clocks Intel FPGA IP core

2.2. Design Example Flow
U F-Tile Interlaken Intel FPGA IP hardware design example compie i seguenti passi:

1. Ripristina u F-tile Interlaken Intel FPGA IP è F-Tile.
2. Rilascia u resettore nantu à Interlaken IP (reset di u sistema) è F-tile TX (tile_tx_rst_n).
3. Configura u F-tile Interlaken Intel FPGA IP in u modu di loopback internu.
4. Rilascia u reset di F-tile RX (tile_rx_rst_n).
5. Invia un flussu di pacchetti Interlaken cù dati predefiniti in u payload à l'interfaccia di trasferimentu di dati d'utilizatore TX di u core IP.
6. Cuntrolla i pacchetti ricevuti è raporta u statutu. U verificatore di pacchetti inclusu in u disignu hardware example fornisce e seguenti capacità basiche di cuntrollu di pacchetti:
   • Verificate chì a sequenza di pacchetti trasmessi hè curretta.
   • Verificate chì i dati ricivuti currispondenu à i valori previsti, assicurendu chì l'iniziu di u pacchettu (SOP) è a fine di u pacchettu (EOP) s'allineanu mentre i dati sò trasmessi è ricevuti.

* Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.

2.3. Segnali d'interfaccia
Table 6. Design Example Signali d'interfaccia

2.4. Registrate Mappa

Nota:

• Design Exampl'indirizzu di u registru di u registru cumencia cù 0x20** mentre l'indirizzu di u registru di u core IP di Interlaken principia cù 0x10**.
• L'indirizzu di registru F-tile PHY principia cù 0x30** mentre l'indirizzu di registru F-tile FEC cumencia cù 0x40**. U registru FEC hè dispunibule solu in u modu PAM4.
• Codici d'accessu: RO - Lettura solu, è RW - Lettura / Scrittura.
• A cunsola di u sistema leghje u disignu example registra è raporta u statu di prova nantu à u screnu.

Table 7. Design Example Register Map

Table 8. Design Example Register Map for Interlaken Look-aside Design Example
Aduprate sta mappa di registru quandu generate u disignu example with Enable Interlaken Look-aside Mode paràmetru attivatu.

2.5. Resetten
In u core IP F-Tile Interlaken Intel FPGA, iniziate u reset (reset_n = 0) è mantene finu à chì u core IP torna una ricunniscenza di reset (reset_ack_n = 0). Dopu chì u reset hè sguassatu (reset_n=1), a ricunniscenza di reset torna à u so statu iniziale (reset_ack_n=1). In u disignu example, un registru rst_ack_sticky cuntene l'affirmazione di ricunniscenza di reset è poi attiva a rimuzione di u reset (reset_n=1). Pudete aduprà metudi alternativi chì si adattanu à i vostri bisogni di disignu.

Impurtante: In ogni scenariu induve u loopback seriale internu hè necessariu, duvete liberà TX è RX di u F-tile separatamente in un ordine specificu. Vede u script di cunsola di u sistema per più infurmazione.

Figura 7. Reset Sequence in Mode NRZ

Figura 8. Reset Sequence in Mode PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.

 

4. Storia di Revisione Documentale per F-Tile Interlaken Intel FPGA IP Design Example Guide d'utilisation

 

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à u currente
specificazioni in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.

 

Leghjite più nantu à stu manuale è scaricate PDF:

Documenti / Risorse

intel F-Tile Interlaken FPGA IPDesign Example [pdfGuida di l'utente F-Tile Interlaken FPGA IPDesign Example

Referenze

• Manuale d'usu