intel F-Tile Interlaken FPGA IPdesign Example Οδηγός χρήσης

Περιεχόμενα κρύβω

1 intel F-Tile Interlaken FPGA IPdesign Example Οδηγός χρήσης

2 1. Οδηγός γρήγορης εκκίνησης

3 2. Σχεδιασμός Πχample Περιγραφή

4 3. F-Tile Interlaken Intel FPGA IP Design Example Αρχεία οδηγού χρήσης

5 4. Ιστορικό αναθεώρησης εγγράφου για F-Tile Interlaken Intel FPGA IP Design Example Οδηγός χρήσης

6 Έγγραφα / Πόροι

6.1 Αναφορές

7 Σχετικές αναρτήσεις

intel F-Tile Interlaken FPGA IPdesign Example Οδηγός χρήσης

Ενημερώθηκε για την Intel® Quartus® Prime Design Suite: 21.4
Έκδοση IP: 3.1.0

1. Οδηγός γρήγορης εκκίνησης

Ο πυρήνας IP F-Tile Interlaken Intel® FPGA παρέχει έναν πάγκο δοκιμών προσομοίωσης και έναν σχεδιασμό υλικού example που υποστηρίζει τη μεταγλώττιση και τη δοκιμή υλικού. Όταν δημιουργείτε το σχέδιο π.χample, ο επεξεργαστής παραμέτρων δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση, τη μεταγλώττιση και τη δοκιμή του σχεδίου.

Ο πάγκος δοκιμών και ο σχεδιασμός π.χampυποστηρίζει τη λειτουργία NRZ και PAM4 για συσκευές πλακιδίων F.
Ο πυρήνας IP F-Tile Interlaken Intel FPGA δημιουργεί π.χamples για τους ακόλουθους υποστηριζόμενους συνδυασμούς αριθμού λωρίδων και ρυθμών δεδομένων.

Πίνακας 1. Συνδυασμοί που υποστηρίζονται IP του αριθμού λωρίδων και των ρυθμών δεδομένων
Οι ακόλουθοι συνδυασμοί υποστηρίζονται στην έκδοση 21.4 του λογισμικού Intel Quartus® Prime Pro Edition. Ολοι
άλλοι συνδυασμοί θα υποστηρίζονται σε μελλοντική έκδοση του Intel Quartus Prime Pro Edition.

Εικόνα 1. Βήματα Ανάπτυξης για το Σχεδιασμό Π.χample

(1) Αυτή η παραλλαγή υποστηρίζει τη λειτουργία κοίταγμα στην άκρη του Ιντερλάκεν.
(2) Για μια σχεδίαση διαμόρφωσης 10 λωρίδων, το πλακίδιο F απαιτεί 12 λωρίδες TX PMA για να ενεργοποιηθεί ο χρονισμός του συνδεδεμένου πομποδέκτη για την ελαχιστοποίηση της λοξής καναλιού.

*Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.

Το F-Tile Interlaken Intel FPGA IP core design example υποστηρίζει τα ακόλουθα χαρακτηριστικά:

Εσωτερική λειτουργία επαναφοράς σε σειρά TX σε RX
Δημιουργεί αυτόματα πακέτα σταθερού μεγέθους
Βασικές δυνατότητες ελέγχου πακέτων
Δυνατότητα χρήσης της Κονσόλας Συστήματος για επαναφορά της σχεδίασης για σκοπούς επαναληπτικής δοκιμής

Εικόνα 2. Μπλοκ διάγραμμα υψηλού επιπέδου

Σχετικές Πληροφορίες

Οδηγός χρήσης F-Tile Interlaken Intel FPGA IP
Σημειώσεις έκδοσης F-Tile Interlaken Intel FPGA IP

1.1. Απαιτήσεις υλικού και λογισμικού
Για να δοκιμάσετε τον πρώηνampγια το σχεδιασμό, χρησιμοποιήστε το ακόλουθο υλικό και λογισμικό:

Έκδοση λογισμικού Intel Quartus Prime Pro Edition 21.4
Κονσόλα συστήματος διαθέσιμη με το λογισμικό Intel Quartus Prime Pro Edition
Ένας υποστηριζόμενος προσομοιωτής:
— Synopsys* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE ή Questa*
— Cadence* Xcelium*

Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. Δημιουργία του Σχεδίου
Εικόνα 3. Διαδικασία

Ακολουθήστε αυτά τα βήματα για να δημιουργήσετε το σχέδιο π.χample και testbench:

Στο λογισμικό Intel Quartus Prime Pro Edition, κάντε κλικ File ➤ New Project Wizard για να δημιουργήσετε ένα νέο έργο Intel Quartus Prime ή κάντε κλικ File ➤ Ανοίξτε το Project για να ανοίξετε ένα υπάρχον έργο Intel Quartus Prime. Ο οδηγός σας ζητά να καθορίσετε μια συσκευή.

Καθορίστε την οικογένεια συσκευών Agilex και επιλέξτε συσκευή με F-Tile για το σχέδιό σας.
Στον Κατάλογο IP, εντοπίστε και κάντε διπλό κλικ στο F-Tile Interlaken Intel FPGA IP. Εμφανίζεται το παράθυρο New IP Variant.

Καθορίστε ένα όνομα ανώτατου επιπέδου για την προσαρμοσμένη παραλλαγή IP σας. Το πρόγραμμα επεξεργασίας παραμέτρων αποθηκεύει τις ρυθμίσεις παραλλαγής IP σε α file ονομάστηκε .ip.
Κάντε κλικ στο OK. Εμφανίζεται ο επεξεργαστής παραμέτρων.

Εικόνα 4. Πρample Σχεδίαση Καρτέλα

6. Στην καρτέλα IP, καθορίστε τις παραμέτρους για την παραλλαγή του πυρήνα IP σας.
7. Επί του ΕξampΣτην καρτέλα Σχεδίαση, επιλέξτε την επιλογή Προσομοίωση για να δημιουργήσετε τον πάγκο δοκιμών. Επιλέξτε την επιλογή Σύνθεση για να δημιουργήσετε τη σχεδίαση υλικού π.χample. Πρέπει να επιλέξετε τουλάχιστον μία από τις επιλογές Προσομοίωσης και Σύνθεσης για να δημιουργήσετε το σχέδιο π.χample.
8. Για Generated HDL Format, είναι διαθέσιμη η επιλογή Verilog και VHDL.
9. Για το Target Development Kit, επιλέξτε το Agilex I-Series Transceiver-SOC Development Kit.

Σημείωση: Όταν επιλέγετε την επιλογή Development Kit, οι εκχωρήσεις ακίδων ορίζονται σύμφωνα με τον αριθμό συσκευής Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) και ενδέχεται να διαφέρουν από τη συσκευή που έχετε επιλέξει. Εάν σκοπεύετε να δοκιμάσετε τη σχεδίαση σε υλικό σε διαφορετικό PCB, επιλέξτε Χωρίς κιτ ανάπτυξης και κάντε τις κατάλληλες αντιστοιχίσεις ακίδων στο .qsf file
10. Κάντε κλικ στο Generate Example Design. Το Select ExampΕμφανίζεται το παράθυρο Design Directory.
11. Εάν θέλετε να τροποποιήσετε το σχέδιο π.χample διαδρομή καταλόγου ή όνομα από τις προεπιλογές που εμφανίζονται (ilk_f_0_example_design), περιηγηθείτε στη νέα διαδρομή και πληκτρολογήστε το νέο σχέδιο π.χampόνομα καταλόγου.
12. Κάντε κλικ στο OK.

Σημείωση: Στη σχεδίαση IP F-Tile Interlaken Intel FPGA π.χampΈτσι, ένα SystemPLL εγκαθίσταται αυτόματα και συνδέεται στον πυρήνα IP F-Tile Interlaken Intel FPGA. Η διαδρομή ιεραρχίας SystemPLL στη σχεδίαση π.χample είναι:

example_design.test_env_inst.test_dut.dut.pll

Το SystemPLL στο σχεδιασμό π.χampΤο le μοιράζεται το ίδιο ρολόι αναφοράς 156.26 MHz με τον πομποδέκτη.

1.3. Δομή καταλόγου
Ο πυρήνας IP F-Tile Interlaken Intel FPGA δημιουργεί τα ακόλουθα files για το σχέδιο
example:
Εικόνα 5. Δομή καταλόγου

Πίνακας 2. Σχεδιασμός υλικού Εξample File Περιγραφές
Αυτοί files βρίσκονται στοample_installation_dir>/ilk_f_0_exampκατάλογος le_design.

Πίνακας 3. Πάγκος δοκιμών File Περιγραφή
Αυτό file είναι μέσα στοample_installation_dir>/ilk_f_0_example_design/exampκατάλογος le_design/rtl.

Πίνακας 4. Testbench Scripts
Αυτοί files βρίσκονται στοample_installation_dir>/ilk_f_0_example_design/exampκατάλογος le_design/testbench.

1.4. Προσομοίωση του Σχεδιασμού Π.χample Testbench
Εικόνα 6. Διαδικασία

Ακολουθήστε αυτά τα βήματα για να προσομοιώσετε τον πάγκο δοκιμών:

Στη γραμμή εντολών, αλλάξτε στον κατάλογο προσομοίωσης testbench. Η διαδρομή καταλόγου είναιample_installation_dir>/π.χample_design/testbench.

Εκτελέστε το σενάριο προσομοίωσης για τον υποστηριζόμενο προσομοιωτή της επιλογής σας. Το σενάριο μεταγλωττίζει και εκτελεί το testbench στον προσομοιωτή. Το σενάριό σας θα πρέπει να ελέγξει ότι οι μετρήσεις SOP και EOP ταιριάζουν μετά την ολοκλήρωση της προσομοίωσης.

Πίνακας 5. Βήματα για την εκτέλεση της προσομοίωσης

3. Αναλύστε τα αποτελέσματα. Μια επιτυχημένη προσομοίωση στέλνει και λαμβάνει πακέτα και εμφανίζει το "Test PASSED".
Ο πάγκος δοκιμών για το σχέδιο π.χample ολοκληρώνει τις παρακάτω εργασίες:

Δημιουργεί τον πυρήνα IP F-Tile Interlaken Intel FPGA.
Εκτυπώνει την κατάσταση PHY.
Ελέγχει τα όρια συγχρονισμού metaframe (SYNC_LOCK) και λέξης (μπλοκ)
(WORD_LOCK).
Περιμένει να κλειδωθούν και να ευθυγραμμιστούν μεμονωμένες λωρίδες.
Ξεκινά τη μετάδοση πακέτων.
Ελέγχει τα στατιστικά των πακέτων:
— Σφάλματα CRC24
— SOP
— ΕΟΠ

Το παρακάτω sampΗ έξοδος le απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση προσομοίωσης:

Σημείωση: Το σχέδιο Interlaken π.χample simulation testbench στέλνει 100 πακέτα και λαμβάνει 100 πακέτα.

Το παρακάτω sampΤο le output απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση προσομοίωσης για τη λειτουργία Interlaken Look-aside:

1.5. Μεταγλώττιση και διαμόρφωση του Σχεδίου Υλικού Π.χample

Εξασφαλίστε την πρώηνampΗ παραγωγή σχεδίου έχει ολοκληρωθεί.
Στο λογισμικό Intel Quartus Prime Pro Edition, ανοίξτε το έργο Intel Quartus Primeample_installation_dir>/π.χample_design.qpf>.
στο Επεξεργασία μενού, κάντε κλικ Έναρξη μεταγλώττισης.
Μετά την επιτυχή σύνταξη, ένα .sof file είναι διαθέσιμο στον καθορισμένο κατάλογο σας.
Ακολουθήστε αυτά τα βήματα για να προγραμματίσετε το υλικό π.χampΣχεδιασμός στη συσκευή Intel Agilex με F-tile:
ένα. Συνδέστε το κιτ ανάπτυξης στον κεντρικό υπολογιστή.
σι. Εκκινήστε την εφαρμογή Clock Control, η οποία αποτελεί μέρος του κιτ ανάπτυξης. Ορίστε νέες συχνότητες για τη σχεδίαση π.χampως εξής:
• Για λειτουργία NRZ:
— Si5391 (U18), OUT0: Ορίστε την τιμή pll_ref_clk(3) ανά απαίτηση σχεδίασης.
• Για λειτουργία PAM:
— Si5391 (U45), OUT1: Ορίστε την τιμή pll_ref_clk(3) ανά απαίτηση σχεδίασης.
— Si5391 (U19), OUT1: Ορίστε την τιμή mac_pll_ref_clk(3) ανά απαίτηση σχεδίασης. ντο. Κλικ Εργαλεία ➤ Προγραμματιστής ➤ Ρύθμιση υλικού.
ρε. Επιλέξτε μια συσκευή προγραμματισμού. Προσθέστε το κιτ ανάπτυξης Intel Agilex I-Series Transceiver-SoC.
μι. Βεβαιωθείτε ότι Τρόπος έχει οριστεί σε JTAG.
φά. Επιλέξτε τη συσκευή Intel Agilex I-Series και κάντε κλικ Προσθήκη συσκευής. Ο προγραμματιστής εμφανίζει ένα διάγραμμα των συνδέσεων μεταξύ των συσκευών στην πλακέτα σας.
σολ. Επιλέξτε το πλαίσιο για το .σοφ.
η. Επιλέξτε το πλαίσιο στο Πρόγραμμα/Διαμόρφωση στήλη.
Εγώ. Κάντε κλικ Αρχή.

1.6. Δοκιμή του Σχεδιασμού Υλικού Π.χample
Αφού μεταγλωττίσετε το F-tile Interlaken Intel FPGA IP design exampκαι να διαμορφώσετε τη συσκευή σας, μπορείτε να χρησιμοποιήσετε την Κονσόλα συστήματος για να προγραμματίσετε τον πυρήνα IP και τους καταχωρητές του.

Ακολουθήστε αυτά τα βήματα για να εμφανίσετε την Κονσόλα συστήματος και να δοκιμάσετε τη σχεδίαση υλικού π.χample:

Δεν υπάρχουν σφάλματα για CRC32, CRC24 και πούλι.
Τα μεταδιδόμενα SOP και EOP θα πρέπει να ταιριάζουν με τα SOP και EOP που λαμβάνονται.

Το παρακάτω sampΗ έξοδος le απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση σε λειτουργία Interlaken:

Το παρακάτω sampΤο le output απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση στη λειτουργία Interlaken Lookaside:

2. Σχεδιασμός Πχample Περιγραφή

Το σχέδιο π.χampΤο le δείχνει τις λειτουργίες του πυρήνα IP Interlaken.

2.1. Σχεδιασμός Πχample Components
Ο πρώηνampΤο le design συνδέει τα ρολόγια αναφοράς συστήματος και PLL και τα απαιτούμενα εξαρτήματα σχεδιασμού. Ο πρώηνampΤο le design διαμορφώνει τον πυρήνα IP σε λειτουργία εσωτερικής επαναφοράς και δημιουργεί πακέτα στη διεπαφή μεταφοράς δεδομένων χρήστη του πυρήνα IP TX. Ο πυρήνας IP στέλνει αυτά τα πακέτα στην εσωτερική διαδρομή επαναφοράς μέσω του πομποδέκτη.

Αφού ο δέκτης πυρήνα IP λάβει τα πακέτα στη διαδρομή επαναφοράς, επεξεργάζεται τα πακέτα Interlaken και τα μεταδίδει στη διεπαφή μεταφοράς δεδομένων χρήστη RX. Ο πρώηνampΤο le design ελέγχει ότι τα πακέτα που λαμβάνονται και μεταδίδονται ταιριάζουν.

Το F-Tile Interlaken Intel FPGA IP design exampΤο le περιλαμβάνει τα ακόλουθα στοιχεία:

F-Tile Interlaken Intel FPGA IP πυρήνας
Γεννήτρια πακέτων και Έλεγχος πακέτων
F-Tile Reference and System PLL Clocks Πυρήνας IP Intel FPGA

2.2. Σχεδιασμός Πχample Flow
Ο σχεδιασμός υλικού F-Tile Interlaken Intel FPGA IP π.χample ολοκληρώνει τα παρακάτω βήματα:

Επαναφέρετε το F-tile Interlaken Intel FPGA IP και F-Tile.
Απελευθερώστε την επαναφορά σε Interlaken IP (επαναφορά συστήματος) και F-tile TX (tile_tx_rst_n).
Ρυθμίζει το F-tile Interlaken Intel FPGA IP σε λειτουργία εσωτερικού βρόχου.
Απελευθερώστε την επαναφορά του F-tile RX (tile_rx_rst_n).
Στέλνει μια ροή πακέτων Interlaken με προκαθορισμένα δεδομένα στο ωφέλιμο φορτίο στη διεπαφή μεταφοράς δεδομένων χρήστη TX του πυρήνα IP.

Ελέγχει τα ληφθέντα πακέτα και αναφέρει την κατάσταση. Ο έλεγχος πακέτων που περιλαμβάνεται στη σχεδίαση υλικού π.χampΤο le παρέχει τις ακόλουθες βασικές δυνατότητες ελέγχου πακέτων:
• Βεβαιωθείτε ότι η ακολουθία των μεταδιδόμενων πακέτων είναι σωστή.
• Ελέγχει ότι τα λαμβανόμενα δεδομένα ταιριάζουν με τις αναμενόμενες τιμές διασφαλίζοντας ότι τόσο οι μετρήσεις έναρξης του πακέτου (SOP) όσο και του τέλους του πακέτου (EOP) ευθυγραμμίζονται κατά τη μετάδοση και τη λήψη δεδομένων.

*Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.

2.3. Σήματα διεπαφής
Πίνακας 6. Σχεδιασμός Εξample Σήματα διεπαφής

2.4. Εγγραφή χάρτη

Σημείωμα:

Design ExampΗ διεύθυνση μητρώου le ξεκινά με 0x20** ενώ η διεύθυνση μητρώου πυρήνα IP του Interlaken ξεκινά με 0x10**.

Η διεύθυνση μητρώου F-tile PHY ξεκινά με 0x30** ενώ η διεύθυνση μητρώου F-tile FEC ξεκινά με 0x40**. Το μητρώο FEC είναι διαθέσιμο μόνο στη λειτουργία PAM4.
Κωδικός πρόσβασης: RO—Μόνο για ανάγνωση και RW—Read/Write.
Η κονσόλα συστήματος διαβάζει τη σχεδίαση π.χampΤο le καταχωρεί και αναφέρει την κατάσταση της δοκιμής στην οθόνη.

Πίνακας 7. Σχεδιασμός Εξample Εγγραφή χάρτη

Πίνακας 8. Σχεδιασμός Εξample Εγγραφή Χάρτης για Interlaken Look-aside Design Example
Χρησιμοποιήστε αυτόν τον χάρτη εγγραφής όταν δημιουργείτε το σχέδιο π.χample με ενεργοποιημένη την παράμετρο Enable Interlaken Look-aside Mode.

2.5. Επαναφορά
Στον πυρήνα IP F-Tile Interlaken Intel FPGA IP, ξεκινάτε την επαναφορά (reset_n=0) και κρατάτε πατημένο μέχρι ο πυρήνας IP να επιστρέψει μια επιβεβαίωση επαναφοράς (reset_ack_n=0). Αφού αφαιρεθεί η επαναφορά (reset_n=1), η επιβεβαίωση επαναφοράς επιστρέφει στην αρχική της κατάσταση (reset_ack_n=1). Στο σχέδιο π.χample, ένας καταχωρητής rst_ack_sticky διατηρεί τον ισχυρισμό επιβεβαίωσης επαναφοράς και στη συνέχεια ενεργοποιεί την κατάργηση της επαναφοράς (reset_n=1). Μπορείτε να χρησιμοποιήσετε εναλλακτικές μεθόδους που ταιριάζουν στις σχεδιαστικές σας ανάγκες.

Σπουδαίος: Σε κάθε σενάριο όπου απαιτείται η εσωτερική σειριακή επαναφορά βρόχου, πρέπει να απελευθερώσετε TX και RX του πλακιδίου F ξεχωριστά με μια συγκεκριμένη σειρά. Ανατρέξτε στη δέσμη ενεργειών της κονσόλας συστήματος για περισσότερες πληροφορίες.

Εικόνα 7. Επαναφορά ακολουθίας σε λειτουργία NRZ

Εικόνα 8. Επαναφορά ακολουθίας σε λειτουργία PAM4

3. F-Tile Interlaken Intel FPGA IP Design Example Αρχεία οδηγού χρήσης

Εάν δεν αναφέρεται μια έκδοση πυρήνα IP, ισχύει ο οδηγός χρήσης για την προηγούμενη έκδοση πυρήνα IP.

4. Ιστορικό αναθεώρησης εγγράφου για F-Tile Interlaken Intel FPGA IP Design Example Οδηγός χρήσης

Intel Corporation. Με την επιφύλαξη παντός δικαιώματος. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των FPGA και των προϊόντων ημιαγωγών της στο ρεύμα
προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες.

Διαβάστε περισσότερα για αυτό το εγχειρίδιο και κατεβάστε το PDF: