intel F-ไทล์ Interlaken FPGA IPDesign Example คู่มือผู้ใช้

 

อัปเดตสำหรับ Intel® Quartus® Prime Design Suite: 21.4
เวอร์ชันไอพี: 3.1.0

1. คู่มือเริ่มต้นอย่างรวดเร็ว

คอร์ F-Tile Interlaken Intel® FPGA IP มอบม้านั่งทดสอบการจำลองและการออกแบบฮาร์ดแวร์ เช่นampที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์ เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileที่จำเป็นในการจำลอง รวบรวม และทดสอบการออกแบบ

ม้านั่งทดสอบและการออกแบบเช่นample รองรับโหมด NRZ และ PAM4 สำหรับอุปกรณ์ F-tile
F-Tile Interlaken Intel FPGA IP core สร้างการออกแบบเช่นampไฟล์สำหรับการรวมจำนวนเลนและอัตราข้อมูลที่รองรับต่อไปนี้

ตารางที่ 1. IP รองรับชุดค่าผสมของจำนวนเลนและอัตราข้อมูล
ชุดค่าผสมต่อไปนี้ได้รับการสนับสนุนในซอฟต์แวร์ Intel Quartus® Prime Pro Edition เวอร์ชัน 21.4 ทั้งหมด
ชุดค่าผสมอื่นๆ จะได้รับการสนับสนุนใน Intel Quartus Prime Pro Edition เวอร์ชันอนาคต

 

รูปที่ 1 ขั้นตอนการพัฒนาสำหรับการออกแบบ เช่นample

(1) ตัวแปรนี้รองรับ Interlaken Look-aside Mode
(2) สำหรับการออกแบบการกำหนดค่า 10 เลน F-tile ต้องการ 12 เลนของ TX PMA เพื่อเปิดใช้งานการโอเวอร์คล็อกตัวรับส่งสัญญาณแบบผูกมัดเพื่อลดการเอียงของช่องสัญญาณ

*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น

การออกแบบคอร์ F-Tile Interlaken Intel FPGA IP เช่นample รองรับคุณสมบัติต่อไปนี้:

• โหมดย้อนกลับอนุกรม TX ถึง RX ภายใน
• สร้างแพ็กเก็ตขนาดคงที่โดยอัตโนมัติ
• ความสามารถในการตรวจสอบแพ็กเก็ตพื้นฐาน
• ความสามารถในการใช้ System Console เพื่อรีเซ็ตการออกแบบเพื่อวัตถุประสงค์ในการทดสอบซ้ำ

รูปที่ 2 แผนภาพบล็อกระดับสูง

ข้อมูลที่เกี่ยวข้อง

• คู่มือผู้ใช้ F-Tile Interlaken Intel FPGA IP
• บันทึกประจำรุ่น F-Tile Interlaken Intel FPGA IP

1.1. ข้อกำหนดของฮาร์ดแวร์และซอฟต์แวร์
เพื่อทดสอบอดีตampออกแบบ ให้ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้:

• ซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.4
• คอนโซลระบบพร้อมใช้งานกับซอฟต์แวร์ Intel Quartus Prime Pro Edition
• โปรแกรมจำลองที่รองรับ:
  — เรื่องย่อ* VCS*
  — เรื่องย่อ VCS MX
  — ซีเมนส์* EDA ModelSim* SE หรือ Questa*
  — จังหวะ* Xcelium*
• ชุดพัฒนา SoC ตัวรับส่งสัญญาณ Intel Agilex™ I-Series

1.2. การสร้างการออกแบบ
รูปที่ 3 ขั้นตอน

ทำตามขั้นตอนเหล่านี้เพื่อสร้างการออกแบบเช่นampไฟล์และม้านั่งทดสอบ:

1. ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้คลิก File ➤ ตัวช่วยสร้างโครงการใหม่เพื่อสร้างโครงการ Intel Quartus Prime ใหม่ หรือคลิก File ➤ เปิดโครงการ เพื่อเปิดโครงการ Intel Quartus Prime ที่มีอยู่ วิซาร์ดแจ้งให้คุณระบุอุปกรณ์
2. ระบุตระกูลอุปกรณ์ Agilex และเลือกอุปกรณ์ที่มี F-Tile สำหรับการออกแบบของคุณ
3. ใน IP Catalog ค้นหาและคลิกสองครั้งที่ F-Tile Interlaken Intel FPGA IP หน้าต่าง New IP Variant จะปรากฏขึ้น
4. ระบุชื่อระดับบนสุด สำหรับรูปแบบ IP ที่คุณกำหนดเอง ตัวแก้ไขพารามิเตอร์บันทึกการตั้งค่ารูปแบบ IP ใน file ชื่อ .ip
5. คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น

รูปที่ 4 ตัวอย่างampแท็บการออกแบบ

6. บนแท็บ IP ระบุพารามิเตอร์สำหรับรูปแบบหลักของ IP ของคุณ
7. ในอดีตampแท็บ Design เลือกตัวเลือก Simulation เพื่อสร้าง testbench เลือกตัวเลือกการสังเคราะห์เพื่อสร้างการออกแบบฮาร์ดแวร์เช่นampเลอ คุณต้องเลือกตัวเลือกการจำลองและการสังเคราะห์อย่างน้อยหนึ่งตัวเลือกเพื่อสร้างการออกแบบ เช่นampเล.
8. สำหรับรูปแบบ Generated HDL จะใช้ได้ทั้งตัวเลือก Verilog และ VHDL
9. สำหรับ Target Development Kit ให้เลือก Agilex I-Series Transceiver-SOC Development Kit

หมายเหตุ: เมื่อคุณเลือกตัวเลือก Development Kit การกำหนดพินจะถูกตั้งค่าตามหมายเลขชิ้นส่วนอุปกรณ์ Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) และอาจแตกต่างจากอุปกรณ์ที่คุณเลือก หากคุณต้องการทดสอบการออกแบบฮาร์ดแวร์บน PCB อื่น ให้เลือกตัวเลือก No development kit และกำหนดพินที่เหมาะสมใน .qsf file
10. คลิก สร้าง เช่นampเลอ ดีไซน์. ตัวอย่างการเลือกampหน้าต่างไดเร็กทอรีการออกแบบจะปรากฏขึ้น
11. หากต้องการแก้ไขแบบเช่นampพาธไดเร็กทอรี le หรือชื่อจากค่าเริ่มต้นที่แสดง (ilk_f_0_example_design) เรียกดูเส้นทางใหม่และพิมพ์การออกแบบใหม่ เช่นampชื่อไดเร็กทอรี le
12. คลิกตกลง

หมายเหตุ: ในการออกแบบ F-Tile Interlaken Intel FPGA IP เช่นampนอกจากนี้ SystemPLL จะสร้างอินสแตนซ์โดยอัตโนมัติ และเชื่อมต่อกับ F-Tile Interlaken Intel FPGA IP core เส้นทางลำดับชั้นของ SystemPLL ในการออกแบบเช่นampเลอ คือ:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL ในการออกแบบเช่นample ใช้นาฬิกาอ้างอิง 156.26 MHz เดียวกันกับตัวรับส่งสัญญาณ

1.3. โครงสร้างไดเร็กทอรี
F-Tile Interlaken Intel FPGA IP core สร้างสิ่งต่อไปนี้ files สำหรับการออกแบบ
exampเลอ:
รูปที่ 5 โครงสร้างไดเร็กทอรี

ตารางที่ 2 การออกแบบฮาร์ดแวร์ เช่นample File คำอธิบาย
เหล่านี้ files อยู่ในample_installation_dir>/ilk_f_0_exampไดเรกทอรี le_design

ตารางที่ 3. โต๊ะทดสอบ File คำอธิบาย
นี้ file อยู่ในample_installation_dir>/ilk_f_0_example_design/อดีตampไดเรกทอรี le_design/rtl

ตารางที่ 4. สคริปต์ Testbench
เหล่านี้ files อยู่ในample_installation_dir>/ilk_f_0_example_design/อดีตampไดเรกทอรี le_design/testbench

1.4. จำลองการออกแบบ เช่นampเลอ Testbench
รูปที่ 6 ขั้นตอน

ทำตามขั้นตอนเหล่านี้เพื่อจำลองม้านั่งทดสอบ:

1. ที่พรอมต์คำสั่ง เปลี่ยนเป็นไดเร็กทอรีการจำลอง testbench เส้นทางไดเร็กทอรีคือample_installation_dir>/เช่นample_design/testbench.
2. เรียกใช้สคริปต์จำลองสำหรับโปรแกรมจำลองที่รองรับที่คุณเลือก สคริปต์คอมไพล์และรันเครื่องทดสอบในโปรแกรมจำลอง สคริปต์ของคุณควรตรวจสอบว่าจำนวน SOP และ EOP ตรงกันหลังจากการจำลองเสร็จสมบูรณ์

ตารางที่ 5. ขั้นตอนในการรันการจำลอง

3. วิเคราะห์ผลลัพธ์ การจำลองที่สำเร็จจะส่งและรับแพ็กเก็ต และแสดง "ทดสอบผ่าน"
ม้านั่งทดสอบสำหรับการออกแบบเช่นample เสร็จสิ้นภารกิจต่อไปนี้:

• สร้างอินสแตนซ์ให้กับ F-Tile Interlaken Intel FPGA IP core
• พิมพ์สถานะ PHY
• ตรวจสอบการซิงโครไนซ์เมตาเฟรม (SYNC_LOCK) และขอบเขตของคำ (บล็อก)
  (WORD_LOCK)
• รอให้เลนแต่ละเลนถูกล็อคและจัดตำแหน่ง
• เริ่มส่งแพ็กเก็ต
• ตรวจสอบสถิติแพ็คเก็ต:
  — ข้อผิดพลาด CRC24
  — ระเบียบปฏิบัติ
  — สพป

ต่อไปนี้เป็นสampเอาต์พุต le แสดงให้เห็นถึงการทดสอบการจำลองที่ประสบความสำเร็จ:

หมายเหตุ: การออกแบบ Interlaken เช่นample จำลอง testbench ส่ง 100 แพ็คเก็ตและรับ 100 แพ็คเก็ต

ต่อไปนี้เป็นสampเอาต์พุต le แสดงการทดสอบการจำลองที่ประสบความสำเร็จสำหรับโหมด Interlaken Look-aside:

1.5. การคอมไพล์และกำหนดค่าการออกแบบฮาร์ดแวร์ เช่นample

1. รับรองว่าแฟนเก่าampการสร้างการออกแบบเลอเสร็จสมบูรณ์
2. ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้เปิดโครงการ Intel Quartus Primeample_installation_dir>/เช่นample_design.qpf>.
3. บน กำลังประมวลผล เมนู คลิก เริ่มการรวบรวม.
4. หลังจากคอมไพล์สำเร็จแล้ว ไฟล์ .sof file มีอยู่ในไดเร็กทอรีที่คุณระบุ
   ทำตามขั้นตอนเหล่านี้เพื่อตั้งโปรแกรมฮาร์ดแวร์ เช่นampการออกแบบ le บนอุปกรณ์ Intel Agilex พร้อม F-tile:
   ก. เชื่อมต่อ Development Kit กับโฮสต์คอมพิวเตอร์
   ข. เปิดแอปพลิเคชันควบคุมนาฬิกา ซึ่งเป็นส่วนหนึ่งของชุดพัฒนา กำหนดความถี่ใหม่สำหรับการออกแบบเช่นampเลดังต่อไปนี้:
   • สำหรับโหมด NRZ:
   — Si5391 (U18), OUT0: ตั้งค่าเป็น pll_ref_clk(3) ตามความต้องการในการออกแบบของคุณ
   • สำหรับโหมด PAM:
   — Si5391 (U45), OUT1: ตั้งค่าเป็น pll_ref_clk(3) ตามความต้องการในการออกแบบของคุณ
   — Si5391 (U19), OUT1: ตั้งค่าเป็น mac_pll_ref_clk(3) ตามความต้องการในการออกแบบของคุณ ค. คลิก เครื่องมือ ➤ โปรแกรมเมอร์ ➤ การตั้งค่าฮาร์ดแวร์
   ง. เลือกอุปกรณ์การเขียนโปรแกรม เพิ่ม Intel Agilex I-Series Transceiver-SoC Development Kit
   อี รับรองว่า โหมด ถูกตั้งเป็น JTAG.
   ฉ. เลือกอุปกรณ์ Intel Agilex I-Series แล้วคลิก เพิ่มอุปกรณ์. โปรแกรมเมอร์จะแสดงไดอะแกรมของการเชื่อมต่อระหว่างอุปกรณ์บนบอร์ดของคุณ
   กรัม ทำเครื่องหมายที่ช่องสำหรับโซฟา.
   ชม. ทำเครื่องหมายในช่อง โปรแกรม/กำหนดค่า คอลัมน์.
   ผม. คลิก เริ่ม.

1.6. การทดสอบการออกแบบฮาร์ดแวร์ เช่นample
หลังจากที่คุณรวบรวมการออกแบบ F-tile Interlaken Intel FPGA IP เช่นample และกำหนดค่าอุปกรณ์ของคุณ คุณสามารถใช้คอนโซลระบบเพื่อตั้งโปรแกรมคอร์ IP และรีจิสเตอร์

ทำตามขั้นตอนเหล่านี้เพื่อเรียกใช้คอนโซลระบบและทดสอบการออกแบบฮาร์ดแวร์ เช่นampเลอ:

• ไม่มีข้อผิดพลาดสำหรับ CRC32, CRC24 และตัวตรวจสอบ
• SOP และ EOP ที่ส่งควรตรงกับ SOP และ EOP ที่ได้รับ

ต่อไปนี้เป็นสampเอาต์พุต le แสดงการทดสอบที่ประสบความสำเร็จในโหมด Interlaken:

ต่อไปนี้เป็นสampเอาต์พุต le แสดงการทดสอบที่ประสบความสำเร็จในโหมด Interlaken Lookaside:

 

2. การออกแบบ เช่นampคำอธิบาย

การออกแบบเช่นample สาธิตการทำงานของ Interlaken IP core

2.1. การออกแบบ เช่นampส่วนประกอบ
อดีตampการออกแบบ le เชื่อมต่อระบบและนาฬิกาอ้างอิง PLL และส่วนประกอบการออกแบบที่จำเป็น อดีตampการออกแบบ le กำหนดค่าคอร์ IP ในโหมดวนกลับภายใน และสร้างแพ็กเก็ตบนอินเทอร์เฟซการถ่ายโอนข้อมูลผู้ใช้ IP คอร์ TX แกน IP ส่งแพ็กเก็ตเหล่านี้บนเส้นทางย้อนกลับภายในผ่านตัวรับส่งสัญญาณ

หลังจากที่ตัวรับ IP หลักได้รับแพ็กเก็ตบนเส้นทางย้อนกลับ มันจะประมวลผลแพ็กเก็ต Interlaken และส่งไปบนอินเทอร์เฟซการถ่ายโอนข้อมูลผู้ใช้ RX อดีตampการออกแบบ le ตรวจสอบว่าแพ็กเก็ตที่ได้รับและส่งตรงกัน

การออกแบบ F-Tile Interlaken Intel FPGA IP เช่นample มีส่วนประกอบดังต่อไปนี้:

1. คอร์ F-Tile Interlaken Intel FPGA IP
2. ตัวสร้างแพ็คเก็ตและตัวตรวจสอบแพ็คเก็ต
3. การอ้างอิง F-Tile และนาฬิกา PLL ของระบบ Intel FPGA IP core

2.2. การออกแบบ เช่นampเลอโฟลว์
การออกแบบฮาร์ดแวร์ F-Tile Interlaken Intel FPGA IP เช่นample ทำตามขั้นตอนต่อไปนี้:

1. รีเซ็ต F-tile Interlaken Intel FPGA IP และ F-Tile
2. ปล่อยการรีเซ็ตบน Interlaken IP (การรีเซ็ตระบบ) และ F-tile TX (tile_tx_rst_n)
3. กำหนดค่า F-tile Interlaken Intel FPGA IP ในโหมดย้อนกลับภายใน
4. ปล่อยการรีเซ็ต F-tile RX (tile_rx_rst_n)
5. ส่งสตรีมของแพ็กเก็ต Interlaken พร้อมข้อมูลที่กำหนดไว้ล่วงหน้าในเพย์โหลดไปยังอินเทอร์เฟซการถ่ายโอนข้อมูลผู้ใช้ TX ของคอร์ IP
6. ตรวจสอบแพ็กเก็ตที่ได้รับและรายงานสถานะ ตัวตรวจสอบแพ็คเก็ตที่รวมอยู่ในการออกแบบฮาร์ดแวร์เช่นample มีความสามารถในการตรวจสอบแพ็กเก็ตพื้นฐานดังต่อไปนี้:
   • ตรวจสอบว่าลำดับแพ็กเก็ตที่ส่งถูกต้อง
   • ตรวจสอบว่าข้อมูลที่ได้รับตรงกับค่าที่คาดไว้โดยตรวจสอบให้แน่ใจว่าทั้งการเริ่มต้นของแพ็กเก็ต (SOP) และจุดสิ้นสุดของแพ็กเก็ต (EOP) จัดตำแหน่งในขณะที่ข้อมูลถูกส่งและรับ

*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น

2.3. สัญญาณอินเทอร์เฟซ
ตารางที่ 6. การออกแบบ เช่นample สัญญาณอินเทอร์เฟซ

2.4. ลงทะเบียนแผนที่

บันทึก:

• การออกแบบอดีตampที่อยู่ลงทะเบียนของ le เริ่มต้นด้วย 0x20** ในขณะที่ที่อยู่ลงทะเบียนของ Interlaken IP core เริ่มต้นด้วย 0x10**
• ที่อยู่ลงทะเบียน F-tile PHY เริ่มต้นด้วย 0x30** ในขณะที่ที่อยู่ลงทะเบียน F-tile FEC เริ่มต้นด้วย 0x40** การลงทะเบียน FEC ใช้ได้ในโหมด PAM4 เท่านั้น
• รหัสการเข้าถึง: RO—อ่านอย่างเดียว และ RW—อ่าน/เขียน
• คอนโซลระบบอ่านการออกแบบเช่นample ลงทะเบียนและรายงานสถานะการทดสอบบนหน้าจอ

ตารางที่ 7. การออกแบบ เช่นample ลงทะเบียนแผนที่

ตารางที่ 8. การออกแบบ เช่นample ลงทะเบียนแผนที่สำหรับ Interlaken Look-aside Designample
ใช้แผนที่การลงทะเบียนนี้เมื่อคุณสร้างการออกแบบเช่นampไฟล์ที่เปิดใช้พารามิเตอร์ Enable Interlaken Look-aside Mode ที่เปิดอยู่

2.5. รีเซ็ต
ใน F-Tile Interlaken Intel FPGA IP core คุณเริ่มต้นการรีเซ็ต (reset_n=0) และกดค้างไว้จนกว่าแกน IP จะส่งคืนการตอบรับการรีเซ็ต (reset_ack_n=0) หลังจากลบการรีเซ็ต (reset_n=1) การรับทราบการรีเซ็ตจะกลับสู่สถานะเริ่มต้น (reset_ack_n=1) ในการออกแบบเช่นample, การลงทะเบียน rst_ack_sticky จะถือการยืนยันการรับทราบการรีเซ็ต จากนั้นทริกเกอร์การลบการรีเซ็ต (reset_n=1) คุณสามารถใช้วิธีอื่นที่เหมาะกับความต้องการในการออกแบบของคุณ

สำคัญ: ในสถานการณ์ใดๆ ที่ต้องมีการวนกลับแบบอนุกรมภายใน คุณต้องปล่อย TX และ RX ของ F-tile แยกกันตามลำดับเฉพาะ โปรดดูสคริปต์คอนโซลระบบสำหรับข้อมูลเพิ่มเติม

รูปที่ 7. รีเซ็ตลำดับในโหมด NRZ

รูปที่ 8 รีเซ็ตลำดับในโหมด PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design เช่นample คู่มือผู้ใช้เอกสารสำคัญ

หากไม่มี IP core version อยู่ในรายการ คู่มือผู้ใช้สำหรับ IP core รุ่นก่อนหน้าจะถูกนำมาใช้

 

4. ประวัติการแก้ไขเอกสารสำหรับ F-Tile Interlaken Intel FPGA IP Designample คู่มือผู้ใช้

 

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ให้เป็นปัจจุบัน
ข้อมูลจำเพาะตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ

 

อ่านเพิ่มเติมเกี่ยวกับคู่มือนี้และดาวน์โหลด PDF:

เอกสาร / แหล่งข้อมูล

intel F-ไทล์ Interlaken FPGA IPDesign Example [พีดีเอฟ] คู่มือการใช้งาน F-ไทล์ Interlaken FPGA IPDesign Example

อ้างอิง

• คู่มือการใช้งาน