intel F-Tile Interlaken FPGA IPDesign Example Uporabniški priročnik

Vsebina skriti

1 intel F-Tile Interlaken FPGA IPDesign Example Uporabniški priročnik

2 1. Hitri vodnik

3 2. Oblikovanje Example Opis

4 3. F-Tile Interlaken Intel FPGA IP Design Example Arhiv uporabniškega priročnika

5 4. Zgodovina revizij dokumenta za F-Tile Interlaken Intel FPGA IP Design Example Uporabniški priročnik

6 Dokumenti / Viri

6.1 Reference

7 Sorodne objave

intel F-Tile Interlaken FPGA IPDesign Example Uporabniški priročnik

Posodobljeno za Intel® Quartus® Prime Design Suite: 21.4
Različica IP: 3.1.0

1. Hitri vodnik

Jedro F-Tile Interlaken Intel® FPGA IP zagotavlja preskusno mizo za simulacijo in zasnovo strojne opreme, npr.ampki podpira prevajanje in testiranje strojne opreme. Ko ustvarite načrt nprample, urejevalnik parametrov samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove.

Testna miza in oblikovanje nprample podpira način NRZ in PAM4 za naprave F-tile.
F-Tile Interlaken Intel FPGA IP jedro ustvarja zasnovo exampdatoteke za naslednje podprte kombinacije števila stez in hitrosti prenosa podatkov.

Tabela 1. IP podprte kombinacije števila stez in hitrosti prenosa podatkov
Naslednje kombinacije so podprte v različici programske opreme Intel Quartus® Prime Pro Edition 21.4. Vse
druge kombinacije bodo podprte v prihodnji različici Intel Quartus Prime Pro Edition.

Slika 1. Razvojni koraki za Design Example

(1) Ta različica podpira način pogleda ob strani Interlaken.
(2) Za zasnovo konfiguracije z 10 pasovi F-ploščica zahteva 12 pasov TX PMA, da se omogoči vezano taktiranje oddajnika-sprejemnika za zmanjšanje poševnosti kanala.

*Druga imena in blagovne znamke so lahko last drugih.

F-Tile Interlaken Intel FPGA IP jedrna zasnova example podpira naslednje funkcije:

Notranji način serijske povratne zanke TX v RX
Samodejno ustvari pakete fiksne velikosti
Osnovne zmožnosti preverjanja paketov
Možnost uporabe sistemske konzole za ponastavitev zasnove za namen ponovnega testiranja

Slika 2. Visokonivojski blokovni diagram

Povezane informacije

F-Tile Interlaken Intel FPGA IP Uporabniški priročnik
Opombe ob izdaji F-Tile Interlaken Intel FPGA IP

1.1. Zahteve glede strojne in programske opreme
Za preizkus bivšegaampza oblikovanje uporabite naslednjo strojno in programsko opremo:

Različica programske opreme Intel Quartus Prime Pro Edition 21.4
Sistemska konzola je na voljo s programsko opremo Intel Quartus Prime Pro Edition
Podprt simulator:
— Synopsys* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE ali Questa*
— Cadence* Xcelium*

Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. Ustvarjanje dizajna
Slika 3. Postopek

Sledite tem korakom za ustvarjanje načrta example in testna miza:

V programski opremi Intel Quartus Prime Pro Edition kliknite File ➤ Čarovnik za nov projekt, da ustvarite nov projekt Intel Quartus Prime, ali kliknite File ➤ Open Project, da odprete obstoječi projekt Intel Quartus Prime. Čarovnik vas pozove, da določite napravo.

Določite družino naprav Agilex in izberite napravo s F-Tile za vaš dizajn.
V katalogu IP poiščite F-Tile Interlaken Intel FPGA IP in ga dvokliknite. Prikaže se okno New IP Variant.

Določite ime najvišje ravni za vašo različico IP po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file imenovan .ip.
Kliknite OK. Prikaže se urejevalnik parametrov.

Slika 4. Prample zavihek Oblikovanje

6. Na kartici IP podajte parametre za svojo različico jedra IP.
7. Na ExampNa zavihku Design izberite možnost Simulacija, da ustvarite preskusno napravo. Izberite možnost Sinteza, da ustvarite načrt strojne opreme nprample. Izbrati morate vsaj eno od možnosti simulacije in sinteze, da ustvarite načrt example.
8. Za generirani format HDL sta na voljo možnosti Verilog in VHDL.
9. Za Target Development Kit izberite Agilex I-Series Transceiver-SOC Development Kit.

Opomba: Ko izberete možnost Development Kit, so dodelitve pinov nastavljene glede na številko dela naprave Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) in se lahko razlikujejo od izbrane naprave. Če nameravate preskusiti zasnovo na strojni opremi na drugem tiskanem vezju, izberite možnost Brez razvojnega kompleta in naredite ustrezne dodelitve zatičev v .qsf file
10. Kliknite Generate Example Design. Možnost Select ExampPrikaže se okno Design Directory.
11. Če želite spremeniti dizajn npramppot imenika datoteke ali ime iz prikazanih privzetih vrednosti (ilk_f_0_example_design), poiščite novo pot in vnesite nov dizajn nprample ime imenika.
12. Kliknite V redu.

Opomba: V zasnovi IP F-Tile Interlaken Intel FPGA nprample, se SystemPLL samodejno ustvari in poveže z jedrom F-Tile Interlaken Intel FPGA IP. Hierarhična pot SystemPLL v zasnovi nprample je:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL v zasnovi nprample ima enako referenčno uro 156.26 MHz kot sprejemnik-sprejemnik.

1.3. Struktura imenika
F-Tile Interlaken Intel FPGA IP jedro ustvari naslednje files za oblikovanje
example:
Slika 5. Struktura imenika

Tabela 2. Zasnova strojne opreme Nprample File Opisi
te files so vample_installation_dir>/ilk_f_0_exampimenik le_design.

Tabela 3. Testna miza File Opis
to file je vample_installation_dir>/ilk_f_0_example_design/exampimenik le_design/rtl.

Tabela 4. Skripti preizkusnega orodja
te files so vample_installation_dir>/ilk_f_0_example_design/exampimenik le_design/testbench.

1.4. Simulacija zasnove Example Testbench
Slika 6. Postopek

Za simulacijo preskusne mize sledite tem korakom:

V ukazni vrstici preklopite v imenik simulacije preskusne naprave. Pot imenika jeample_installation_dir>/example_design/testbench.

Zaženite simulacijski skript za podprti simulator po vaši izbiri. Skript prevede in zažene testno mizo v simulatorju. Vaša skripta bi morala po končani simulaciji preveriti, ali se štetja SOP in EOP ujemata.

Tabela 5. Koraki za zagon simulacije

3. Analizirajte rezultate. Uspešna simulacija pošilja in sprejema pakete ter prikaže »Test PASSED«.
Testna miza za načrtovanje nprample opravi naslednje naloge:

Instancira jedro F-Tile Interlaken Intel FPGA IP.
Natisne stanje PHY.
Preveri sinhronizacijo metaframe (SYNC_LOCK) in meje besed (blokov).
(WORD_LOCK).
Čaka, da se posamezni pasovi zaklenejo in poravnajo.
Začne pošiljati pakete.
Preveri statistiko paketov:
— Napake CRC24
— SOP
— EOP

Naslednji sampizhod datoteke ponazarja uspešen preskus simulacije:

Opomba: dizajn Interlaken examptestna naprava za simulacijo pošlje 100 paketov in prejme 100 paketov.

Naslednji sampIzhod datoteke ponazarja uspešen preskus simulacije za način Interlaken Look-aside:

1.5. Prevajanje in konfiguriranje zasnove strojne opreme Nprample

Zagotovite bivšiample oblikovanje oblikovanja je končano.
V programski opremi Intel Quartus Prime Pro Edition odprite projekt Intel Quartus Primeample_installation_dir>/example_design.qpf>.
Na Obdelava meni, kliknite Zaženi kompilacijo.
Po uspešni kompilaciji je .sof file je na voljo v izbranem imeniku.
Sledite tem korakom za programiranje strojne opreme exampzasnova datoteke na napravi Intel Agilex s F-ploščico:
a. Priključite razvojni komplet na gostiteljski računalnik.
b. Zaženite aplikacijo Clock Control, ki je del razvojnega kompleta. Nastavite nove frekvence za oblikovanje nprample kot sledi:
• Za način NRZ:
— Si5391 (U18), OUT0: Nastavite vrednost pll_ref_clk(3) glede na vašo konstrukcijsko zahtevo.
• Za način PAM:
— Si5391 (U45), OUT1: Nastavite vrednost pll_ref_clk(3) glede na vašo konstrukcijsko zahtevo.
— Si5391 (U19), OUT1: Nastavite vrednost mac_pll_ref_clk(3) glede na vašo konstrukcijsko zahtevo. c. Kliknite Orodja ➤ Programer ➤ Nastavitev strojne opreme.
d. Izberite napravo za programiranje. Dodajte razvojni komplet za oddajnik-SoC Intel Agilex I-Series.
e. Zagotovite to Način je nastavljeno na JTAG.
f. Izberite napravo Intel Agilex I-Series in kliknite Dodaj napravo. Programator prikaže diagram povezav med napravami na vaši plošči.
g. Označite polje za .sof.
h. Potrdite polje v Program/Konfiguracija stolpec.
jaz. Kliknite Začetek.

1.6. Testiranje zasnove strojne opreme Nprample
Ko prevedete F-tile Interlaken Intel FPGA IP design exampin konfigurirate svojo napravo, lahko uporabite sistemsko konzolo za programiranje jedra IP in njegovih registrov.

Sledite tem korakom, da odprete sistemsko konzolo in preizkusite zasnovo strojne opreme, nprample:

Ni napak za CRC32, CRC24 in preverjalnik.
Preneseni SOP in EOP se morajo ujemati s prejetimi SOP in EOP.

Naslednji sampizhod datoteke ponazarja uspešen testni zagon v načinu Interlaken:

Naslednji sampIzhod datoteke ponazarja uspešen testni zagon v načinu Interlaken Lookaside:

2. Oblikovanje Example Opis

Dizajn example prikazuje funkcionalnost jedra IP Interlaken.

2.1. Oblikovanje Example Komponente
Bivšiample design povezuje sistemske in PLL referenčne ure ter zahtevane konstrukcijske komponente. Bivšiample design konfigurira jedro IP v načinu notranje povratne zanke in generira pakete na vmesniku za prenos uporabniških podatkov IP core TX. Jedro IP pošilja te pakete po notranji poti povratne zanke skozi sprejemnik-sprejemnik.

Ko sprejemnik jedra IP prejme pakete na poti povratne zanke, obdela pakete Interlaken in jih prenese na uporabniški vmesnik za prenos podatkov RX. Bivšiample design preveri, ali se prejeti in poslani paketi ujemajo.

F-Tile Interlaken Intel FPGA IP design exampvsebuje naslednje komponente:

F-Tile Interlaken Intel FPGA IP jedro
Generator paketov in preverjanje paketov
F-Tile Reference in sistemske ure PLL Intel FPGA IP jedro

2.2. Oblikovanje Example Flow
F-Tile Interlaken Intel FPGA IP strojna zasnova example dokonča naslednje korake:

Ponastavite F-ploščico Interlaken Intel FPGA IP in F-ploščico.
Sprostite ponastavitev na Interlaken IP (ponastavitev sistema) in F-tile TX (tile_tx_rst_n).
Konfigurira F-tile Interlaken Intel FPGA IP v načinu notranje povratne zanke.
Sprostite ponastavitev F-ploščice RX (tile_rx_rst_n).
Pošlje tok paketov Interlaken z vnaprej določenimi podatki v tovoru v uporabniški vmesnik za prenos podatkov TX jedra IP.

Preverja prejete pakete in poroča o statusu. Preverjevalnik paketov, vključen v zasnovo strojne opreme, nprample ponuja naslednje osnovne zmožnosti preverjanja paketov:
• Preverite, ali je zaporedje poslanih paketov pravilno.
• Preveri, ali se prejeti podatki ujemajo s pričakovanimi vrednostmi, tako da zagotovi usklajenost števila začetnega paketa (SOP) in konca paketa (EOP), medtem ko se podatki prenašajo in sprejemajo.

*Druga imena in blagovne znamke so lahko last drugih.

2.3. Vmesniški signali
Tabela 6. Dizajn Example vmesniški signali

2.4. Registracija Zemljevid

Opomba:

Oblikovanje Exampnaslov registra le se začne z 0x20**, medtem ko se naslov osrednjega registra IP Interlaken začne z 0x10**.

Naslov registra PHY ploščice F se začne z 0x30**, medtem ko se naslov registra FEC ploščice F začne z 0x40**. Register FEC je na voljo samo v načinu PAM4.
Koda za dostop: RO—Samo branje in RW—Branje/pisanje.
Sistemska konzola prebere dizajn nprample registrira in poroča o statusu testa na zaslonu.

Tabela 7. Dizajn Example Register Map

Tabela 8. Dizajn Example Register Map for Interlaken Look-aside Design Example
Uporabite ta zemljevid registra, ko ustvarite načrt nprampz vklopljenim parametrom Enable Interlaken Look-aside Mode.

2.5. Ponastavi
V jedru IP F-Tile Interlaken Intel FPGA sprožite ponastavitev (reset_n=0) in držite, dokler jedro IP ne vrne potrditve ponastavitve (reset_ack_n=0). Ko je ponastavitev odstranjena (reset_n=1), se potrditev ponastavitve vrne v začetno stanje (reset_ack_n=1). Pri zasnovi nprample register rst_ack_sticky vsebuje trditev o potrditvi ponastavitve in nato sproži odstranitev ponastavitve (reset_n=1). Uporabite lahko alternativne metode, ki ustrezajo vašim potrebam oblikovanja.

Pomembno: V katerem koli scenariju, kjer je potrebna notranja serijska povratna zanka, morate sprostiti TX in RX ploščice F ločeno v določenem vrstnem redu. Za več informacij glejte skript sistemske konzole.

Slika 7. Zaporedje ponastavitve v načinu NRZ

Slika 8. Zaporedje ponastavitve v načinu PAM4

3. F-Tile Interlaken Intel FPGA IP Design Example Arhiv uporabniškega priročnika

Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

4. Zgodovina revizij dokumenta za F-Tile Interlaken Intel FPGA IP Design Example Uporabniški priročnik

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za trenutno zmogljivost svojih izdelkov FPGA in polprevodnikov
specifikacije v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.

Preberite več o tem priročniku in prenesite PDF: