intel F-Tile Interlaken FPGA IPDesign Example Felhasználói kézikönyv

Tartalom elrejt

1 intel F-Tile Interlaken FPGA IPDesign Example Felhasználói kézikönyv

2 1. Gyors útmutató

3 2. Tervezés plample Leírás

4 3. F-Tile Interlaken Intel FPGA IP Design Example Felhasználói kézikönyv Archívum

5 4. Az F-Tile Interlaken Intel FPGA IP Design Ex. dokumentum felülvizsgálati előzményeiample Felhasználói kézikönyv

6 Dokumentumok / Források

6.1 Hivatkozások

7 Kapcsolódó bejegyzések

intel F-Tile Interlaken FPGA IPDesign Example Felhasználói kézikönyv

Frissítve az Intel® Quartus® Prime Design Suite számára: 21.4
IP-verzió: 3.1.0

1. Gyors útmutató

Az F-Tile Interlaken Intel® FPGA IP mag szimulációs tesztpadot és hardvertervezést biztosítample, amely támogatja a fordítást és a hardver tesztelését. Amikor létrehozza a tervet, plample, a paraméterszerkesztő automatikusan létrehozza a files szükséges a tervezés szimulálásához, összeállításához és teszteléséhez.

A próbapad és a tervezés plample támogatja az NRZ és PAM4 módot az F-tile eszközökhöz.
Az F-Tile Interlaken Intel FPGA IP mag tervezési examples a sávok számának és adatátviteli sebességének alábbi támogatott kombinációihoz.

1. táblázat: A sávok számának és adatátviteli sebességének IP által támogatott kombinációi
Az Intel Quartus® Prime Pro Edition szoftver 21.4-es verziója a következő kombinációkat támogatja. Összes
más kombinációkat is támogatni fog az Intel Quartus Prime Pro Edition jövőbeli verziója.

1. ábra Fejlesztési lépések a Design Example

(1) Ez a változat támogatja az Interlaken Look-side Mode módot.
(2) A 10 sávos konfigurációs kialakításhoz az F-csempéhez 12 sávos TX PMA szükséges, hogy lehetővé tegye az adó-vevő összekapcsolt órajelét a csatornatorzulás minimalizálása érdekében.

*Más nevek és márkák mások tulajdonát képezhetik.

Az F-Tile Interlaken Intel FPGA IP mag dizájn plample a következő szolgáltatásokat támogatja:

Belső TX-RX soros loopback mód
Automatikusan generál fix méretű csomagokat
Alapvető csomagellenőrzési lehetőségek
Lehetőség a System Console használatára a terv alaphelyzetbe állításához újbóli tesztelés céljából

2. ábra Magas szintű blokkdiagram

Kapcsolódó információk

F-Tile Interlaken Intel FPGA IP felhasználói kézikönyv
F-Tile Interlaken Intel FPGA IP kiadási megjegyzések

1.1. Hardver- és szoftverkövetelmények
Az ex teszteléséreamptervezésénél használja a következő hardvert és szoftvert:

Intel Quartus Prime Pro Edition szoftververzió 21.4
A rendszerkonzol elérhető az Intel Quartus Prime Pro Edition szoftverrel
Támogatott szimulátor:
— Szinopszia* VCS*
— Synopsys VCS MX
– Siemens* EDA ModelSim* SE vagy Questa*
— Cadence* Xcelium*

Intel Agilex™ I-Series adó-vevő-SoC fejlesztőkészlet

1.2. A terv létrehozása
3. ábra Eljárás

Kövesse ezeket a lépéseket a terv létrehozásához, plample és tesztpad:

Az Intel Quartus Prime Pro Edition szoftverben kattintson a gombra File ➤ Új projekt varázsló új Intel Quartus Prime projekt létrehozásához, vagy kattintson a gombra File ➤ Nyissa meg a Projektet egy meglévő Intel Quartus Prime projekt megnyitásához. A varázsló kéri, hogy adjon meg egy eszközt.

Adja meg az Agilex készülékcsaládot, és válassza ki az F-Tile eszközt a tervezéshez.
Az IP-katalógusban keresse meg és kattintson duplán az F-Tile Interlaken Intel FPGA IP elemre. Megjelenik az Új IP-változat ablak.

Adjon meg egy legfelső szintű nevet az Ön egyéni IP-változatához. A paraméterszerkesztő elmenti az IP-változat beállításait a file nevezett .ip.
Kattintson az OK gombra. Megjelenik a paraméterszerkesztő.

4. ábra Plample Design Tab

6. Az IP lapon adja meg az IP-magváltozat paramétereit.
7. Az Exampa Tervezés lapon válassza a Szimuláció opciót a tesztpad létrehozásához. Válassza a Szintézis lehetőséget a hardverterv létrehozásához, plample. A terv létrehozásához ki kell választania legalább egyet a Szimuláció és a Szintézis opciók közülample.
8. Generált HDL formátum esetén a Verilog és a VHDL opció is elérhető.
9. A Target Development Kit esetében válassza az Agilex I-Series Transceiver-SOC fejlesztőkészletet.

Megjegyzés: Ha a Fejlesztői készlet opciót választja, a pin-hozzárendelések az Intel Agilex I-Series Transceiver-SoC Development Kit eszköz cikkszámának (AGIB027R31B1E2VR0) megfelelően vannak beállítva, és eltérhetnek a kiválasztott eszköztől. Ha a tervezést egy másik PCB-n lévő hardveren szeretné tesztelni, válassza a Nincs fejlesztőkészlet lehetőséget, és végezze el a megfelelő tű-hozzárendeléseket a .qsf fájlban. file
10. Kattintson a Generate Example Design. A Select ExampMegjelenik a Design Directory ablak.
11. Ha módosítani szeretné a tervet plample könyvtár elérési útja vagy neve a megjelenített alapértelmezett értékekből (ilk_f_0_example_design), tallózzon az új elérési útra, és írja be az új designt, plample könyvtárnév.
12. Kattintson az OK gombra.

Megjegyzés: Az F-Tile Interlaken Intel FPGA IP kialakításban plampLe, a SystemPLL automatikusan példányosodik, és csatlakozik az F-Tile Interlaken Intel FPGA IP maghoz. A SystemPLL hierarchia elérési útja a tervezésben, plample ez:

example_design.test_env_inst.test_dut.dut.pll

A SystemPLL a tervezésben plampA le ugyanazt a 156.26 MHz-es referencia órajelet használja, mint az adó-vevő.

1.3. Címtárszerkezet
Az F-Tile Interlaken Intel FPGA IP mag a következőket generálja files a tervezéshez
example:
5. ábra: Címtárstruktúra

2. táblázat: Hardver tervezés Plample File Leírások
Ezek files aample_installation_dir>/ilk_f_0_example_design könyvtár.

3. táblázat. Tesztpad File Leírás
Ez file benne van aample_installation_dir>/ilk_f_0_example_design/example_design/rtl könyvtárat.

4. táblázat: Testbench Scripts
Ezek files aample_installation_dir>/ilk_f_0_example_design/example_design/testbench könyvtárat.

1.4. A tervezés szimulációja plample Testbench
6. ábra Eljárás

Kövesse az alábbi lépéseket a tesztpad szimulálásához:

A parancssorban váltson át a testbench szimulációs könyvtárra. A könyvtár elérési útjaample_telepítési_könyvtár>/example_design/testbench.

Futtassa a szimulációs szkriptet az Ön által választott támogatott szimulátorhoz. A szkript lefordítja és futtatja a tesztpadot a szimulátorban. A szkriptnek ellenőriznie kell, hogy az SOP és az EOP száma megegyezik-e a szimuláció befejezése után.

5. táblázat: A szimuláció futtatásának lépései

3. Elemezze az eredményeket. A sikeres szimuláció csomagokat küld és fogad, és a „Test PASSED” üzenetet jeleníti meg.
A próbapad a tervezéshez plample a következő feladatokat végzi el:

Példányosítja az F-Tile Interlaken Intel FPGA IP magot.
Kinyomtatja a PHY állapotot.
Ellenőrzi a metakeret szinkronizálást (SYNC_LOCK) és a szó (blokk) határait
(WORD_LOCK).
Megvárja az egyes sávok lezárását és összehangolását.
Elkezdi a csomagok továbbítását.
Ellenőrzi a csomagstatisztikát:
— CRC24 hibák
— SOP-ok
— EOP-k

A következő sampA kimenet egy sikeres szimulációs tesztfutást szemléltet:

Megjegyzés: Az Interlaken design plampA szimulációs tesztpad 100 csomagot küld és 100 csomagot fogad.

A következő sampA kimenet egy sikeres szimulációs tesztet szemléltet az interlakeni félretekintő módhoz:

1.5. A hardvertervezés összeállítása és konfigurálása Example

Győződjön meg róla, hogy az exampA tervezési generáció befejeződött.
Az Intel Quartus Prime Pro Edition szoftverben nyissa meg az Intel Quartus Prime projektetample_telepítési_könyvtár>/example_design.qpf>.
A Feldolgozás menü, kattintson Indítsa el a fordítást.
Sikeres összeállítás után egy .sof file elérhető a megadott könyvtárban.
Kövesse ezeket a lépéseket a hardver, plample design az Intel Agilex eszközön F-csempével:
a. Csatlakoztassa a fejlesztőkészletet a gazdagéphez.
b. Indítsa el a Clock Control alkalmazást, amely a fejlesztőkészlet része. Állítson be új frekvenciákat a tervezéshez, plampa következőképpen:
• NRZ mód esetén:
— Si5391 (U18), OUT0: Állítsa be a pll_ref_clk(3) értékét a tervezési követelményei szerint.
• PAM módhoz:
— Si5391 (U45), OUT1: Állítsa be a pll_ref_clk(3) értékét a tervezési követelményei szerint.
— Si5391 (U19), OUT1: Állítsa be a mac_pll_ref_clk(3) értékét a tervezési követelményei szerint. c. Kattintson Eszközök ➤ Programozó ➤ Hardverbeállítás.
d. Válasszon ki egy programozó eszközt. Adja hozzá az Intel Agilex I-Series Transceiver-SoC fejlesztőkészletet.
e. Biztosítják, hogy a Mód be van állítva JTAG.
f. Válassza ki az Intel Agilex I-Series eszközt, és kattintson a gombra Eszköz hozzáadása. A programozó megjeleníti a kártyán lévő eszközök közötti kapcsolatok diagramját.
g. Jelölje be a négyzetet a .puha.
h. Jelölje be a négyzetet a Program/Configure oszlop.
én. Kattintson Indul.

1.6. A hardvertervezés tesztelése plample
Miután összeállította az F-tile Interlaken Intel FPGA IP-tervezést, plample és konfigurálja az eszközt, a System Console segítségével programozhatja az IP magot és annak regisztereit.

Kövesse ezeket a lépéseket a rendszerkonzol megjelenítéséhez és a hardvertervezés teszteléséhez, plample:

Nincs hiba a CRC32-nél, a CRC24-nél és az ellenőrzőnél.
A továbbított SOP-oknak és EOP-knak meg kell egyeznie a kapott SOP-kkal és EOP-kkal.

A következő sampA le kimenet egy sikeres tesztfutást mutat be Interlaken módban:

A következő sampA kimenet egy sikeres tesztfutást mutat be Interlaken Lookaside módban:

2. Tervezés plample Leírás

A design plample bemutatja az Interlaken IP mag funkcióit.

2.1. Tervezés plample Alkatrészek
Az exampA le design összekapcsolja a rendszer és a PLL referenciaórákat és a szükséges tervezési alkatrészeket. Az exampA le design belső visszacsatolási módban konfigurálja az IP magot, és csomagokat generál az IP core TX felhasználói adatátviteli felületen. Az IP-mag ezeket a csomagokat a belső visszacsatolási úton küldi el az adó-vevőn keresztül.

Miután az IP mag vevő megkapta a visszacsatolási úton lévő csomagokat, feldolgozza az Interlaken csomagokat és továbbítja azokat az RX felhasználói adatátviteli felületen. Az exampA le design ellenőrzi, hogy a fogadott és továbbított csomagok egyeznek-e.

Az F-Tile Interlaken Intel FPGA IP design example a következő összetevőket tartalmazza:

F-Tile Interlaken Intel FPGA IP mag
Csomaggenerátor és csomagellenőrző
F-Tile Reference and System PLL Clocks Intel FPGA IP mag

2.2. Tervezés plample Flow
Az F-Tile Interlaken Intel FPGA IP hardvertervezés plample a következő lépéseket hajtja végre:

Állítsa vissza az F-tile Interlaken Intel FPGA IP-t és az F-Tile-t.
Engedje el a visszaállítást az Interlaken IP-címen (rendszer-visszaállítás) és az F-tile TX-en (tile_tx_rst_n).
Konfigurálja az F-tile Interlaken Intel FPGA IP-t belső visszacsatolási módban.
Engedje el az F-tile RX (tile_rx_rst_n) visszaállítását.
Interlaken-csomagok folyamát küldi előre meghatározott adatokkal a hasznos adatban az IP-mag TX felhasználói adatátviteli felületére.

Ellenőrzi a fogadott csomagokat, és jelenti az állapotot. A hardvertervben szereplő csomagellenőrző plample a következő alapvető csomagellenőrzési lehetőségeket biztosítja:
• Ellenőrizze, hogy a továbbított csomagok sorrendje helyes-e.
• Ellenőrzi, hogy a fogadott adatok egyeznek-e a várt értékekkel azáltal, hogy biztosítja a csomag kezdete (SOP) és a csomag végének (EOP) számlálásának egybeesését az adatok átvitele és fogadása közben.

*Más nevek és márkák mások tulajdonát képezhetik.

2.3. Interfész jelek
6. táblázat Tervezés plample Interfész jelek

2.4. Regisztráció Térkép

Jegyzet:

Tervezés plampA le regiszter címe 0x20**-al kezdődik, míg az Interlaken IP magregiszter címe 0x10**-el kezdődik.

Az F-csempés PHY-regiszter címe 0x30**-al kezdődik, míg az F-csempés FEC-regiszter címe 0x40**-el kezdődik. A FEC regiszter csak PAM4 módban érhető el.
Hozzáférési kód: RO – Csak olvasható és RW – Írás/olvasás.
A rendszerkonzol beolvassa a tervezést plample regisztrálja és jelenti a képernyőn a teszt állapotát.

7. táblázat Tervezés plample Regisztráció Térkép

8. táblázat Tervezés plample Regisztráció térkép Interlaken Look-aside Design Example
Használja ezt a regisztertérképet a terv generálásakor plample az Interlaken Look-side Mode engedélyezése paraméterrel.

2.5. Reset
Az F-Tile Interlaken Intel FPGA IP-magban kezdeményezi az alaphelyzetbe állítást (reset_n=0), és addig tart, amíg az IP-mag visszaállítási nyugtát nem ad (reset_ack_n=0). A visszaállítás eltávolítása után (reset_n=1), a visszaállítási nyugtázás visszatér a kezdeti állapotába (reset_ack_n=1). A tervezésben plample, egy rst_ack_sticky regiszter tartalmazza a visszaállítási nyugtázást, majd elindítja a visszaállítás eltávolítását (reset_n=1). Használhat alternatív módszereket, amelyek megfelelnek tervezési igényeinek.

Fontos: Bármilyen forgatókönyv esetén, amikor szükség van a belső soros visszacsatolásra, külön kell felszabadítania az F-csempének a TX és RX parancsát egy meghatározott sorrendben. További információkért tekintse meg a rendszerkonzol szkriptjét.

7. ábra: Reset Sequence in NRZ Mode

8. ábra: Reset Sequence PAM4 módban

3. F-Tile Interlaken Intel FPGA IP Design Example Felhasználói kézikönyv Archívum

Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.

4. Az F-Tile Interlaken Intel FPGA IP Design Ex. dokumentum felülvizsgálati előzményeiample Felhasználói kézikönyv

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel garantálja az FPGA és a félvezető termékek teljesítményét
specifikációit az Intel szabványos garanciájának megfelelően, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül bármikor módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.

További információ erről a kézikönyvről és PDF letöltése: