intel F-Tile Interlaken FPGA IPDesign Example Giya sa Gumagamit

 

Gi-update alang sa Intel® Quartus® Prime Design Suite: 21.4
Bersyon sa IP: 3.1.0

1. Giya sa Dali nga Pagsugod

Ang F-Tile Interlaken Intel® FPGA IP core naghatag ug simulation testbench ug hardware design example nga nagsuporta sa compilation ug hardware testing. Kung makamugna ka sa disenyo exampUg, ang editor sa parameter awtomatikong nagmugna sa files gikinahanglan sa simulate, compile, ug pagsulay sa disenyo.

Ang testbench ug disenyo exampGisuportahan sa le ang NRZ ug PAM4 mode alang sa F-tile nga mga aparato.
Ang F-Tile Interlaken Intel FPGA IP core nagmugna og disenyo examples alang sa mosunod nga gisuportahan nga mga kombinasyon sa gidaghanon sa mga lane ug mga rate sa datos.

Talaan 1. Gisuportahan sa IP nga mga Kombinasyon sa Gidaghanon sa mga Dalan ug Rate sa Data
Ang mosunod nga mga kombinasyon gisuportahan sa Intel Quartus® Prime Pro Edition software version 21.4. Tanan
ang ubang mga kombinasyon suportahan sa umaabot nga bersyon sa Intel Quartus Prime Pro Edition.

 

Figure 1. Mga Lakang sa Pag-uswag alang sa Disenyo Example

(1) Kini nga variant nagsuporta sa Interlaken Look-aside Mode.
(2) Alang sa 10-lane nga disenyo sa configuration, ang F-tile nagkinahanglan og 12 ka lane sa TX PMA aron makahimo sa bonded transceiver clocking alang sa pagpamenos sa channel skew.

*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

Ang F-Tile Interlaken Intel FPGA IP core design example nagsuporta sa mosunod nga mga bahin:

• Internal TX sa RX serial loopback mode
• Awtomatikong nagmugna og fixed size packets
• Panguna nga mga kapabilidad sa pagsusi sa pakete
• Abilidad sa paggamit sa System Console aron i-reset ang disenyo alang sa katuyoan sa pagsulay pag-usab

Hulagway 2. Taas nga lebel nga Block Diagram

May Kalabutan nga Impormasyon

• F-Tile Interlaken Intel FPGA IP User Guide
• F-Tile Interlaken Intel FPGA IP Release Notes

1.1. Mga Kinahanglanon sa Hardware ug Software
Para testingan ang exampsa disenyo, gamita ang mosunod nga hardware ug software:

• Intel Quartus Prime Pro Edition software nga bersyon 21.4
• Magamit ang system console gamit ang software nga Intel Quartus Prime Pro Edition
• Gisuportahan nga simulator:
  — Synopsys* VCS*
  — Synopsys VCS MX
  — Siemens* EDA ModelSim* SE o Questa*
  — Indayog* Xcelium*
• Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. Paghimo sa Disenyo
Hulagway 3. Pamaagi

Sunda kini nga mga lakang sa paghimo sa disenyo example ug testbench:

1. Sa software nga Intel Quartus Prime Pro Edition, i-klik File ➤ Bag-ong Project Wizard aron makahimo og bag-ong proyekto sa Intel Quartus Prime, o i-klik File ➤ Buksan ang Proyekto aron maablihan ang kasamtangan nga proyekto sa Intel Quartus Prime. Ang wizard nag-aghat kanimo sa pagtino sa usa ka aparato.
2. Ipiho ang pamilya sa aparato nga Agilex ug pilia ang aparato nga adunay F-Tile alang sa imong disenyo.
3. Sa IP Catalog, pangitaa ug doble-klik ang F-Tile Interlaken Intel FPGA IP. Ang Bag-ong IP Variant nga bintana makita.
4. Itakda ang usa ka top-level nga ngalan para sa imong custom IP variation. Gitipigan sa editor sa parameter ang mga setting sa pagbag-o sa IP sa a file ginganlan .ip.
5. I-klik ang OK. Ang parameter editor makita.

Hulagway 4. Exampang Tab sa Disenyo

6. Sa tab nga IP, ipiho ang mga parametro para sa imong IP core variation.
7. Sa Example Design tab, pilia ang opsyon sa Simulation aron makamugna ang testbench. Pilia ang opsyon sa Synthesis aron makamugna ang disenyo sa hardware example. Kinahanglan ka nga mopili bisan usa sa mga kapilian sa Simulation ug Synthesis aron makamugna ang disenyo nga example.
8. Para sa Generated HDL Format, ang Verilog ug VHDL nga opsyon anaa.
9. Para sa Target Development Kit, pilia ang Agilex I-Series Transceiver-SOC Development Kit.

Mubo nga sulat: Kung imong pilion ang opsyon sa Development Kit, ang mga assignment sa pin gitakda sumala sa Intel Agilex I-Series Transceiver-SoC Development Kit device part number (AGIB027R31B1E2VR0) ug mahimong lahi sa imong gipili nga device. Kung tuyo nimo nga sulayan ang disenyo sa hardware sa lain nga PCB, pilia ang No development kit nga opsyon ug himoa ang tukma nga pin assignment sa .qsf file
10. I-klik Generate Exampug Disenyo. Ang Pagpili ExampAng bintana sa Direktoryo sa Disenyo makita.
11. Kung gusto nimo usbon ang disenyo example direktoryo nga agianan o ngalan gikan sa mga default nga gipakita (ilk_f_0_example_design), browse sa bag-ong dalan ug i-type ang bag-ong disenyo exampang ngalan sa direktoryo.
12. Pag-klik OK.

Mubo nga sulat: Sa F-Tile Interlaken Intel FPGA IP design example, ang SystemPLL awtomatik nga gi-instantiate, ug konektado sa F-Tile Interlaken Intel FPGA IP core. Ang SystemPLL hierarchy path sa disenyo example mao:

example_design.test_env_inst.test_dut.dut.pll

Ang SystemPLL sa disenyo example shares sa sama nga 156.26 MHz reference clock sama sa Transceiver.

1.3. Istruktura sa Direktoryo
Ang F-Tile Interlaken Intel FPGA IP core nagmugna sa mosunod files alang sa disenyo
example:
Figure 5. Istruktura sa Direktoryo

Talaan 2. Disenyo sa Hardware Example File Mga paghulagway
Kini files anaa saample_installation_dir>/ilk_f_0_example_design nga direktoryo.

Talaan 3. Testbench File Deskripsyon
Kini file anaa saample_installation_dir>/ilk_f_0_example_design/example_design/rtl nga direktoryo.

Talaan 4. Testbench Scripts
Kini files anaa saample_installation_dir>/ilk_f_0_example_design/example_design/testbench nga direktoryo.

1.4. Pagsundog sa Disenyo Exampsa Testbench
Hulagway 6. Pamaagi

Sunda kini nga mga lakang aron ma-simulate ang testbench:

1. Sa command prompt, usba ang direktoryo sa simulation sa testbench. Ang agianan sa direktoryo mao angample_installation_dir>/example_design/testbench.
2. Pagdalagan ang simulation script para sa gisuportahan nga simulator nga imong gusto. Ang script nag-compile ug nagpadagan sa testbench sa simulator. Kinahanglang susihon sa imong script nga ang mga ihap sa SOP ug EOP magkatugma human makompleto ang simulation.

Talaan 5. Mga Lakang sa Pagpadagan sa Simulation

3. Analisaha ang mga resulta. Ang usa ka malampuson nga simulation nagpadala ug nakadawat sa mga pakete, ug nagpakita sa "Test PASSED".
Ang testbench alang sa disenyo exampgikompleto ni le ang mosunod nga mga buluhaton:

• Gi-instantiate ang F-Tile Interlaken Intel FPGA IP core.
• Nag-imprinta sa kahimtang sa PHY.
• Gisusi ang metaframe synchronization (SYNC_LOCK) ug pulong (block) nga mga utlanan
  (WORD_LOCK).
• Naghulat alang sa indibidwal nga mga agianan nga ma-lock ug ma-align.
• Nagsugod sa pagpadala sa mga pakete.
• Pagsusi sa mga istatistika sa pakete:
  - Mga sayup sa CRC24
  - Mga SOP
  - Mga EOP

Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga simulation test run:

Mubo nga sulat: Ang disenyo sa Interlaken exampAng simulation testbench nagpadala ug 100 ka pakete ug makadawat ug 100 ka pakete.

Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga simulation test run alang sa Interlaken Look-aside mode:

1.5. Pag-compile ug Pag-configure sa Hardware Design Example

1. Paniguro ang exampAng paghimo sa disenyo kompleto na.
2. Sa Intel Quartus Prime Pro Edition software, ablihi ang Intel Quartus Prime nga proyektoample_installation_dir>/example_design.qpf>.
3. Sa Pagproseso menu, pag-klik Pagsugod sa Compilation.
4. Human sa malampuson nga paghugpong, usa ka .sof file anaa sa imong gipiho nga direktoryo.
   Sunda kini nga mga lakang sa pagprograma sa hardware exampAng disenyo sa Intel Agilex device nga adunay F-tile:
   a. Ikonektar ang Development Kit sa host computer.
   b. Ilunsad ang Clock Control nga aplikasyon, nga kabahin sa development kit. Ibutang ang bag-ong mga frequency alang sa disenyo example ingon sa mosunod:
   • Para sa NRZ mode:
   — Si5391 (U18), OUT0: Itakda sa kantidad sa pll_ref_clk(3) sa imong kinahanglanon sa disenyo.
   • Para sa PAM mode:
   — Si5391 (U45), OUT1: Itakda sa kantidad sa pll_ref_clk(3) sa imong kinahanglanon sa disenyo.
   — Si5391 (U19), OUT1: Itakda sa kantidad sa mac_pll_ref_clk(3) sa imong kinahanglanon sa disenyo. c. Pag-klik Mga himan ➤ Programmer ➤ Hardware Setup.
   d. Pagpili ug programming device. Idugang ang Intel Agilex I-Series Transceiver-SoC Development Kit.
   e. Siguradoha nga Mode gitakda sa JTAG.
   f. Pilia ang Intel Agilex I-Series device ug i-klik Idugang ang Device. Gipakita sa programmer ang usa ka diagram sa mga koneksyon tali sa mga aparato sa imong board.
   g. I-tsek ang kahon para sa .sof.
   h. Susiha ang kahon sa Programa/I-configure kolum.
   i. Pag-klik Pagsugod.

1.6. Pagsulay sa Hardware Design Example
Human nimo ma-compile ang F-tile Interlaken Intel FPGA IP design exampug i-configure ang imong device, mahimo nimong gamiton ang System Console aron iprograma ang IP core ug ang mga rehistro niini.

Sunda kini nga mga lakang aron madala ang System Console ug sulayan ang disenyo sa hardware example:

• Walay mga sayop alang sa CRC32, CRC24, ug checker.
• Ang gipadala nga mga SOP ug EOP kinahanglan nga motakdo sa nadawat nga mga SOP ug EOP.

Ang mosunod nga sample output naghulagway sa usa ka malampuson nga pagsulay run sa Interlaken mode:

Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga pagsulay run sa Interlaken Lookaside mode:

 

2. Disenyo Exampang Deskripsyon

Ang disenyo example nagpakita sa mga gamit sa Interlaken IP core.

2.1. Disenyo ExampMga sangkap
Ang exampAng disenyo nagkonektar sa sistema ug PLL reference nga mga orasan ug gikinahanglan nga mga sangkap sa disenyo. Ang exampAng disenyo nag-configure sa IP core sa internal loopback mode ug nagmugna og mga packet sa IP core TX user data transfer interface. Ang IP core nagpadala niini nga mga pakete sa internal loopback nga agianan pinaagi sa transceiver.

Human madawat sa IP core receiver ang mga packet sa loopback path, giproseso niini ang Interlaken packets ug ipasa kini sa RX user data transfer interface. Ang exampAng disenyo nagsusi nga ang mga pakete nga nadawat ug gipadala nga tugma.

Ang F-Tile Interlaken Intel FPGA IP design example naglakip sa mosunod nga mga sangkap:

1. F-Tile Interlaken Intel FPGA IP core
2. Packet Generator ug Packet Checker
3. F-Tile Reference ug System PLL Clocks Intel FPGA IP core

2.2. Disenyo Example Pag-agos
Ang F-Tile Interlaken Intel FPGA IP hardware design example nakompleto ang mosunod nga mga lakang:

1. I-reset ang F-tile Interlaken Intel FPGA IP ug F-Tile.
2. Ipagawas ang reset sa Interlaken IP (system reset) ug F-tile TX (tile_tx_rst_n).
3. Gi-configure ang F-tile Interlaken Intel FPGA IP sa internal loopback mode.
4. Ipagawas ang reset sa F-tile RX (tile_rx_rst_n).
5. Nagpadala usa ka sapa sa mga pakete sa Interlaken nga adunay predefined data sa payload sa TX user data transfer interface sa IP core.
6. Gisusi ang nadawat nga mga pakete ug ireport ang kahimtang. Ang packet checker gilakip sa disenyo sa hardware exampAng le naghatag sa mosunod nga mga batakang packet checking nga kapabilidad:
   • Susiha nga ang gipasa nga packet sequence husto.
   • Pagsusi nga ang nadawat nga datos motakdo sa gipaabot nga mga kantidad pinaagi sa pagsiguro nga ang pagsugod sa packet (SOP) ug pagtapos sa packet (EOP) nga mga ihap align samtang ang data gipadala ug nadawat.

*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

2.3. Mga Signal sa Interface
Talaan 6. Disenyo ExampMga Signal sa Interface

2.4. Register Mapa

Mubo nga sulat:

• Disenyo ExampAng rehistro nga adres magsugod sa 0x20** samtang ang Interlaken IP core nga rehistro nga adres magsugod sa 0x10**.
• F-tile PHY register address magsugod sa 0x30** samtang ang F-tile FEC register address magsugod sa 0x40**. Ang rehistro sa FEC anaa lamang sa PAM4 mode.
• Access code: RO—Read Only, ug RW—Read/Write.
• Gibasa sa system console ang disenyo exampAng pagrehistro ug pagreport sa kahimtang sa pagsulay sa screen.

Talaan 7. Disenyo Example Register nga Mapa

Talaan 8. Disenyo Example Register Map para sa Interlaken Look-aside Design Example
Gamita kini nga mapa sa pagparehistro kung imong gimugna ang disenyo nga example uban sa Enable Interlaken Look-aside Mode parameter nga gi-on.

2.5. I-reset
Sa F-Tile Interlaken Intel FPGA IP core, imong sugdan ang reset (reset_n=0) ug hupti hangtod ang IP core magbalik ug reset acknowledge (reset_ack_n=0). Human matangtang ang reset (reset_n=1), ang reset acknowledge mubalik sa iyang inisyal nga kahimtang (reset_ack_n=1). Sa disenyo exampUg, ang usa ka rst_ack_sticky nga rehistro naghupot sa pag-reset sa pag-ila sa pagpahayag ug dayon nagpalihok sa pagtangtang sa pag-reset (reset_n=1). Mahimo nimong gamiton ang mga alternatibong pamaagi nga mohaum sa imong mga panginahanglan sa disenyo.

Importante: Sa bisan unsang senaryo diin gikinahanglan ang internal nga serial loopback, kinahanglan nimo nga buhian ang TX ug RX sa F-tile nga gilain sa usa ka piho nga han-ay. Tan-awa ang script sa system console alang sa dugang nga kasayuran.

Figure 7. Reset Sequence sa NRZ Mode

Figure 8. Reset Sequence sa PAM4 Mode

 

3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.

 

4. Kasaysayan sa Pagbag-o sa Dokumento para sa F-Tile Interlaken Intel FPGA IP Design Example Giya sa Gumagamit

 

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa mga produkto nga FPGA ug semiconductor hangtod karon
mga detalye subay sa standard nga warranty sa Intel, apan adunay katungod sa paghimo og mga pagbag-o sa bisan unsang mga produkto ug serbisyo sa bisan unsang oras nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.

 

Basaha ang Dugang Mahitungod Niini nga Manwal & Pag-download sa PDF:

Mga Dokumento / Mga Kapanguhaan

intel F-Tile Interlaken FPGA IPDesign Example [pdf] Giya sa Gumagamit F-Tile Interlaken FPGA IPDesign Example

Mga pakisayran

• Manwal sa Gumagamit