JESD204C Intel FPGA IP 與 ADI AD9081 MxFE ADC 互通性報告
產品資訊
使用者手冊中提到的產品是 JESD204C Intel FPGA IP。它是與 Intel Agilex I 系列 F-Tile 演示板和 ADI AD9081-FMCA-EBZ EVM 結合使用的硬體組件。 IP 以雙工模式實例化，但僅使用接收器路徑。它產生 375 MHz 連結時脈和 375 MHz 幀時脈。 ADC 互通性測試的硬體設定如圖 1 所示。
產品使用說明
硬體設定
若要設定硬體以使用 JESD204C Intel FPGA IP，請執行下列步驟：
- 將 ADI AD9081-FMCA-EBZ EVM 連接到 Intel Agilex I 系列 F-Tile 演示板的 FMC+ 連接器。
- 確保 SYSREF 訊號由為 JESD204C Intel FPGA IP 裝置提供時脈來源的時脈產生器提供。
系統說明
系統級圖顯示了此設計中不同模組的連接方式。它包括英特爾 Agilex-I F-tile 演示板、英特爾 Agilex F-tile 裝置、頂級 RTL、平台設計器系統、模式產生器、模式檢查器、F-Tile JESD204C 雙工 IP 核以及各種時脈和介面。
互通性方法論
接收器資料鏈結層
此測試區域涵蓋同步頭對齊（SHA）和擴充多區塊對齊（EMBA）的測試案例。 JESD204C Intel FPGA IP 在測試期間從資料鏈結層讀取暫存器，並將其寫入日誌 files，並驗證它們是否透過 TCL 腳本傳遞標準。
適用於英特爾® Agilex™ F-tile 設備的 JESD204C 英特爾® FPGA IP 和 ADI AD9081 MxFE* ADC 互通性報告
JESD204C 英特爾® FPGA IP 是高速點對點串列介面智慧財產權 (IP)。
JESD204C Intel FPGA IP 已使用多種選定的 JESD204C 相容類比數位轉換器 (ADC) 裝置進行了硬體測試。
本報告重點介紹了 JESD204C 英特爾 FPGA IP 與 Analog Devices Inc. (ADI) 的 AD9081 混合訊號前端 (MxFE*) 評估模組 (EVM) 的互通性。以下部分描述了硬體檢查方法和測試結果。
相關資訊
F-tile JESD204C 英特爾 FPGA IP 使用者指南
硬體和軟體需求
互通性測試需要以下硬體和軟體工具： 硬體
- 附 027V 電源轉接器的 Intel Agilex™ I 系列 F-tile 展示板 (AGIB29R1A2E0VR12)
- Analog Devices (ADI) AD9081 MxFE* EVM（AD9081-FMCA-EBZ，修訂版 C）
- Skywork Si5345-D 評估板 (Si5345-D-EVB)
- SMA 公頭轉 SMP 公頭
- SMP 公頭轉 SMP 電纜
軟體
- 英特爾 Quartus® Prime 專業版軟體版本 21.4
- AD9081_API 版本 1.1.0 或更高版本（Linux 應用程序，AD9081 EVM 配置所需）
相關資訊
- AD9081/AD9082系統開髮使用者指南
- Skyworks Si5345-D 評估板使用者指南
硬體設定
JESD204C Intel FPGA IP 在雙工模式下實例化，但僅使用接收器路徑。當 FCLK_MULP = 1、WIDTH_MULP = 8、S = 1 時，核心 PLL 產生 375 MHz 連結時脈和 375 MHz 幀時脈。
Intel Agilex I 系列 F-Tile 演示板與連接到開發板 FMC+ 連接器的 ADI AD9081-FMCA-EBZ EVM 搭配使用。 ADC 互通性測試的硬體設定如硬體設定圖所示。
- F-tile 收發器和 JESD204C Intel FPGA IP 核 PLL 參考時脈由 Si5345-D-EVB 透過 SMA 轉 SMP 電纜提供。將 Agilex-I F-Tile 演示板上的 MUX_DIP_SW0 設定為高電平，以確保 U22 採用連接到 SMP 電纜的 CLKIN1。
- Si5345-D-EVB 透過 SMP 至 SMP 電纜為 AD7044 EVM 中的 HMC9081 可程式時脈產生器提供參考時脈。
- JESD204C Intel FPGA IP 核的管理時鐘由 Intel Agilex I 系列 F-tile 演示板上的 Silicon Labs Si5332 可程式時脈產生器提供。
- HMC7044 可程式時脈產生器提供 AD9081 裝置參考時脈。 AD9081 裝置中的鎖相環 (PLL) 產生所需的 ADCamp來自裝置參考時鐘的 ling 時鐘。
- 對於子類別 1，HMC7044 時脈產生器透過 FMC+ 連接器為 AD9081 裝置和 JESD204C Intel FPGA IP 產生 SYSREF 訊號。
不te：Intel 建議由為 JESD204C Intel FPGA IP 裝置提供時脈來源的時脈產生器提供 SYSREF。
系統說明
以下系統級圖顯示了本設計中不同模組的連接方式。
圖 2. 系統圖 
筆記:
- M是轉換器的數量。
- S是發送的s的數量amp每個轉換器每幀的檔案數。
- WIDTH_MULP是應用層和傳輸層之間的資料寬度乘數。
- N 是每個轉換器的轉換位數。
- CS 是每次轉換的控制位數 samp萊斯。
在此設定中，例如amp當L = 8、M = 4、F = 1時，收發器通道的資料速率為24.75 Gbps。
Si5332 OUT1 為 mgmt_clk 產生 100 MHz 時脈。 Si5345-D-EVB 產生兩種時脈頻率：375 MHz 和 100 MHz。 375 MHz 透過 J19 SMA 連接埠提供給英特爾 Agilex I 系列 F-tile 示範板中的嵌入式多工器。嵌入式多工器的輸出時脈驅動 F-tile 收發器參考時脈 (refclk_xcvr) 和 JESD204C Intel FPGA IP 核 PLL 參考時脈 (refclk_core)。 Si100-D-EVB 的 5345 MHz 連接到 AD7044 EVM 中的 HMC9081 可程式時脈產生器作為時脈輸入
（EXT_HMCREF）。
HCM7044 透過 FMC 連接器產生 11.71875 MHz 的週期性 SYSREF 訊號。
JESD204C Intel FPGA IP 在雙工模式下實例化，但僅使用接收器路徑。
互通性方法論
以下部分描述了測試目標、程序和通過標準。測試涵蓋以下領域：
- 接收資料鏈結層
- 接收傳輸層
接收器資料鏈結層
此測試區域涵蓋同步頭對齊（SHA）和擴充多區塊對齊（EMBA）的測試案例。
連結啟動時，接收器重設後，JESD204C Intel FPGA IP 開始尋找裝置傳輸的同步標頭流。測試期間讀取資料鏈結層的以下暫存器，寫入日誌 files，並透過 TCL 腳本驗證是否通過標準。
相關資訊
F-tile JESD204C 英特爾 FPGA IP 使用者指南
同步標頭對齊 (SHA)
表 1. 同步標頭對齊測試案例
| 測試用例 | 客觀的 | 描述 | 通過標準 |
| SHA.1 | 檢查復位序列完成後是否斷言同步標頭鎖定。 | 從暫存器中讀取以下訊號：
|
|
| SHA.2 | 在實現同步標頭鎖定（或在擴展多塊對齊階段期間）並穩定後檢查同步標頭鎖定狀態。 | invalid_sync_header 是從暫存器 (0x60[8]) 讀取同步頭鎖定狀態。 | invalid_sync_header 狀態應為 0。 |
擴展多塊對齊（EMBA）
表 2. 擴充多塊對齊測試案例
| 測試用例 | 客觀的 | 描述 | 通過標準 | |||||
| EMBA.1 | 檢查擴展多塊鎖是否僅在同步標頭鎖置位後才置位。 | 透過暫存器讀取以下訊號： |
|
|||||
| 測試用例 | 客觀的 | 描述 | 通過標準 | |||||
|
||||||||
| EMBA.2 | 檢查擴展多塊鎖定狀態是否穩定（擴展多塊鎖定後或直到彈性緩衝區釋放）以及是否沒有無效多塊。 | invalid_eomb_eoemb 是從 rx_err_status (0x60[10:9]) 暫存器讀取的。 | invalid_eomb_eoemb 應為「00」。 | |||||
| EMBA.3 | 檢查車道線。 | 從暫存器中讀取以下值：
|
|
|||||
接收器傳輸層 (TL)
為了透過接收器 (RX) JESD204C Intel FPGA IP 和傳輸層檢查有效負載資料流的資料完整性，ADC 配置為amp/PRBS 測試模式。 ADC 也設定為以與 JESD204C Intel FPGA IP 中設定的相同配置運作。的ramp/PRBS 檢查器在 FPGA 架構中檢查 ramp/PRBS 資料完整性一分鐘。 RX JESD204C Intel FPGA IP 暫存器 rx_err 連續輪詢為零值一分鐘。
下圖顯示了資料完整性檢查的概念測試設定。
圖 3. 使用 R 進行資料完整性檢查amp/PRBS15 檢查器
表 3. 傳輸層測試案例
| 測試用例 | 客觀的 | 描述 | 通過標準 |
| TL.1 | 使用 r 檢查資料通道的傳輸層映射amp 測試模式。 | Data_mode 設定為 Ramp_模式。
透過暫存器讀取以下訊號：
|
|
| TL.2 | 使用 PRBS15 測試模式檢查資料通道的傳輸層對映。 | Data_mode 設定為 prbs_mode。
從暫存器中讀取以下值：
|
|
JESD204C Intel FPGA IP 與 ADC 配置
AD204 裝置本身支援此硬體檢查中的 JESD9081C Intel FPGA IP 參數（L、M 和 F）。收發器數據速率，sampling時鐘和其他JESD204C參數符合AD908D1的工作條件。
硬體檢驗測試採用以下參數配置來實現 JESD204C Intel FPGA IP。
所有配置的全域設定：
- E = 1
- CF = 0
- CS = 0
- 子類別 = 1
- FCLK_MULP = 1
- 寬度乘數 = 8
- SH_CONFIG = CRC-12
- FPGA 管理時脈 (MHz) = 100
測試結果
下表包含可能的結果及其定義。
表 4. 結果定義
| 結果 | 定義 |
| 經過 | 觀察到被測設備 (DUT) 表現出一致的行為。 |
| 透過評論 | 據觀察，DUT 表現出一致的行為。但是，也包括對情況的附加解釋（例如ample：由於時間限制，只進行了部分測試）。 |
| 結果 | 定義 |
| 失敗 | 觀察到 DUT 表現出不合格行為。 |
| 警告 | 據觀察，DUT 表現出不建議的行為。 |
| 參考評論 | 根據觀察結果，無法確定有效的通過或失敗。其中也包括對情況的補充說明。 |
下表顯示了測試案例 SHA.1、SHA.2、EMBA.1、EMBA.2、EMBA.3、TL.1 和 TL.2 的結果，以及 L、M、F、資料速率、 sampling 時脈、鏈路時脈和 SYSREF 頻率。
表 5. 測試案例 SHA.1、SHA.2、EMBA.1、EMBA.2、EMBA.3、TL.1 和 TL.2 的結果
| 不。 | L | M | F | S | HD | E | N | NP | 類比數位轉換器
Samp靈時鐘 (MHz) |
FPGA 設備時脈 (MHz) | FPGA
幀時鐘 (MHz) |
FPGA
鏈路時脈（MHz） |
通道速率 (Gbps) | 結果 |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | 經過 |
測試結果備註
在每個測試案例中，RX JESD204C Intel FPGA IP 成功建立同步頭對齊、擴展多塊對齊，直到用戶資料階段。
R 未觀察到資料完整性問題amp JESD 配置的 PRBS 檢查器會覆寫所有實體通道，也沒有觀察到循環冗餘校驗 (CRC) 和命令奇偶校驗錯誤。
在某些電源週期期間，參數配置可能會出現通道偏移校正錯誤。為了避免此錯誤，應對 LEMC 偏移值進行編程，或者您可以使用校準掃描程序自動執行此操作。有關 LEMC 偏移的合法值的更多信息，請參閱 F-tile JESD204C IP 使用者指南中的 RBD 調整機制。
相關資訊
RBD調整機制
概括
該報告展示了 JESD204C Intel FPGA IP 和 PHY 電氣介面與 AD9081/9082（R2 晶片）裝置的驗證，ADC 速率高達 24.75 Gbps。顯示的完整配置和硬體設定為兩個設備的互通性和性能提供了信心。
AN 927 的文件修訂歷史：針對英特爾 Agilex F-Tile 裝置的 JESD204C 英特爾 FPGA IP 和 ADI AD9081 MxFE* ADC 互通性報告
| 檔案版本 | 變化 |
| 2022.04.25 | 初次發布。 |
AN 876：適用於英特爾® Agilex® F-Tile 設備的 JESD204C 英特爾® FPGA IP 和 ADI AD9081 MxFE* ADC 互通性報告
文件/資源
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英特爾 JESD204C 英特爾 FPGA IP 與 ADI AD9081 MxFE ADC 互通性報告 [pdf] 使用者指南 JESD204C 英特爾 FPGA IP 和 ADI AD9081 MxFE ADC 互通性報告，JESD204C、英特爾 FPGA IP 和 ADI AD9081 MxFE ADC 互通性報告 |