JESD204C Intel FPGA IP kaj ADI AD9081 MxFE ADC Kunfunkciebleco-Raporto
Produktaj Informoj
La produkto menciita en la uzantmanlibro estas JESD204C Intel FPGA IP. Ĝi estas hardvarkomponento kiu estas uzata kune kun la Intel Agilex I-Serio F-Tile Demo Board kaj la ADI AD9081-FMCA-EBZ EVM. La IP estas instanciigita en Duplex-reĝimo sed nur la ricevila vojo estas utiligita. Ĝi generas 375 MHz-lighorloĝon kaj 375 MHz-framhorloĝon. La aparatara agordo por la ADC-kunfunkciebleco-testo estas montrita en Figuro 1. La IP postulas SYSREF esti provizita de la horloĝgeneratoro kiu fontas la JESD204C Intel FPGA IP-aparato-horloĝon.
Produktaj Uzado-Instrukcioj
Aparataro
Por agordi la aparataron por uzi la JESD204C Intel FPGA IP, sekvu ĉi tiujn paŝojn:
- Konektu la ADI AD9081-FMCA-EBZ EVM al la FMC+-konektilo de la Intel Agilex I-Series F-Tile Demo Board.
- Certigu, ke la signalo SYSREF estas provizita de la horloĝgeneratoro, kiu fontas la horloĝon de la JESD204C Intel FPGA IP-aparato.
Sistemo Priskribo
La sistem-nivela diagramo montras kiel malsamaj moduloj estas konektitaj en ĉi tiu dezajno. Ĝi inkluzivas la Intel Agilex-I-F-kahelan Demostraron, Intel Agilex-F-kahela Aparato, Pintnivela RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, kaj diversajn horloĝojn kaj interfacojn.
Kunfunkcieca Metodologio
Ricevilo Data Link Tavolo
Ĉi tiu testareo kovras la provojn por sinkroniga kaplinio (SHA) kaj plilongigita multibloka paraleligo (EMBA). La JESD204C Intel FPGA IP legas registrojn de la datumliga tavolo dum la testo, skribas ilin en protokolon. files, kaj kontrolas ilin por pasado de kriterioj tra TCL-skriptoj.
JESD204C Intel® FPGA IP kaj ADI AD9081 MxFE* ADC-Interoperabileca Raporto por Intel® Agilex™ F-kahelaj Aparatoj
La JESD204C Intel® FPGA IP estas altrapida punkto-al-punkta seria interfaco intelekta propraĵo (IP).
La JESD204C Intel FPGA IP estis aparataro-testita per pluraj elektitaj JESD204C konformaj analoga-al-cifereca konvertilo (ADC) aparatoj.
Ĉi tiu raporto elstarigas la kunfunkcieblecon de la JESD204C Intel FPGA IP kun la taksadmodulo (EVM) AD9081 Mixed Signal Front End (MxFE*) de Analog Devices Inc. (ADI). La sekvaj sekcioj priskribas la aparatan kontrolmetodaron kaj testrezultojn.
Rilataj Informoj
F-kahelo JESD204C Intel FPGA IP User Guide
Postuloj pri aparataro kaj programaro
La kunfunkciebleco-testo postulas la jenajn aparataron kaj programajn ilojn: Aparataro
- Demostraro Intel Agilex™ I-Serio F-kahelo (AGIB027R29A1E2VR0) kun 12V elektra adaptilo
- Analogaj aparatoj (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
- Skywork Si5345-D-Taksada Estraro (Si5345-D-EVB)
- SMA masklo al SMP masklo
- SMP masklo al SMP-kablo
Programaro
- Versio de programaro Intel Quartus® Prime Pro Edition 21.4
- AD9081_API versio 1.1.0 aŭ pli nova (Linuksa aplikaĵo, necesa por AD9081 EVM-agordo)
Rilataj Informoj
- AD9081/AD9082 System Development User Guide
- Skyworks Si5345-D Evaluation Board User Guide
Aparataro
La JESD204C Intel FPGA IP estas instantiigita en Duplex-reĝimo sed nur la ricevila vojo estas uzata. Por FCLK_MULP =1, WIDTH_MULP = 8, S = 1, la kerno PLL generas 375 MHz-lighorloĝon kaj 375 MHz-framhorloĝon.
Intel Agilex I-Series F-Tile Demo Board estas uzata kun la ADI AD9081-FMCA-EBZ EVM konektita al la FMC+-konektilo de la evolutabulo. La aparatara agordo por la ADC-kunfunkciebleco-testo estas montrita en la Aparataro-figuro.- • La AD9081-FMCA-EBZ EVM derivas potencon de Intel Agilex I-Series F-Tile Demo Board per FMC+-konektilo.
- La F-kahela transceptor kaj JESD204C Intel FPGA IP-kernaj PLL-referencaj horloĝoj estas liveritaj de Si5345-D-EVB per SMA al SMP-kablo. Agordu MUX_DIP_SW0 al alta sur Agilex-I F-Tile Demo Board por certigi, ke U22 prenas CLKIN1, kiu estas konektita al la SMP-kablo.
- La Si5345-D-EVB provizas referencan horloĝon al la HMC7044 programebla horloĝgeneratoro ĉeestanta en la AD9081 EVM per SMP al SMP-kablo.
- La administra horloĝo por JESD204C Intel FPGA IP-kerno estas liverita de Silicon Labs Si5332 programebla horloĝgeneratoro ĉe la Intel Agilex I-Serio F-kahela Demo-tabulo.
- La HMC7044 programebla horloĝgeneratoro disponigas la AD9081-aparatan referenchorloĝon. La faz-ŝlosita buklo (PLL) ĉeestanta en la AD9081-aparato generas la deziratajn ADC-ojn.ampling horloĝo de la aparato referenca horloĝo.
- Por Subklaso 1, la horloĝgeneratoro HMC7044 generas la SYSREF-signalon por la AD9081-aparato kaj por la JESD204C Intel FPGA IP per la FMC+-konektilo.
Nete: Intel rekomendas ke la SYSREF estu provizita de la horloĝgeneratoro, kiu fontas la JESD204C Intel FPGA IP-aparatan horloĝon.
Sistemo Priskribo
La sekva sistemnivela diagramo montras kiel la malsamaj moduloj estas konektitaj en ĉi tiu dezajno.
Figuro 2. Sistemdiagramo 
Notoj:
- M estas la nombro da konvertiloj.
- S estas la nombro de transdonitaj samples per konvertilo per kadro.
- WIDTH_MULP estas la datuma larĝmultiplikato inter la aplikaĵa tavolo kaj transporta tavolo.
- N estas la nombro da konvertaj bitoj per konvertilo.
- CS estas la nombro da kontrolbitoj per konvertiĝo samples.
En ĉi tiu aranĝo, ekzample L = 8, M = 4, kaj F = 1, la datumrapideco de transceiverlenoj estas 24.75 Gbps.
La Si5332 OUT1 generas 100 MHz-horloĝon al mgmt_clk. Si5345-D-EVB generas du horloĝfrekvencojn, 375 MHz kaj 100 MHz. La 375 MHz estas liveritaj al la enigita multipleksilo en la Intel Agilex I-Series F-kahela Demo Board tra la J19 SMA-haveno. La eliga horloĝo de la enigita multipleksilo veturas la F-kahelan transceiver-referenchorloĝon (refclk_xcvr) kaj JESD204C Intel FPGA IP-kernan PLL-referenchorloĝon (refclk_core). 100 MHz de Si5345-D-EVB estas konektita al la HMC7044 programebla horloĝgeneratoro ĉeestanta en la AD9081 EVM kiel la horloĝa enigo
(EXT_HMCREF).
La HCM7044 generas periodan SYSREF-signalon de 11.71875 MHz tra la FMC-Konektilo.
La JESD204C Intel FPGA IP estas instantiigita en Duplex-reĝimo sed nur la ricevila vojo estas uzata.
Kunfunkcieca Metodologio
La sekva sekcio priskribas la testcelojn, proceduron, kaj la preterpasajn kriteriojn. La testo kovras la sekvajn areojn:
- Tavolo de ligilo de datumoj de ricevilo
- Ricevilo transporta tavolo
Ricevilo Data Link Tavolo
Ĉi tiu testareo kovras la provojn por sinkroniga kaplinio (SHA) kaj plilongigita multibloka paraleligo (EMBA).
Dum ligo ekfunkciigas, post la rekomencigita ricevilo, la JESD204C Intel FPGA IP komencas serĉi la sinkronigan kapfluon, kiu estas elsendita de la aparato. La sekvaj registroj de datumliga tavolo estas legitaj dum la testo, skribitaj en protokolon files, kaj kontrolita por pasado de kriterioj tra TCL-skriptoj.
Rilataj Informoj
F-kahelo JESD204C Intel FPGA IP User Guide
Sinkronigi kaplinion (SHA)
Tablo 1. Sinkronigi Header Alignment Test Cases
| Testkazo | Objektivo | Priskribo | Trapasaj Kriterioj |
| SHA.1 | Kontrolu ĉu Sync Header Lock estas asertita post la kompletigo de la rekomencigita sekvenco. | La sekvaj signaloj estas legitaj de registroj:
|
|
| SHA.2 | Kontrolu la staton de Sync Header Lock post kiam sinkroniga kapŝlosado estas atingita (aŭ dum la Fazo de Plilongigita Multi-Bloka Alignigo) kaj stabila. | invalid_sync_header estas legita por Sync Header-ŝlosa stato de registro (0x60[8]). | invalid_sync_header-statuso devus esti 0. |
Plilongigita Multibloka Alineado (EMBA)
Tablo 2. Plilongigitaj Multiblock Alignment Test Cases
| Testkazo | Objektivo | Priskribo | Trapasaj Kriterioj | |||||
| EMBA.1 | Kontrolu ĉu la Plilongigita Multiblock Lock estas asertita nur post la aserto de Sync Header Lock. | La sekvaj signaloj estas legitaj tra registroj: |
|
|||||
| Testkazo | Objektivo | Priskribo | Trapasaj Kriterioj | |||||
|
||||||||
| EMBA.2 | Kontrolu ĉu la stato de Plilongigita Multiblock Lock estas stabila (post etendita multibloka seruro aŭ ĝis la elasta bufro estas liberigita) kune kun neniu nevalida multibloko. | invalid_eomb_eoemb estas legita el la registro rx_err_status (0x60[10:9]). | invalid_eomb_eoemb devus esti "00". | |||||
| EMBA.3 | Kontrolu la lenan vicigon. | La sekvaj valoroj estas legitaj de registroj:
|
|
|||||
Ricevilo Transporta Tavolo (TL)
Por kontroli la datumintegrecon de la ŝarĝa datumfluo tra la ricevilo (RX) JESD204C Intel FPGA IP kaj transporta tavolo, la ADC estas agordita al ramp/PRBS testa ŝablono. La ADC ankaŭ estas metita funkcii kun la sama agordo kiel fiksita en la JESD204C Intel FPGA IP. La ramp/PRBS-kontrolilo en la FPGA-ŝtofo kontrolas la ramp/PRBS-datumintegreco dum unu minuto. La RX JESD204C Intel FPGA IP-registro rx_err estas balotita senĉese por nula valoro dum unu minuto.
La suba figuro montras la koncipan testan aranĝon por kontrolado de integreco de datumoj.
Figuro 3. Kontrolo de Integreco de Datumoj Uzante Ramp/PRBS15 Kontrolilo
Tablo 3. Transporta Tavolo Testaj Kazoj
| Testkazo | Objektivo | Priskribo | Trapasaj Kriterioj |
| TL.1 | Kontrolu la transporttavolan mapadon de la datumkanalo uzante ramp testa ŝablono. | Data_mode estas agordita al Ramp_reĝimo.
La sekvaj signaloj estas legitaj tra registroj:
|
|
| TL.2 | Kontrolu la transporttavolan mapadon de la datumkanalo uzante la PRBS15-testpadronon. | Data_mode estas agordita al prbs_mode.
La sekvaj valoroj estas legitaj de registroj:
|
|
JESD204C Intel FPGA IP kaj ADC-Agordoj
La JESD204C Intel FPGA IP-parametroj (L, M, kaj F) en ĉi tiu aparataro estas denaske subtenataj de la AD9081-aparato. La transceptora datumrapideco, sampling horloĝo, kaj aliaj JESD204C parametroj konformas kun la AD908D1 funkciado kondiĉoj.
La testado de aparataro efektivigas la JESD204C Intel FPGA IP kun la sekva parametra agordo.
Tutmonda agordo por ĉiu agordo:
- E = 1
- CF = 0
- CS = 0
- Subklaso = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- FPGA Administra Horloĝo (MHz) = 100
Testrezultoj
La sekva tabelo enhavas la eblajn rezultojn kaj ilian difinon.
Tabelo 4. Rezulta Difino
| Rezulto | Difino |
| PASI | La Aparato Sub Testo (DUT) estis observita elmontri konforman konduton. |
| PASI kun komentoj | La DUT estis observita elmontri konforman konduton. Tamen, kroma klarigo de la situacio estas inkluzivita (ekzample: pro tempolimoj, nur parto de la testado estis farita). |
| Rezulto | Difino |
| FAIL | La DUT estis observita elmontri nekonforman konduton. |
| Averto | La DUT estis observita elmontri konduton kiu ne estas rekomendita. |
| Vidu al komentoj | El la observoj, valida enirpermesilo aŭ malsukceso ne povus esti determinita. Plia klarigo de la situacio estas inkluzivita. |
La sekva tabelo montras la rezultojn por testkazoj SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, kaj TL.2 kun respektivaj valoroj de L, M, F, datumrapideco, sampling-horloĝo, link-horloĝo, kaj SYSREF-frekvencoj.
Tabelo 5. Rezulto por Testokazoj SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 kaj TL.2
| Ne. | L | M | F | S | HD | E | N | NP | ADC
SampLing Horloĝo (MHz) |
FPGA Aparato Horloĝo (MHz) | FPGA
Kadra Horloĝo (MHz) |
FPGA
Lighorloĝo (MHz) |
Lenkurzo (Gbps) | Rezulto |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Pasi |
Komentoj pri Testo
En ĉiu prova kazo, la RX JESD204C Intel FPGA IP sukcese establas la sinkronigan kapliniigon, plilongigitan multiblokan vicigon kaj ĝis uzanta datuma fazo.
Neniu datuma integrecproblemo estas observita fare de la Ramp kaj PRBS-kontrolilo por JESD-konfiguracioj kovrantaj ĉiujn fizikajn lenojn, ankaŭ neniu cikla redunda kontrolo (CRC) kaj komanda egaleceraro estas observita.
Dum certaj potencaj cikloj, eraro de dekliniĝo de la vojo povus aperi kun la parametraj agordoj. Por eviti ĉi tiun eraron, la LEMC-offset-valoroj devus esti programitaj aŭ vi povas aŭtomatigi ĉi tion per la kalibrada balaa proceduro. Por pliaj informoj pri la laŭleĝaj valoroj de LEMC-offseto, konsultu RBD-Agordan Mekanismon en F-kahelo JESD204C IP-Uzantgvidilo.
Rilataj Informoj
RBD Agorda Mekanismo
Resumo
Ĉi tiu raporto montras validigon de la elektra interfaco JESD204C Intel FPGA IP kaj PHY kun la aparato AD9081/9082 (R2 Silicon) ĝis 24.75 Gbps por ADC. La kompleta agordo kaj aparataro pruviĝas havigi fidon pri la kunfunkciebleco kaj agado de la du aparatoj.
Dokumenta Revizia Historio por AN 927: JESD204C Intel FPGA IP kaj ADI AD9081 MxFE* ADC-Interoperableca Raporto por Intel Agilex F-Tile Devices
| Dokumenta Versio | Ŝanĝoj |
| 2022.04.25 | Komenca eldono. |
AN 876: JESD204C Intel® FPGA IP kaj ADI AD9081 MxFE* ADC-Interoperabileca Raporto por Intel® Agilex® F-Tile-Aparatoj
Dokumentoj/Rimedoj
 |
Intel JESD204C Intel FPGA IP kaj ADI AD9081 MxFE ADC Kunfunkciebleco-Raporto [pdf] Uzantogvidilo JESD204C Intel FPGA IP kaj ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP kaj ADI AD9081 MxFE ADC Interoperability Report |