مواد لڪائڻ
1 JESD204C Intel FPGA IP ۽ ADI AD9081 MxFE ADC انٽرآپريبلٽي رپورٽ
2 پيداوار جي ڄاڻ
3 پيداوار جي استعمال جون هدايتون
4 JESD204C Intel® FPGA IP ۽ ADI AD9081 MxFE* ADC Interoperability رپورٽ Intel® Agilex™ F-ٽائل ڊوائيسز لاءِ
4.1 سسٽم جي وضاحت
5 دستاويز / وسيلا
5.1 حوالو

انٽيل-لوگو

JESD204C Intel FPGA IP ۽ ADI AD9081 MxFE ADC انٽرآپريبلٽي رپورٽ

JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF-ADC-Interoperability-رپورٽ-PRODUCT-تصوير

پيداوار جي ڄاڻ

پراڊڪٽ جو حوالو ڏنو ويو صارف دستي ۾ JESD204C Intel FPGA IP آهي. اهو هڪ هارڊويئر جزو آهي جيڪو استعمال ڪيو ويندو آهي Intel Agilex I-Series F-Tile Demo Board ۽ ADI AD9081-FMCA-EBZ EVM سان گڏ. IP Duplex موڊ ۾ فوري طور تي آهي پر صرف وصول ڪندڙ رستو استعمال ڪيو ويندو آهي. اهو هڪ 375 MHz لنڪ ڪلاڪ ۽ 375 MHz فريم ڪلاڪ ٺاهي ٿو. ADC انٽرآپريبلٽي ٽيسٽ لاءِ هارڊويئر سيٽ اپ شڪل 1 ۾ ڏيکاريو ويو آهي. IP کي SYSREF جي ضرورت آهي ڪلاڪ جنريٽر طرفان مهيا ڪئي وڃي جيڪا JESD204C Intel FPGA IP ڊيوائس ڪلاڪ جو ذريعو ڪري ٿي.

پيداوار جي استعمال جون هدايتون

هارڊويئر سيٽ اپ
JESD204C Intel FPGA IP استعمال ڪرڻ لاءِ هارڊويئر قائم ڪرڻ لاءِ، ھيٺين قدمن تي عمل ڪريو:

  1. ADI AD9081-FMCA-EBZ EVM کي Intel Agilex I-Series F-Tile Demo بورڊ جي FMC+ ڪنيڪٽر سان ڳنڍيو.
  2. پڪ ڪريو ته SYSREF سگنل ڪلاڪ جنريٽر طرفان مهيا ڪيل آهي جيڪو ذريعو JESD204C Intel FPGA IP ڊيوائس ڪلاڪ.

سسٽم جي وضاحت
سسٽم-سطح ڊاگرام ڏيکاري ٿو ته ڪيئن مختلف ماڊل هن ڊزائن ۾ ڳنڍيل آهن. ان ۾ Intel Agilex-I F-ٽائل ڊيمو بورڊ، Intel Agilex F-ٽائل ڊيوائس، مٿين سطح جي RTL، پليٽ فارم ڊيزائنر سسٽم، پيٽرن جنريٽر، پيٽرن چيڪ ڪندڙ، F-ٽائل JESD204C Duplex IP ڪور، ۽ مختلف گھڙيون ۽ انٽرفيس شامل آھن.

مداخلت جو طريقو
وصول ڪندڙ ڊيٽا لنڪ پرت
هي ٽيسٽ ايريا سنڪ هيڊر الائنمينٽ (SHA) ۽ وڌايل ملٽي بلاڪ الائنمينٽ (EMBA) لاءِ ٽيسٽ ڪيسن کي ڍڪي ٿو. JESD204C Intel FPGA IP ٽيسٽ دوران ڊيٽا لنڪ پرت مان رجسٽر پڙهي ٿو، انهن کي لاگ ۾ لکي ٿو files، ۽ TCL اسڪرپٽ ذريعي معيار کي پاس ڪرڻ لاء انهن جي تصديق ڪري ٿو.

JESD204C Intel® FPGA IP ۽ ADI AD9081 MxFE* ADC Interoperability رپورٽ Intel® Agilex™ F-ٽائل ڊوائيسز لاءِ

JESD204C Intel® FPGA IP هڪ تيز رفتار پوائنٽ کان پوائنٽ سيريل انٽرفيس دانشورانه ملڪيت (IP) آهي.
JESD204C Intel FPGA IP ڪيترن ئي چونڊيل JESD204C مطابق اينالاگ کان ڊجيٽل ڪنورٽر (ADC) ڊوائيسز سان هارڊويئر-ٽيسٽ ڪيو ويو آهي.
اها رپورٽ JESD204C Intel FPGA IP جي AD9081 Mixed Signal Front End (MxFE*) evaluation module (EVM) سان اينالاگ ڊيوائسز Inc. (ADI) جي وچ ۾ مداخلت کي نمايان ڪري ٿي. هيٺيان حصا بيان ڪري رهيا آهن هارڊويئر چيڪ آئوٽ جو طريقو ۽ ٽيسٽ جا نتيجا.

لاڳاپيل معلومات
ايف ٽائل JESD204C Intel FPGA IP يوزر گائيڊ

هارڊويئر ۽ سافٽ ويئر گهرجون
انٽرآپريبلٽي ٽيسٽ کي هيٺين هارڊويئر ۽ سافٽ ويئر اوزارن جي ضرورت آهي: هارڊويئر

  • Intel Agilex™ I-Series F-Tile Demo Board (AGIB027R29A1E2VR0) 12V پاور اڊاپٽر سان
  • اينالاگ ڊيوائسز (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ، Rev C)
  • Skywork Si5345-D تشخيصي بورڊ (Si5345-D-EVB)
  • SMA مرد کان SMP مرد
  • SMP مرد کي SMP ڪيبل

سافٽ ويئر

  • Intel Quartus® Prime Pro Edition سافٽ ويئر ورزن 21.4
  • AD9081_API ورجن 1.1.0 يا نئون (لينڪس ايپليڪيشن، گهربل AD9081 EVM ترتيب لاءِ)

لاڳاپيل معلومات

  • AD9081/AD9082 سسٽم ڊولپمينٽ يوزر گائيڊ
  • Skyworks Si5345-D تشخيصي بورڊ يوزر گائيڊ

هارڊويئر سيٽ اپ
JESD204C Intel FPGA IP Duplex موڊ ۾ فوري طور تي آھي پر صرف رسيور رستو استعمال ڪيو ويندو آھي. FCLK_MULP = 1، WIDTH_MULP = 8، S = 1 لاءِ، بنيادي PLL ھڪڙي 375 MHz لنڪ ڪلاڪ ۽ 375 MHz فريم ڪلاڪ ٺاھي ٿو.
هڪ Intel Agilex I-Series F-Tile Demo Board استعمال ڪيو ويندو آهي ADI AD9081-FMCA-EBZ EVM سان ڳنڍيل آهي FMC+ ڪنيڪٽر ڊولپمينٽ بورڊ سان. ADC انٽرآپريبلٽي ٽيسٽ لاءِ هارڊويئر سيٽ اپ هارڊويئر سيٽ اپ جي شڪل ۾ ڏيکاريو ويو آهي.- • AD9081-FMCA-EBZ EVM FMC+ ڪنيڪٽر ذريعي Intel Agilex I-Series F-Tile Demo Board مان پاور حاصل ڪري ٿو.

  • F-ٽائل ٽرانسيور ۽ JESD204C Intel FPGA IP ڪور PLL حوالا گھڙيون فراهم ڪيون ويون آھن Si5345-D-EVB ذريعي SMA کان SMP ڪيبل. Agilex-I F-Tile Demo بورڊ تي MUX_DIP_SW0 کي مٿاهين تي سيٽ ڪريو انهي کي يقيني بڻائڻ لاءِ ته U22 CLKIN1 وٺي رهيو آهي جيڪو SMP ڪيبل سان ڳنڍيل آهي.
  • Si5345-D-EVB AD7044 EVM ۾ موجود HMC9081 پروگرام قابل گھڙي جنريٽر لاءِ ريفرنس ڪلاڪ فراهم ڪري ٿو SMP کان SMP ڪيبل ذريعي.
  • JESD204C Intel FPGA IP core لاءِ مئنيجمينٽ ڪلاڪ فراهم ڪئي وئي آهي Silicon Labs Si5332 پروگراميبل ڪلاڪ جنريٽر پاران Intel Agilex I-Series F-Tile Demo بورڊ ۾ موجود.
  • HMC7044 پروگرام قابل گھڙي جنريٽر مهيا ڪري ٿو AD9081 ڊوائيس ريفرنس ڪلاڪ. AD9081 ڊوائيس ۾ موجود فيز بند ٿيل لوپ (PLL) گهربل ADC s ٺاهي ٿو.ampڊيوائس ريفرنس ڪلاڪ مان ling ڪلاڪ.
  • سب ڪلاس 1 لاءِ، HMC7044 ڪلاڪ جنريٽر AD9081 ڊيوائس لاءِ SYSREF سگنل ۽ JESD204C Intel FPGA IP لاءِ FMC+ ڪنيڪٽر ذريعي ٺاهي ٿو.

نهte: Intel تجويز ڪري ٿو SYSREF کي ڪلاڪ جنريٽر طرفان مهيا ڪيو وڃي جيڪو ذريعو JESD204C Intel FPGA IP ڊوائيس ڪلاڪ.

JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF-ADC-Interoperability-رپورٽ-01

سسٽم جي وضاحت

هيٺ ڏنل سسٽم-سطح جي ڊراگرام ڏيکاري ٿو ته ڪيئن مختلف ماڊل هن ڊزائن ۾ ڳنڍيل آهن.

شڪل 2. سسٽم ڊاگرام JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF-ADC-Interoperability-رپورٽ-02

نوٽس:

  1. M ڪنورٽرز جو تعداد آھي.
  2. S منتقل ٿيل s جو تعداد آھيamples في ڪنورٽر في فريم.
  3. WIDTH_MULP ايپليڪيشن پرت ۽ ٽرانسپورٽ پرت جي وچ ۾ ڊيٽا جي چوٽي ضرب آهي.
  4. N هر ڪنورٽر جي بدلي بٽ جو تعداد آهي.
  5. CS آهي ڪنٽرول بٽ جو تعداد في ڪنورشن samples.

هن سيٽ اپ ۾، مثال طورample L = 8، M = 4، ۽ F = 1، ٽرانسيور لين جي ڊيٽا جي شرح 24.75 Gbps آهي.
Si5332 OUT1 ٺاهي ٿو 100 MHz ڪلاڪ mgmt_clk ڏانهن. Si5345-D-EVB ٻن گھڙين جي تعدد پيدا ڪري ٿي، 375 MHz ۽ 100 MHz. 375 MHz J19 SMA پورٽ ذريعي Intel Agilex I-Series F-ٽائل ڊيمو بورڊ ۾ شامل ڪيل ملٽي پلڪسر کي فراهم ڪئي وئي آهي. ايمبيڊڊ ملٽي پلڪسر جي ٻاھرين گھڙي F-ٽائل ٽرانسيور ريفرنس ڪلاڪ (refclk_xcvr) ۽ JESD204C Intel FPGA IP ڪور PLL ريفرنس ڪلاڪ (refclk_core) کي هلائي ٿي. Si100-D-EVB کان 5345 MHz HMC7044 پروگرام قابل گھڙي جنريٽر سان ڳنڍيو ويو آھي جيڪو AD9081 EVM ۾ موجود آھي گھڙي جي ان پٽ جي طور تي
(EXT_HMCREF).

HCM7044 FMC Connector ذريعي 11.71875 MHz جو هڪ وقتي SYSREF سگنل ٺاهي ٿو.
JESD204C Intel FPGA IP Duplex موڊ ۾ فوري طور تي آھي پر صرف رسيور رستو استعمال ڪيو ويندو آھي.

مداخلت جو طريقو
هيٺ ڏنل سيڪشن بيان ڪري ٿو امتحان جا مقصد، طريقيڪار، ۽ پاس ڪرڻ جي معيار. امتحان هيٺ ڏنل علائقن تي مشتمل آهي:

  • وصول ڪندڙ ڊيٽا لنڪ پرت
  • وصول ڪندڙ ٽرانسپورٽ پرت

وصول ڪندڙ ڊيٽا لنڪ پرت
هي ٽيسٽ ايريا سنڪ هيڊر الائنمينٽ (SHA) ۽ وڌايل ملٽي بلاڪ الائنمينٽ (EMBA) لاءِ ٽيسٽ ڪيسن کي ڍڪي ٿو.
لنڪ جي شروعات تي، وصول ڪندڙ ريٽ ڪرڻ کان پوء، JESD204C Intel FPGA IP ڳولڻ شروع ڪري ٿو هم وقت سازي هيڊر وهڪرو جيڪو ڊوائيس طرفان منتقل ڪيو ويو آهي. ڊيٽا لنڪ پرت مان هيٺيان رجسٽر ٽيسٽ دوران پڙهيا ويندا آهن، لاگ ۾ لکيل files، ۽ TCL اسڪرپٽ ذريعي معيار پاس ڪرڻ جي تصديق ڪئي وئي آهي.

لاڳاپيل معلومات
ايف ٽائل JESD204C Intel FPGA IP يوزر گائيڊ

هم وقت سر جي ترتيب (SHA)
جدول 1. سنڪ هيڊر الائنمينٽ ٽيسٽ ڪيس

ٽيسٽ ڪيس مقصد وصف پاس ڪرڻ جو معيار
SHA.1 چيڪ ڪريو ته ڇا Sync Header Lock تي زور ڏنو ويو آھي ري سيٽ تسلسل جي مڪمل ٿيڻ کان پوءِ. ھيٺيون سگنل رجسٽر کان پڙھيا ويندا آھن:
  • CDR_Lock rx_status3 (0x8C) رجسٽر مان پڙهيو ويو آهي.
  • SH_Locked rx_status4 (0x90) رجسٽر مان پڙهيو ويو آهي.
  • jrx_sh_err_status rx_err_status (0x60) رجسٽر مان پڙهيو ويندو آهي.
  • CDR_Lock ۽ SH_LOCK کي لينن جي تعداد جي لحاظ کان اعلي سطح تي زور ڏنو وڃي.
  • jrx_sh_err_status هجڻ گهرجي
  •  jrx_sh_err_status ۾ بٽ فيلڊس چيڪ ڪري ٿو sh_unlock_err، rx_gb_overflow_err، rx_gb_underflow_err، invalid_sync_header، src_rx_alarm، syspll_lock_err، ۽ cdr_lock_err.
SHA.2 چيڪ ڪريو Sync Header Lock اسٽيٽس سنڪ هيڊر لاڪ حاصل ٿيڻ کان پوءِ (يا وڌايل ملٽي بلاڪ الائنمينٽ مرحلي دوران) ۽ مستحڪم. invalid_sync_header Sync Header lock Status لاءِ رجسٽر کان پڙھيو ويندو آھي (0x60[8]). invalid_sync_header اسٽيٽس 0 ھئڻ گھرجي.

توسيع ٿيل ملٽي بلاڪ الائنمينٽ (EMBA)

ٽيبل 2. وڌايل ملٽي بلاڪ الائنمينٽ ٽيسٽ ڪيس

ٽيسٽ ڪيس مقصد وصف پاس ڪرڻ جو معيار  
EMBA.1 چيڪ ڪريو ته وڌايل ملٽي بلاڪ لاڪ صرف Sync Header Lock جي دعويٰ کان پوءِ زور ڀريو ويو آهي. هيٺيون سگنل رجسٽر ذريعي پڙهيا ويندا آهن:
  • EMB_Locked_1 قدر هر لين سان ملندڙ 1 جي برابر هجڻ گهرجي. EMB_Lock_err 0 ھئڻ گھرجي.
  
 
  ٽيسٽ ڪيس مقصد وصف پاس ڪرڻ جو معيار
     
  • EMB_Locked_1 rx_status5 (0x94) رجسٽر مان پڙهيو ويو آهي.
  • EMB_Lock_err rx_err_status (0x60[19]) رجسٽر مان پڙهيو ويو آهي.
  
  EMBA.2 چيڪ ڪريو ته ڇا توسيع ٿيل ملٽي بلاڪ لاڪ اسٽيٽس مستحڪم آهي (وڌايل ملٽي بلاڪ لاڪ کان پوءِ يا جيستائين لچڪدار بفر جاري نه ٿئي) ان سان گڏ ڪو به غلط ملٽي بلاڪ ناهي. invalid_eomb_eoemb rx_err_status (0x60[10:9]) رجسٽر مان پڙهيو ويو آهي. invalid_eomb_eoemb "00" هجڻ گهرجي.
  EMBA.3 لين جي ترتيب جي چڪاس ڪريو. هيٺيون قيمتون رجسٽر مان پڙهيا وڃن ٿا:
  • elastic_buf_over_flow rx_err_status (0x60[20]) رجسٽر مان پڙهيو ويو آهي.
  • elastic_buf_full rx_status6 (0x98) رجسٽر مان پڙهيو ويو آهي.
  • elastic_buf_over_flow 0 هجڻ گهرجي.
  • elastic_buf_full قدر هر لين سان ملندڙ 1 جي برابر هجڻ گهرجي.

وصول ڪندڙ ٽرانسپورٽ پرت (TL)
وصول ڪندڙ (RX) JESD204C Intel FPGA IP ۽ ٽرانسپورٽ پرت ذريعي پيل لوڊ ڊيٽا اسٽريم جي ڊيٽا سالميت کي جانچڻ لاءِ، ADC ترتيب ڏنل آهيamp/ PRBS ٽيسٽ نموني. ADC پڻ ساڳئي ترتيب سان هلائڻ لاء سيٽ ڪيو ويو آهي جيئن JESD204C Intel FPGA IP ۾ سيٽ ڪيو ويو آهي. آرamp/ پي آر بي ايس چيڪ ڪندڙ FPGA ڪپڙي ۾ آر کي چيڪ ڪري ٿوamp/ PRBS ڊيٽا جي سالميت هڪ منٽ لاء. RX JESD204C Intel FPGA IP رجسٽر rx_err هڪ منٽ لاءِ صفر قدر لاءِ مسلسل پول ڪيو ويو آهي.
هيٺ ڏنل انگ اکر ڏيکاري ٿو تصوراتي ٽيسٽ سيٽ اپ ڊيٽا جي سالميت جي چڪاس لاءِ.

شڪل 3. ڊيٽا جي سالميت چيڪ استعمال ڪندي Ramp/PRBS15 چيڪ ڪندڙ

JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF-ADC-Interoperability-رپورٽ-03

ٽيبل 3. ٽرانسپورٽ پرت ٽيسٽ ڪيس

ٽيسٽ ڪيس مقصد وصف پاس ڪرڻ جو معيار
TL.1 آر استعمال ڪندي ڊيٽا چينل جي ٽرانسپورٽ پرت ميپنگ کي چيڪ ڪريوamp ٽيسٽ نموني. Data_mode سيٽ ڪيو ويو آهي Ramp_ موڊ.

هيٺيون سگنل رجسٽر ذريعي پڙهيا ويندا آهن:

  • crc_err rx_err_status (0x60[14]) مان پڙهيو ويو آهي.
  •  jrx_patchk_data_error tst_err0 رجسٽر مان پڙهيو ويو آهي.
  • crc_err پاس ڪرڻ لاء گهٽ هجڻ گهرجي.
  • jrx_patchk_data_error گهٽ هجڻ گهرجي.
TL.2 PRBS15 ٽيسٽ نموني استعمال ڪندي ڊيٽا چينل جي ٽرانسپورٽ ليئر ميپنگ کي چيڪ ڪريو. Data_mode prbs_mode تي سيٽ ڪيو ويو آھي.

هيٺيون قيمتون رجسٽر مان پڙهيا وڃن ٿا:

  • crc_err rx_err_status (0x60[14]) مان پڙهيو ويو آهي.
  • jrx_patchk_data_error tst_err0 رجسٽر مان پڙهيو ويو آهي.
  • crc_err پاس ڪرڻ لاء گهٽ هجڻ گهرجي.
  • jrx_patchk_data_error گهٽ هجڻ گهرجي.

JESD204C Intel FPGA IP ۽ ADC ترتيب
هن هارڊويئر چيڪ آئوٽ ۾ JESD204C Intel FPGA IP پيٽرول (L، M، ۽ F) اصل ۾ AD9081 ڊيوائس جي مدد سان آهن. ٽرانسيور ڊيٽا جي شرح، ايسampling ڪلاڪ، ۽ ٻيا JESD204C پيٽرولر AD908D1 آپريٽنگ حالتن سان عمل ڪن ٿا.
هارڊويئر چيڪ آئوٽ ٽيسٽ JESD204C Intel FPGA IP کي هيٺين پيٽرول جي ترتيب سان لاڳو ڪري ٿو.

سڀني تشڪيل لاءِ گلوبل سيٽنگ:

  • E = 1
  • CF = 0
  • سي ايس = 0
  • ذيلي ڪلاس = 1
  • FCLK_MULP = 1
  • WIDTH_MULP = 8
  • SH_CONFIG = CRC-12
  • FPGA مئنيجمينٽ ڪلاڪ (MHz) = 100

ٽيسٽ جا نتيجا
هيٺ ڏنل جدول ۾ ممڪن نتيجا ۽ انهن جي تعريف شامل آهي.

ٽيبل 4. نتيجن جي تعريف

نتيجو وصف
پاس ڊيوائس انڊر ٽيسٽ (DUT) کي مشاهدو ڪيو ويو ته جيئن مطابقت واري رويي کي ڏيکاري.
تبصرن سان پاس ڪريو DUT کي مشاهدو ڪيو ويو ته مطابقت واري رويي جي نمائش. بهرحال، صورتحال جي هڪ اضافي وضاحت شامل آهي (مثال طورample: وقت جي حدن جي ڪري، صرف جاچ جو هڪ حصو ڪيو ويو).
نتيجو وصف
FAIL DUT غير مطابقت واري رويي جي نمائش لاء ڏٺو ويو.
ڊيڄاريندڙ DUT جو مشاهدو ڪيو ويو ته رويي جي نمائش جيڪا سفارش نه ڪئي وئي آهي.
تبصرن ڏانهن رجوع ڪريو مشاهدن مان، صحيح پاس يا ناڪامي جو اندازو نه ٿي سگهيو. صورتحال جي هڪ اضافي وضاحت شامل آهي.

هيٺ ڏنل جدول ڏيکاري ٿو ٽيسٽ ڪيسن جا نتيجا SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, and TL.2 جي لاڳاپيل قدرن سان L, M, F, ڊيٽا جي شرح، ايسampling clock، link clock، ۽ SYSREF تعدد.

ٽيبل 5. ٽيسٽ ڪيس جا نتيجا SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, and TL.2

نه. L M F S HD E N NP ADC

Sampلنگ ڪلاڪ (MHz)

 FPGA ڊيوائس ڪلاڪ (MHz) FPGA

فريم ڪلاڪ (MHz)

 FPGA

لنڪ ڪلاڪ (MHz)

 لين جي شرح (Gbps) نتيجو
1 8 4 1 1 0 1 16 16 3000.00 375.00 375.00 375.00 24.75 پاسو

ٽيسٽ جا نتيجا تبصرا
هر ٽيسٽ ڪيس ۾، RX JESD204C Intel FPGA IP ڪاميابيءَ سان هم وقت سازي هيڊر الائنمينٽ، وڌايل ملٽي بلاڪ الائنمينٽ، ۽ صارف ڊيٽا جي مرحلي تائين.
آر پاران ڊيٽا جي سالميت جو ڪوبه مسئلو نه ڏٺو ويو آهيamp ۽ PRBS جاچ ڪندڙ JESD ترتيبن لاءِ سڀني فزيڪل لينن کي ڍڪيندي، ان سان گڏ ڪو به سائيلڪ ريڊنڊنسي چيڪ (CRC) ۽ ڪمانڊ برابري جي غلطي نظر نه ايندي آهي.
ڪجهه طاقت جي چڪر دوران، لين ڊيسڪ جي غلطي ظاهر ٿي سگھي ٿي پيراميٽر ترتيبن سان. ھن نقص کان بچڻ لاءِ، LEMC آفسيٽ ويلز کي پروگرام ڪيو وڃي يا توھان ان کي خودڪار ڪري سگھوٿا ان کي ڪليبريشن سوائپ واري طريقي سان. LEMC آفسيٽ جي قانوني قدرن تي وڌيڪ معلومات لاءِ، F-ٽائل JESD204C IP يوزر گائيڊ ۾ RBD ٽيوننگ ميڪنزم جو حوالو ڏيو.

لاڳاپيل معلومات
آر بي ڊي ٽيوننگ ميڪانيزم

خلاصو
هي رپورٽ ڏيکاري ٿي JESD204C Intel FPGA IP ۽ PHY برقي انٽرفيس سان AD9081/9082 (R2 Silicon) ڊوائيس تائين 24.75 Gbps تائين ADC لاءِ. مڪمل ٺاھ جوڙ ۽ هارڊويئر سيٽ اپ ڏيکاريا ويا آھن اعتماد مهيا ڪرڻ لاءِ ٻن ڊوائيسز جي باہمي ڪارڪردگي ۽ ڪارڪردگي.

AN 927 لاءِ دستاويز جي نظرثاني جي تاريخ: JESD204C Intel FPGA IP ۽ ADI AD9081 MxFE* ADC Interoperability Report for Intel Agilex F-Tile Devices

دستاويزي نسخو تبديليون
2022.04.25 شروعاتي ڇڏڻ.

AN 876: JESD204C Intel® FPGA IP ۽ ADI AD9081 MxFE* ADC Interoperability رپورٽ For Intel® Agilex® F-Tile Devices

دستاويز / وسيلا

intel JESD204C Intel FPGA IP ۽ ADI AD9081 MxFE ADC انٽرآپريبلٽي رپورٽ [pdf] استعمال ڪندڙ ھدايت
JESD204C Intel FPGA IP ۽ ADI AD9081 MxFE ADC انٽرآپريبلٽي رپورٽ، JESD204C، Intel FPGA IP ۽ ADI AD9081 MxFE ADC انٽرآپريبلٽي رپورٽ

حوالو

تبصرو ڇڏي ڏيو

توهان جو اي ميل پتو شايع نه ڪيو ويندو. گهربل فيلڊ نشان لڳل آهن *