Αναφορά διαλειτουργικότητας JESD204C Intel FPGA IP και ADI AD9081 MxFE ADC
Πληροφορίες προϊόντος
Το προϊόν που αναφέρεται στο εγχειρίδιο χρήστη είναι το JESD204C Intel FPGA IP. Είναι ένα εξάρτημα υλικού που χρησιμοποιείται σε συνδυασμό με την πλακέτα επίδειξης F-Tile της σειράς Intel Agilex I-Series και το ADI AD9081-FMCA-EBZ EVM. Η IP εκτελείται σε λειτουργία Duplex, αλλά χρησιμοποιείται μόνο η διαδρομή του δέκτη. Παράγει ένα ρολόι σύνδεσης 375 MHz και ένα ρολόι πλαισίου 375 MHz. Η ρύθμιση υλικού για τη δοκιμή διαλειτουργικότητας ADC φαίνεται στο Σχήμα 1. Η IP απαιτεί το SYSREF να παρέχεται από τη γεννήτρια ρολογιού που προέρχεται από το ρολόι συσκευής JESD204C Intel FPGA IP.
Οδηγίες χρήσης προϊόντος
Ρύθμιση υλικού
Για να ρυθμίσετε το υλικό για τη χρήση της IP JESD204C Intel FPGA, ακολουθήστε τα εξής βήματα:
- Συνδέστε το ADI AD9081-FMCA-EBZ EVM στην υποδοχή FMC+ της επίδειξης πλακέτας F-Tile της σειράς Intel Agilex I.
- Βεβαιωθείτε ότι το σήμα SYSREF παρέχεται από τη γεννήτρια ρολογιού που προέρχεται από το ρολόι συσκευής IP JESD204C Intel FPGA.
Περιγραφή συστήματος
Το διάγραμμα σε επίπεδο συστήματος δείχνει πώς συνδέονται διαφορετικές μονάδες σε αυτό το σχέδιο. Περιλαμβάνει το Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core και διάφορα ρολόγια και διεπαφές.
Μεθοδολογία διαλειτουργικότητας
Επίπεδο σύνδεσης δεδομένων δέκτη
Αυτή η περιοχή δοκιμής καλύπτει τις περιπτώσεις δοκιμών για ευθυγράμμιση κεφαλίδας συγχρονισμού (SHA) και εκτεταμένη στοίχιση πολλαπλών μπλοκ (EMBA). Το JESD204C Intel FPGA IP διαβάζει καταχωρητές από το επίπεδο σύνδεσης δεδομένων κατά τη διάρκεια της δοκιμής, τους εγγράφει στο αρχείο καταγραφής files, και τα επαληθεύει για τη διέλευση κριτηρίων μέσω των σεναρίων TCL.
Αναφορά διαλειτουργικότητας JESD204C Intel® FPGA IP και ADI AD9081 MxFE* ADC για συσκευές Intel® Agilex™ F-tile
Το JESD204C Intel® FPGA IP είναι μια διανοητική ιδιοκτησία (IP) υψηλής ταχύτητας σειριακής διεπαφής από σημείο σε σημείο.
Η IP JESD204C Intel FPGA έχει δοκιμαστεί σε υλικό με αρκετές επιλεγμένες συσκευές μετατροπέα αναλογικού σε ψηφιακό (ADC) συμβατές με το JESD204C.
Αυτή η αναφορά υπογραμμίζει τη διαλειτουργικότητα της IP JESD204C Intel FPGA με τη μονάδα αξιολόγησης μικτού σήματος Front End (MxFE*) AD9081 (EVM) από την Analog Devices Inc. (ADI). Οι ακόλουθες ενότητες περιγράφουν τη μεθοδολογία ελέγχου υλικού και τα αποτελέσματα των δοκιμών.
Σχετικές Πληροφορίες
Οδηγός χρήστη F-tile JESD204C Intel FPGA IP
Απαιτήσεις υλικού και λογισμικού
Ο έλεγχος διαλειτουργικότητας απαιτεί τα ακόλουθα εργαλεία υλικού και λογισμικού: Υλικό
- Επίδειξη πλακιδίων Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) με τροφοδοτικό 12V
- Αναλογικές συσκευές (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Αναθ. C)
- Πίνακας αξιολόγησης Skywork Si5345-D (Si5345-D-EVB)
- SMA αρσενικό σε SMP αρσενικό
- Καλώδιο SMP αρσενικό σε SMP
Λογισμικό
- Έκδοση λογισμικού Intel Quartus® Prime Pro Edition 21.4
- AD9081_API έκδοση 1.1.0 ή νεότερη (εφαρμογή Linux, απαιτείται για τη διαμόρφωση AD9081 EVM)
Σχετικές Πληροφορίες
- AD9081/AD9082 Οδηγός χρήσης για την ανάπτυξη συστήματος
- Οδηγός χρήστη Skyworks Si5345-D Evaluation Board
Ρύθμιση υλικού
Η JESD204C Intel FPGA IP εγκαθίσταται σε λειτουργία Duplex, αλλά χρησιμοποιείται μόνο η διαδρομή του δέκτη. Για FCLK_MULP =1, WIDTH_MULP = 8, S = 1, ο πυρήνας PLL δημιουργεί ένα ρολόι σύνδεσης 375 MHz και ένα ρολόι πλαισίου 375 MHz.
Μια επίδειξη πλακέτας F-Tile της σειράς Intel Agilex I χρησιμοποιείται με το ADI AD9081-FMCA-EBZ EVM συνδεδεμένο στην υποδοχή FMC+ της πλακέτας ανάπτυξης. Η ρύθμιση υλικού για τη δοκιμή διαλειτουργικότητας ADC φαίνεται στην εικόνα Ρύθμιση υλικού.- • Το AD9081-FMCA-EBZ EVM αντλεί ισχύ από την πλακέτα επίδειξης F-Tile της σειράς Intel Agilex I μέσω της υποδοχής FMC+.
- Ο πομποδέκτης F-tile και τα ρολόγια αναφοράς PLL με πυρήνα IP JESD204C Intel FPGA παρέχονται από το Si5345-D-EVB μέσω καλωδίου SMA σε SMP. Ρυθμίστε το MUX_DIP_SW0 στο υψηλό στην πλακέτα επίδειξης Agilex-I F-Tile για να βεβαιωθείτε ότι το U22 παίρνει το CLKIN1 που είναι συνδεδεμένο στο καλώδιο SMP.
- Το Si5345-D-EVB παρέχει ένα ρολόι αναφοράς στην προγραμματιζόμενη γεννήτρια ρολογιού HMC7044 που υπάρχει στο AD9081 EVM μέσω καλωδίου SMP σε SMP.
- Το ρολόι διαχείρισης για τον πυρήνα IP JESD204C Intel FPGA παρέχεται από την προγραμματιζόμενη γεννήτρια ρολογιού Si5332 της Silicon Labs που υπάρχει στην επίδειξη πλακιδίων F-tile της σειράς Intel Agilex I.
- Η προγραμματιζόμενη γεννήτρια ρολογιού HMC7044 παρέχει το ρολόι αναφοράς της συσκευής AD9081. Ο βρόχος κλειδώματος φάσης (PLL) που υπάρχει στη συσκευή AD9081 δημιουργεί τα επιθυμητά ADCampρολόι ling από το ρολόι αναφοράς της συσκευής.
- Για την Υποκατηγορία 1, η γεννήτρια ρολογιού HMC7044 δημιουργεί το σήμα SYSREF για τη συσκευή AD9081 και για την IP JESD204C Intel FPGA μέσω της υποδοχής FMC+.
Οχιte: Η Intel συνιστά το SYSREF να παρέχεται από τη γεννήτρια ρολογιού που προέρχεται από το ρολόι συσκευής IP JESD204C Intel FPGA.
Περιγραφή συστήματος
Το παρακάτω διάγραμμα σε επίπεδο συστήματος δείχνει πώς συνδέονται οι διαφορετικές μονάδες σε αυτό το σχέδιο.
Εικόνα 2. Διάγραμμα συστήματος 
Σημειώσεις:
- M είναι ο αριθμός των μετατροπέων.
- S είναι ο αριθμός των μεταδιδόμενων samples ανά μετατροπέα ανά πλαίσιο.
- Το WIDTH_MULP είναι ο πολλαπλασιαστής πλάτους δεδομένων μεταξύ του επιπέδου εφαρμογής και του επιπέδου μεταφοράς.
- N είναι ο αριθμός των bit μετατροπής ανά μετατροπέα.
- CS είναι ο αριθμός των bit ελέγχου ανά s μετατροπήςamples.
Σε αυτή τη ρύθμιση, π.χample L = 8, M = 4 και F = 1, ο ρυθμός δεδομένων των λωρίδων πομποδέκτη είναι 24.75 Gbps.
Το Si5332 OUT1 παράγει ρολόι 100 MHz σε mgmt_clk. Το Si5345-D-EVB παράγει δύο συχνότητες ρολογιού, 375 MHz και 100 MHz. Τα 375 MHz παρέχονται στον ενσωματωμένο πολυπλέκτη στην επίδειξη πλακιδίων F-tile της σειράς Intel Agilex I-Series μέσω της θύρας J19 SMA. Το ρολόι εξόδου του ενσωματωμένου πολυπλέκτη οδηγεί το ρολόι αναφοράς του πομποδέκτη F-tile (refclk_xcvr) και το ρολόι αναφοράς PLL με πυρήνα IP JESD204C Intel FPGA (refclk_core). Τα 100 MHz από το Si5345-D-EVB συνδέονται με την προγραμματιζόμενη γεννήτρια ρολογιού HMC7044 που υπάρχει στο AD9081 EVM ως είσοδος ρολογιού
(EXT_HMCREF).
Το HCM7044 παράγει ένα περιοδικό σήμα SYSREF 11.71875 MHz μέσω του συνδετήρα FMC.
Η JESD204C Intel FPGA IP εγκαθίσταται σε λειτουργία Duplex, αλλά χρησιμοποιείται μόνο η διαδρομή του δέκτη.
Μεθοδολογία διαλειτουργικότητας
Η ακόλουθη ενότητα περιγράφει τους στόχους, τη διαδικασία και τα κριτήρια επιτυχίας του τεστ. Το τεστ καλύπτει τους ακόλουθους τομείς:
- Επίπεδο σύνδεσης δεδομένων δέκτη
- Στρώμα μεταφοράς δέκτη
Επίπεδο σύνδεσης δεδομένων δέκτη
Αυτή η περιοχή δοκιμής καλύπτει τις περιπτώσεις δοκιμών για ευθυγράμμιση κεφαλίδας συγχρονισμού (SHA) και εκτεταμένη στοίχιση πολλαπλών μπλοκ (EMBA).
Κατά την εκκίνηση του συνδέσμου, μετά την επαναφορά του δέκτη, το JESD204C Intel FPGA IP αρχίζει να αναζητά τη ροή κεφαλίδας συγχρονισμού που μεταδίδεται από τη συσκευή. Οι ακόλουθοι καταχωρητές από το επίπεδο σύνδεσης δεδομένων διαβάζονται κατά τη διάρκεια της δοκιμής, εγγράφονται στο αρχείο καταγραφής files, και επαληθεύτηκε για τη διέλευση κριτηρίων μέσω των σεναρίων TCL.
Σχετικές Πληροφορίες
Οδηγός χρήστη F-tile JESD204C Intel FPGA IP
Συγχρονισμός στοίχισης κεφαλίδας (SHA)
Πίνακας 1. Περιπτώσεις δοκιμής στοίχισης κεφαλίδας συγχρονισμού
| Δοκιμαστική υπόθεση | Σκοπός | Περιγραφή | Κριτήρια επιτυχίας |
| SHA.1 | Ελέγξτε εάν το Κλείδωμα κεφαλίδας συγχρονισμού έχει επιβεβαιωθεί μετά την ολοκλήρωση της ακολουθίας επαναφοράς. | Τα ακόλουθα σήματα διαβάζονται από τους καταχωρητές:
|
|
| SHA.2 | Ελέγξτε την κατάσταση Κλείδωμα κεφαλίδας συγχρονισμού αφού επιτευχθεί το κλείδωμα κεφαλίδας συγχρονισμού (ή κατά τη φάση Εκτεταμένης ευθυγράμμισης πολλαπλών μπλοκ) και είναι σταθερό. | Το invalid_sync_header διαβάζεται για την κατάσταση κλειδώματος Sync Header από το μητρώο (0x60[8]). | Η κατάσταση invalid_sync_header θα πρέπει να είναι 0. |
Εκτεταμένη ευθυγράμμιση πολλαπλών μπλοκ (EMBA)
Πίνακας 2. Εκτεταμένες περιπτώσεις δοκιμών ευθυγράμμισης πολλαπλών μπλοκ
| Δοκιμαστική υπόθεση | Σκοπός | Περιγραφή | Κριτήρια επιτυχίας | |||||
| ΕΜΒΑ.1 | Ελέγξτε εάν το Εκτεταμένο κλείδωμα πολλαπλών μπλοκ διεκδικείται μόνο μετά την επιβεβαίωση του Κλείδωμα κεφαλίδας συγχρονισμού. | Τα ακόλουθα σήματα διαβάζονται μέσω καταχωρητών: |
|
|||||
| Δοκιμαστική υπόθεση | Σκοπός | Περιγραφή | Κριτήρια επιτυχίας | |||||
|
||||||||
| ΕΜΒΑ.2 | Ελέγξτε εάν η κατάσταση Extended Multiblock Lock είναι σταθερή (μετά από εκτεταμένο κλείδωμα πολλαπλών μπλοκ ή έως ότου απελευθερωθεί η ελαστική προσωρινή μνήμη) και δεν υπάρχει μη έγκυρο multiblock. | Το invalid_eomb_eoemb διαβάζεται από τον καταχωρητή rx_err_status (0x60[10:9]). | Το invalid_eomb_eoemb θα πρέπει να είναι "00". | |||||
| ΕΜΒΑ.3 | Ελέγξτε την ευθυγράμμιση της λωρίδας. | Οι ακόλουθες τιμές διαβάζονται από τους καταχωρητές:
|
|
|||||
Επίπεδο μεταφοράς δέκτη (TL)
Για να ελέγξετε την ακεραιότητα δεδομένων της ροής δεδομένων ωφέλιμου φορτίου μέσω του δέκτη (RX) JESD204C Intel FPGA IP και του επιπέδου μεταφοράς, το ADC έχει ρυθμιστεί σε rampΜοτίβο δοκιμής /PRBS. Το ADC έχει επίσης ρυθμιστεί να λειτουργεί με την ίδια διαμόρφωση που έχει οριστεί στο JESD204C Intel FPGA IP. Το rampΟ ελεγκτής /PRBS στο ύφασμα FPGA ελέγχει το ramp/PRBS ακεραιότητα δεδομένων για ένα λεπτό. Ο καταχωρητής IP RX JESD204C Intel FPGA rx_err μετράται συνεχώς για μηδενική τιμή για ένα λεπτό.
Το παρακάτω σχήμα δείχνει την εννοιολογική ρύθμιση δοκιμής για τον έλεγχο της ακεραιότητας των δεδομένων.
Εικόνα 3. Έλεγχος ακεραιότητας δεδομένων με χρήση του Ramp/PRBS15 Έλεγχος
Πίνακας 3. Περιπτώσεις δοκιμής στρώματος μεταφοράς
| Δοκιμαστική υπόθεση | Σκοπός | Περιγραφή | Κριτήρια επιτυχίας |
| TL.1 | Ελέγξτε την αντιστοίχιση του επιπέδου μεταφοράς του καναλιού δεδομένων χρησιμοποιώντας το ramp μοτίβο δοκιμής. | Το Data_mode έχει οριστεί σε Ramp_τρόπος.
Τα ακόλουθα σήματα διαβάζονται μέσω καταχωρητών:
|
|
| TL.2 | Ελέγξτε τη χαρτογράφηση του επιπέδου μεταφοράς του καναλιού δεδομένων χρησιμοποιώντας το πρότυπο δοκιμής PRBS15. | Το Data_mode έχει οριστεί σε prbs_mode.
Οι ακόλουθες τιμές διαβάζονται από τους καταχωρητές:
|
|
Διαμορφώσεις JESD204C Intel FPGA IP και ADC
Οι παράμετροι JESD204C Intel FPGA IP (L, M και F) σε αυτό το checkout υλικού υποστηρίζονται εγγενώς από τη συσκευή AD9081. Ο ρυθμός δεδομένων του πομποδέκτη, sampρολόι ling και άλλες παράμετροι JESD204C συμμορφώνονται με τις συνθήκες λειτουργίας AD908D1.
Η δοκιμή ολοκλήρωσης αγοράς υλικού υλοποιεί την IP JESD204C Intel FPGA με την ακόλουθη διαμόρφωση παραμέτρων.
Καθολική ρύθμιση για όλες τις ρυθμίσεις παραμέτρων:
- E = 1
- CF = 0
- CS = 0
- Υποκατηγορία = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- Ρολόι διαχείρισης FPGA (MHz) = 100
Αποτελέσματα Δοκιμών
Ο παρακάτω πίνακας περιέχει τα πιθανά αποτελέσματα και τον ορισμό τους.
Πίνακας 4. Ορισμός αποτελεσμάτων
| Αποτέλεσμα | Ορισμός |
| ΠΕΡΑΣΜΑ | Η συσκευή υπό δοκιμή (DUT) παρατηρήθηκε ότι παρουσιάζει συμμόρφωση συμπεριφορά. |
| ΠΕΡΑΣΤΕ με σχόλια | Το DUT παρατηρήθηκε ότι παρουσίαζε συμμορφούμενη συμπεριφορά. Ωστόσο, περιλαμβάνεται μια πρόσθετη εξήγηση της κατάστασης (πample: λόγω χρονικών περιορισμών, πραγματοποιήθηκε μόνο ένα μέρος της δοκιμής). |
| Αποτέλεσμα | Ορισμός |
| ΑΠΟΤΥΓΧΑΝΩ | Το DUT παρατηρήθηκε ότι εμφάνιζε μη συμμορφούμενη συμπεριφορά. |
| Προειδοποίηση | Το DUT παρατηρήθηκε ότι εμφανίζει συμπεριφορά που δεν συνιστάται. |
| Ανατρέξτε στα σχόλια | Από τις παρατηρήσεις, δεν μπόρεσε να προσδιοριστεί έγκυρη επιτυχία ή αποτυχία. Περιλαμβάνεται μια πρόσθετη εξήγηση της κατάστασης. |
Ο παρακάτω πίνακας δείχνει τα αποτελέσματα για τις δοκιμαστικές περιπτώσεις SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 και TL.2 με αντίστοιχες τιμές L, M, F, ρυθμός δεδομένων, μικρόampρολόι ling, ρολόι σύνδεσης και συχνότητες SYSREF.
Πίνακας 5. Αποτέλεσμα για δοκιμαστικές περιπτώσεις SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 και TL.2
| Οχι. | L | M | F | S | HD | E | N | NP | ADC
SampΡολόι ling (MHz) |
Ρολόι συσκευής FPGA (MHz) | FPGA
Ρολόι καρέ (MHz) |
FPGA
Ρολόι σύνδεσης (MHz) |
Ρυθμός λωρίδας (Gbps) | Αποτέλεσμα |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Πέρασμα |
Σχόλια αποτελεσμάτων δοκιμής
Σε κάθε δοκιμαστική περίπτωση, το RX JESD204C Intel FPGA IP καθορίζει με επιτυχία τη στοίχιση κεφαλίδας συγχρονισμού, την εκτεταμένη ευθυγράμμιση πολλαπλών μπλοκ και μέχρι τη φάση δεδομένων χρήστη.
Δεν παρατηρείται ζήτημα ακεραιότητας δεδομένων από το Ramp και έλεγχος PRBS για διαμορφώσεις JESD που καλύπτουν όλες τις φυσικές λωρίδες, επίσης δεν παρατηρείται κυκλικός έλεγχος πλεονασμού (CRC) και σφάλμα ισοτιμίας εντολών.
Κατά τη διάρκεια ορισμένων κύκλων ισχύος, ενδέχεται να εμφανιστεί σφάλμα παραμόρφωσης λωρίδας με τις διαμορφώσεις παραμέτρων. Για να αποφευχθεί αυτό το σφάλμα, θα πρέπει να προγραμματιστούν οι τιμές μετατόπισης LEMC ή μπορείτε να το αυτοματοποιήσετε με τη διαδικασία σάρωσης βαθμονόμησης. Για περισσότερες πληροφορίες σχετικά με τις νόμιμες τιμές της μετατόπισης LEMC, ανατρέξτε στον Οδηγό χρήσης του Μηχανισμού συντονισμού RBD στο F-tile JESD204C IP.
Σχετικές Πληροφορίες
Μηχανισμός συντονισμού RBD
Περίληψη
Αυτή η αναφορά δείχνει την επικύρωση της ηλεκτρικής διεπαφής JESD204C Intel FPGA IP και PHY με τη συσκευή AD9081/9082 (R2 Silicon) έως 24.75 Gbps για ADC. Η πλήρης διαμόρφωση και η ρύθμιση υλικού φαίνεται να παρέχουν εμπιστοσύνη στη διαλειτουργικότητα και την απόδοση των δύο συσκευών.
Ιστορικό αναθεώρησης εγγράφου για AN 927: JESD204C Intel FPGA IP και ADI AD9081 MxFE* Αναφορά διαλειτουργικότητας ADC για συσκευές Intel Agilex F-Tile
| Έκδοση εγγράφου | Αλλαγές |
| 2022.04.25 | Αρχική έκδοση. |
AN 876: Αναφορά διαλειτουργικότητας JESD204C Intel® FPGA IP και ADI AD9081 MxFE* ADC για συσκευές Intel® Agilex® F-Tile
Έγγραφα / Πόροι
 |
Αναφορά διαλειτουργικότητας intel JESD204C Intel FPGA IP και ADI AD9081 MxFE ADC [pdf] Οδηγός χρήστη Αναφορά διαλειτουργικότητας JESD204C Intel FPGA IP και ADI AD9081 MxFE ADC, Αναφορά διαλειτουργικότητας JESD204C, Intel FPGA IP και ADI AD9081 MxFE ADC |