JESD204C Intel FPGA IP 和 ADI AD9081 MxFE ADC 互操作性报告
产品信息
用户手册中提到的产品是 JESD204C Intel FPGA IP。 它是与 Intel Agilex I 系列 F-Tile 演示板和 ADI AD9081-FMCA-EBZ EVM 结合使用的硬件组件。 IP 以双工模式实例化，但仅使用接收器路径。 它生成 375 MHz 链路时钟和 375 MHz 帧时钟。 ADC 互操作性测试的硬件设置如图 1 所示。该 IP 需要由时钟生成器提供 SYSREF，该时钟生成器为 JESD204C Intel FPGA IP 器件时钟提供源。
产品使用说明
硬件设置
要设置硬件以使用 JESD204C Intel FPGA IP，请执行以下步骤：
- 将 ADI AD9081-FMCA-EBZ EVM 连接到 Intel Agilex I 系列 F-Tile 演示板的 FMC+ 连接器。
- 确保 SYSREF 信号由为 JESD204C Intel FPGA IP 器件提供时钟源的时钟发生器提供。
系统描述
系统级图显示了该设计中不同模块的连接方式。 它包括英特尔 Agilex-I F-tile 演示板、英特尔 Agilex F-tile 器件、顶级 RTL、平台设计器系统、模式生成器、模式检查器、F-Tile JESD204C 双工 IP 核以及各种时钟和接口。
互操作性方法论
接收器数据链路层
该测试区域涵盖同步头对齐（SHA）和扩展多块对齐（EMBA）的测试用例。 JESD204C Intel FPGA IP 在测试期间从数据链路层读取寄存器，并将其写入日志 files，并验证它们是否通过 TCL 脚本传递标准。
适用于英特尔® Agilex™ F-tile 设备的 JESD204C 英特尔® FPGA IP 和 ADI AD9081 MxFE* ADC 互操作性报告
JESD204C 英特尔® FPGA IP 是高速点对点串行接口知识产权 (IP)。
JESD204C Intel FPGA IP 已使用多种选定的 JESD204C 兼容模数转换器 (ADC) 器件进行了硬件测试。
本报告重点介绍了 JESD204C 英特尔 FPGA IP 与 Analog Devices Inc. (ADI) 的 AD9081 混合信号前端 (MxFE*) 评估模块 (EVM) 的互操作性。 以下部分描述了硬件检查方法和测试结果。
相关信息
F-tile JESD204C 英特尔 FPGA IP 用户指南
硬件和软件要求
互操作性测试需要以下硬件和软件工具： 硬件
- 带 027V 电源适配器的 Intel Agilex™ I 系列 F-tile 演示板 (AGIB29R1A2E0VR12)
- Analog Devices (ADI) AD9081 MxFE* EVM（AD9081-FMCA-EBZ，修订版 C）
- Skywork Si5345-D 评估板 (Si5345-D-EVB)
- SMA 公头转 SMP 公头
- SMP 公头转 SMP 电缆
软件
- 英特尔 Quartus® Prime 专业版软件版本 21.4
- AD9081_API 版本 1.1.0 或更高版本（Linux 应用程序，AD9081 EVM 配置所需）
相关信息
- AD9081/AD9082系统开发用户指南
- Skyworks Si5345-D 评估板用户指南
硬件设置
JESD204C Intel FPGA IP 在双工模式下实例化，但仅使用接收器路径。 当 FCLK_MULP = 1、WIDTH_MULP = 8、S = 1 时，内核 PLL 生成 375 MHz 链路时钟和 375 MHz 帧时钟。
Intel Agilex I 系列 F-Tile 演示板与连接到开发板 FMC+ 连接器的 ADI AD9081-FMCA-EBZ EVM 配合使用。 ADC 互操作性测试的硬件设置如硬件设置图所示。- • AD9081-FMCA-EBZ EVM 通过 FMC+ 连接器从 Intel Agilex I 系列 F-Tile 演示板获取电源。
- F-tile 收发器和 JESD204C Intel FPGA IP 核 PLL 参考时钟由 Si5345-D-EVB 通过 SMA 转 SMP 电缆提供。 将 Agilex-I F-Tile 演示板上的 MUX_DIP_SW0 设置为高电平，以确保 U22 采用连接到 SMP 电缆的 CLKIN1。
- Si5345-D-EVB 通过 SMP 至 SMP 电缆为 AD7044 EVM 中的 HMC9081 可编程时钟发生器提供参考时钟。
- JESD204C Intel FPGA IP 核的管理时钟由 Intel Agilex I 系列 F-tile 演示板上的 Silicon Labs Si5332 可编程时钟发生器提供。
- HMC7044 可编程时钟发生器提供 AD9081 器件参考时钟。 AD9081 器件中的锁相环 (PLL) 生成所需的 ADCamp来自设备参考时钟的 ling 时钟。
- 对于子类 1，HMC7044 时钟发生器通过 FMC+ 连接器为 AD9081 器件和 JESD204C Intel FPGA IP 生成 SYSREF 信号。
不te：Intel 建议由为 JESD204C Intel FPGA IP 器件提供时钟源的时钟生成器提供 SYSREF。
系统描述
以下系统级图显示了本设计中不同模块的连接方式。
图 2. 系统图 
笔记:
- M是转换器的数量。
- S是发送的s的数量amp每个转换器每帧的文件数。
- WIDTH_MULP是应用层和传输层之间的数据宽度乘数。
- N 是每个转换器的转换位数。
- CS 是每次转换的控制位数 samp莱斯。
在此设置中，例如amp当L = 8、M = 4、F = 1时，收发器通道的数据速率为24.75 Gbps。
Si5332 OUT1 为 mgmt_clk 生成 100 MHz 时钟。 Si5345-D-EVB 生成两种时钟频率：375 MHz 和 100 MHz。 375 MHz 通过 J19 SMA 端口提供给英特尔 Agilex I 系列 F-tile 演示板中的嵌入式多路复用器。 嵌入式多路复用器的输出时钟驱动 F-tile 收发器参考时钟 (refclk_xcvr) 和 JESD204C Intel FPGA IP 核 PLL 参考时钟 (refclk_core)。 Si100-D-EVB 的 5345 MHz 连接到 AD7044 EVM 中的 HMC9081 可编程时钟发生器作为时钟输入
（EXT_HMCREF）。
HCM7044 通过 FMC 连接器生成 11.71875 MHz 的周期性 SYSREF 信号。
JESD204C Intel FPGA IP 在双工模式下实例化，但仅使用接收器路径。
互操作性方法论
以下部分描述了测试目标、程序和通过标准。 测试涵盖以下领域：
- 接收数据链路层
- 接收传输层
接收器数据链路层
该测试区域涵盖同步头对齐（SHA）和扩展多块对齐（EMBA）的测试用例。
链路启动时，接收器复位后，JESD204C Intel FPGA IP 开始查找设备传输的同步标头流。 测试期间读取数据链路层的以下寄存器，写入日志 files，并通过 TCL 脚本验证是否通过标准。
相关信息
F-tile JESD204C 英特尔 FPGA IP 用户指南
同步标头对齐 (SHA)
表 1. 同步标头对齐测试用例
| 测试用例 | 客观的 | 描述 | 通过标准 |
| SHA.1 | 检查复位序列完成后是否断言同步标头锁定。 | 从寄存器中读取以下信号：
|
|
| SHA.2 | 在实现同步标头锁定（或在扩展多块对齐阶段期间）并稳定后检查同步标头锁定状态。 | invalid_sync_header 是从寄存器 (0x60[8]) 读取同步头锁定状态。 | invalid_sync_header 状态应为 0。 |
扩展多块对齐（EMBA）
表 2. 扩展多块对齐测试用例
| 测试用例 | 客观的 | 描述 | 通过标准 | |||||
| 高级工商管理硕士.1 | 检查扩展多块锁是否仅在同步标头锁置位后才置位。 | 通过寄存器读取以下信号： |
|
|||||
| 测试用例 | 客观的 | 描述 | 通过标准 | |||||
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| 高级工商管理硕士.2 | 检查扩展多块锁定状态是否稳定（扩展多块锁定后或直到弹性缓冲区释放）以及是否没有无效多块。 | invalid_eomb_eoemb 是从 rx_err_status (0x60[10:9]) 寄存器中读取的。 | invalid_eomb_eoemb 应为“00”。 | |||||
| 高级工商管理硕士.3 | 检查车道线。 | 从寄存器中读取以下值：
|
|
|||||
接收器传输层 (TL)
为了检查通过接收器 (RX) JESD204C Intel FPGA IP 和传输层的有效负载数据流的数据完整性，ADC 配置为amp/PRBS 测试模式。 ADC 还设置为以与 JESD204C Intel FPGA IP 中设置的相同配置运行。 的ramp/PRBS 检查器在 FPGA 架构中检查 ramp/PRBS 数据完整性一分钟。 RX JESD204C Intel FPGA IP 寄存器 rx_err 连续轮询为零值一分钟。
下图显示了数据完整性检查的概念测试设置。
图 3. 使用 R 进行数据完整性检查amp/PRBS15 检查器
表 3. 传输层测试用例
| 测试用例 | 客观的 | 描述 | 通过标准 |
| TL.1 | 使用 r 检查数据通道的传输层映射amp 测试模式。 | Data_mode 设置为 Ramp_模式。
通过寄存器读取以下信号：
|
|
| TL.2 | 使用 PRBS15 测试模式检查数据通道的传输层映射。 | Data_mode 设置为 prbs_mode。
从寄存器中读取以下值：
|
|
JESD204C Intel FPGA IP 和 ADC 配置
AD204 器件本身支持此硬件检查中的 JESD9081C Intel FPGA IP 参数（L、M 和 F）。 收发器数据速率，sampling时钟和其他JESD204C参数符合AD908D1的工作条件。
硬件检验测试采用以下参数配置来实现 JESD204C Intel FPGA IP。
所有配置的全局设置：
- E = 1
- CF = 0
- CS = 0
- 子类 = 1
- FCLK_MULP = 1
- 宽度乘数 = 8
- SH_CONFIG = CRC-12
- FPGA 管理时钟 (MHz) = 100
测试结果
下表包含可能的结果及其定义。
表 4. 结果定义
| 结果 | 定义 |
| 经过 | 观察到被测设备 (DUT) 表现出一致的行为。 |
| 通过评论 | 据观察，DUT 表现出一致的行为。 但是，还包括对情况的附加解释（例如ample：由于时间限制，只进行了部分测试）。 |
| 结果 | 定义 |
| 失败 | 观察到 DUT 表现出不合格行为。 |
| 警告 | 据观察，DUT 表现出不建议的行为。 |
| 参考评论 | 根据观察结果，无法确定有效的通过或失败。 其中还包括对情况的补充说明。 |
下表显示了测试用例 SHA.1、SHA.2、EMBA.1、EMBA.2、EMBA.3、TL.1 和 TL.2 的结果，以及各自的 L、M、F、数据速率、s 值ampling 时钟、链路时钟和 SYSREF 频率。
表 5. 测试用例 SHA.1、SHA.2、EMBA.1、EMBA.2、EMBA.3、TL.1 和 TL.2 的结果
| 不。 | L | M | F | S | HD | E | N | NP | 模数转换器
Samp灵时钟 (MHz) |
FPGA 设备时钟 (MHz) | FPGA
帧时钟 (MHz) |
FPGA
链路时钟（MHz） |
通道速率 (Gbps) | 结果 |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | 经过 |
测试结果备注
在每个测试用例中，RX JESD204C Intel FPGA IP 成功建立同步头对齐、扩展多块对齐，直到用户数据阶段。
R 未观察到数据完整性问题amp JESD 配置的 PRBS 检查器覆盖所有物理通道，也没有观察到循环冗余校验 (CRC) 和命令奇偶校验错误。
在某些电源周期期间，参数配置可能会出现通道偏移校正错误。 为了避免此错误，应对 LEMC 偏移值进行编程，或者您可以使用校准扫描程序自动执行此操作。 有关 LEMC 偏移的合法值的更多信息，请参阅 F-tile JESD204C IP 用户指南中的 RBD 调整机制。
相关信息
RBD调整机制
概括
该报告展示了 JESD204C Intel FPGA IP 和 PHY 电气接口与 AD9081/9082（R2 芯片）器件的验证，ADC 速率高达 24.75 Gbps。 显示的完整配置和硬件设置为两个设备的互操作性和性能提供了信心。
AN 927 的文档修订历史：针对英特尔 Agilex F-Tile 器件的 JESD204C 英特尔 FPGA IP 和 ADI AD9081 MxFE* ADC 互操作性报告
| 文档版本 | 更改 |
| 2022.04.25 | 初始版本。 |
AN 876：适用于英特尔® Agilex® F-Tile 设备的 JESD204C 英特尔® FPGA IP 和 ADI AD9081 MxFE* ADC 互操作性报告
文件/资源
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英特尔 JESD204C 英特尔 FPGA IP 和 ADI AD9081 MxFE ADC 互操作性报告 [pdf] 用户指南 JESD204C 英特尔 FPGA IP 和 ADI AD9081 MxFE ADC 互操作性报告，JESD204C、英特尔 FPGA IP 和 ADI AD9081 MxFE ADC 互操作性报告 |