Intel AN 775 Generación de datos iniciales de temporización de E/S

AN 775: Generación de datos de temporización de E/S iniciales para Intel FPGA

Puede generar datos de temporización de E/S iniciales para dispositivos Intel FPGA utilizando la GUI del software Intel® Quartus® Prime o los comandos Tcl. Los datos iniciales de temporización de E/S son útiles para la planificación temprana de pines y el diseño de PCB. Puede generar datos de temporización iniciales para los siguientes parámetros de temporización relevantes para ajustar el presupuesto de temporización del diseño al considerar los estándares de E/S y la ubicación de los pines.

Tabla 1. Parámetros de temporización de E/S 

Parámetro de tiempo	Descripción
Tiempo de configuración de entrada (tSU) Tiempo de retención de entrada (tH)	tSU = retardo de datos del pin de entrada al registro de entrada + tiempo de configuración micro del registro de entrada - retardo del reloj del pin de entrada al registro de entrada tH = - retardo de datos del pin de entrada al registro de entrada + tiempo de retención del micro del registro de entrada + retardo del reloj del pin de entrada al registro de entrada
Retardo de reloj a salida (tCO)	tCO = + pad de reloj a retardo de registro de salida + registro de salida retardo de reloj a salida + registro de salida a retardo de pin de salida

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*Otros nombres y marcas pueden ser reclamados como propiedad de terceros.

La generación de información de temporización de E/S inicial incluye los siguientes pasos:

• Paso 1: Sintetizar un flip-flop para el dispositivo Intel FPGA de destino en la página 4
• Paso 2: Definir el estándar de E/S y las ubicaciones de los pines en la página 5
• Paso 3: Especifique las condiciones de funcionamiento del dispositivo en la página 6
• Paso 4: View Temporización de E/S en el informe de la hoja de datos en la página 6

Paso 1: sintetizar un flip-flop para el dispositivo Intel FPGA de destino

Siga estos pasos para definir y sintetizar la lógica flip-flop mínima para generar datos de tiempo de E/S iniciales:

1. Cree un nuevo proyecto en el software Intel Quartus Prime Pro Edition, versión 19.3.
2. Haga clic en Asignaciones ➤ Dispositivo, especifique su familia de dispositivos de destino y un dispositivo de destino. por ejemploampseleccione AGFA014R24 Intel Agilex™ FPGA.
3. Hacer clic File ➤ Nuevo y crear un diagrama/esquema de bloques File.
4. Para agregar componentes al esquema, haga clic en el botón Herramienta Símbolo.
   
5. En Nombre, escriba DFF y luego haga clic en Aceptar. Haga clic en el Editor de bloques para insertar el símbolo DFF.
6. Repita 4 en la página 4 a 5 en la página 5 para agregar un pin de entrada de datos de entrada, un pin de entrada de reloj y un pin de salida de datos de salida.
7. Para conectar los pines al DFF, haga clic en el botón Herramienta de nodo ortogonal y luego dibuje líneas de alambre entre el pin y el símbolo DFF.
   
8. Para sintetizar el DFF, haga clic en Procesamiento ➤ Iniciar ➤ Iniciar análisis y síntesis. Synthesis genera la lista de conexiones de diseño mínima necesaria para obtener datos de temporización de E/S.

Paso 2: Definir el estándar de E/S y las ubicaciones de los pines

Las ubicaciones específicas de los pines y el estándar de E/S que asigna a los pines del dispositivo afectan los valores de los parámetros de temporización. Siga estos pasos para asignar el estándar de E/S de pin y las restricciones de ubicación:

1. Haga clic en Asignaciones ➤ Planificador de marcadores.
2. Asigne la ubicación del pin y las restricciones estándar de E/S de acuerdo con su diseño
   especificaciones. Ingrese el nombre del nodo, la dirección, la ubicación y los valores estándar de E/S para los pines en el diseño en la hoja de cálculo Todos los pines. Alternativamente, arrastre los nombres de los nodos al paquete Pin Planner view.

   
3. Para compilar el diseño, haga clic en Procesamiento ➤ Iniciar compilación. El compilador genera información de temporización de E/S durante la compilación completa.

Información relacionada

• Definición de estándares de E/S
•  Gestión de pines de E/S del dispositivo

Paso 3: especificar las condiciones de funcionamiento del dispositivo

Siga estos pasos para actualizar la netlist de sincronización y establecer las condiciones de funcionamiento para el análisis de sincronización después de la compilación completa:

1. Haga clic en Herramientas ➤ Analizador de tiempo.
2. En el panel de tareas, haga doble clic en Actualizar lista de conexiones de temporización. La netlist de temporización se actualiza con información de temporización de compilación completa que representa las restricciones de pines que realiza.
   
3. En Establecer condiciones de funcionamiento, seleccione uno de los modelos de temporización disponibles, como el modelo Slow vid3 100C o el modelo Fast vid3 100C.

   

Paso 4: View Temporización de E/S en el informe de la hoja de datos

Genere el informe de hoja de datos en el analizador de tiempo para view los valores de los parámetros de temporización.

1. En Timing Analyzer, haga clic en Informes ➤ Hoja de datos ➤ Informe de hoja de datos.
2. Haga clic en Aceptar.

   
   Los informes Tiempos de configuración, Tiempos de espera y Reloj para tiempos de salida aparecen en la carpeta Informe de hoja de datos en el panel Informe.

3. Haga clic en cada informe para view los valores de los parámetros Rise y Fall.
4. Para un enfoque de tiempo conservador, especifique el valor absoluto máximo

ExampArchivo 1. Determinación de los parámetros de temporización de E/S a partir del informe de la hoja de datos 

En el siguiente ejemploampEn el informe Tiempos de configuración, el tiempo de caída es mayor que el tiempo de subida, por lo tanto, tSU=tfall.

En el siguiente ejemploampEn el informe Hold Times, el valor absoluto del tiempo de caída es mayor que el valor absoluto del tiempo de subida, por lo tanto, tH=tfall.

En el siguiente ejemploampEn el informe Clock to Output Times, el valor absoluto del tiempo de caída es mayor que el valor absoluto del tiempo de subida, por lo tanto, tCO=tfall.

Información relacionada

• Tutorial de inicio rápido de Timing Analyzer
• Guía del usuario de Intel Quartus Prime Pro Edition: Analizador de tiempo
• Video instructivo: Introducción al analizador de tiempo

Generación de datos de temporización de E/S con secuencias de comandos

Puede utilizar un script Tcl para generar información de tiempo de E/S con o sin utilizar la interfaz de usuario del software Intel Quartus Prime. El enfoque con script genera datos de parámetros de temporización de E/S basados ​​en texto para los estándares de E/S admitidos.

Nota: El método con secuencias de comandos solo está disponible para plataformas Linux*.
Siga estos pasos para generar información de temporización de E/S que refleje múltiples estándares de E/S para dispositivos Intel Agilex, Intel Stratix® 10 e Intel Arria® 10:

1. Descargue el archivo del proyecto Intel Quartus Prime apropiado file para su familia de dispositivos de destino:
   • Dispositivos Intel Agilex— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_agilex_latest.qar
   • Dispositivos Intel Stratix 10: https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_stratix10.qar
   • Dispositivos Intel Arria 10: https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_arria10.qar
2. Para restaurar el archivo del proyecto .qar, inicie el software Intel Quartus Prime Pro Edition y haga clic en Proyecto ➤ Restaurar proyecto archivado. Alternativamente, ejecute el siguiente equivalente de línea de comando sin iniciar la GUI:
   

   quartus_sh --restaurar file>

   El io_timing__restaurado El directorio ahora contiene la subcarpeta qdb y varios files.

3. Para ejecutar el script con Intel Quartus Prime Timing Analyzer, ejecute el siguiente comando:
   

   quartus_sta –t .tcl

   Espere a que finalice. La ejecución del script puede requerir 8 horas o más porque cada cambio en el estándar de E/S o en la ubicación de los pines requiere una recompilación del diseño.
4. A view los valores de los parámetros de temporización, abra el texto generado files en sincronización_files, con nombres como timing_tsuthtco___.txt.
   timing_tsuthtco_ _ _ .TXT.

Información relacionada

• Secuencias de comandos de línea de comandos
• ::QUARTUS::Paquete STA Tcl

AN 775: Generación del historial de revisión del documento de datos de temporización de E/S inicial

Versión del documento	Versión Intel Quartus Prime	Cambios
2019.12.08	19.3	Título revisado para reflejar el contenido. Se agregó soporte para Intel Stratix 10 e Intel Agilex FPGA. Se agregaron números de paso para fluir. Se agregaron diagramas de parámetros de tiempo. Capturas de pantalla actualizadas para reflejar la última versión. Enlaces actualizados a documentos relacionados. Se aplicaron las convenciones de estilo y nomenclatura de productos más recientes.
2016.10.31	16.1	Primer lanzamiento público.

Documentos / Recursos

Intel AN 775 Generación de datos iniciales de temporización de E/S [pdf] Guía del usuario AN 775 Generación de datos de temporización de E/S iniciales, AN 775, Generación de datos de temporización de E/S iniciales, Datos de temporización de E/S iniciales, Datos de temporización

Referencias

• Manual de usuario