intel AN 775 genererer indledende I/O-timingsdata

AN 775: Generering af indledende I/O-timingsdata til Intel FPGA'er

Du kan generere indledende I/O-tidsdata for Intel FPGA-enheder ved hjælp af Intel® Quartus® Prime-software GUI eller Tcl-kommandoer. Indledende I/O-timingdata er nyttige til tidlig pin-planlægning og PCB-design. Du kan generere indledende timingdata for følgende relevante timingparametre for at justere designtidsbudgettet, når du overvejer I/O-standarder og pin-placering.

Tabel 1. I/O-timingsparametre 

Timing parameter	Beskrivelse
Indgangsopsætningstid (tSU) Inputholdetid (tH)	tSU = input pin til input register data forsinkelse + input register micro setup tid - input pin til input register clock forsinkelse tH = - input pin til input register data forsinkelse + input register micro hold time + input pin til input register clock forsinkelse
Ur til udgangsforsinkelse (tCO)	tCO = + clock pad til output register forsinkelse + output register ur-til-output forsinkelse + output register til output pin forsinkelse

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
*Andre navne og mærker kan hævdes at være andres ejendom.

Generering af indledende I/O-timingoplysninger omfatter følgende trin:

• Trin 1: Syntetiser en flip-flop til Target Intel FPGA-enheden på side 4
• Trin 2: Definer I/O-standard- og pin-placeringer på side 5
• Trin 3: Angiv enhedens driftsbetingelser på side 6
• Trin 4: View I/O-timing i dataarkrapport på side 6

Trin 1: Syntetiser en flip-flop til Target Intel FPGA-enheden

Følg disse trin for at definere og syntetisere minimum flip-flop-logikken for at generere indledende I/O-timingdata:

1. Opret et nyt projekt i Intel Quartus Prime Pro Edition-softwareversion 19.3.
2. Klik på Opgaver ➤ Enhed, angiv din målenhedsfamilie og en målenhed. F.eksample, vælg AGFA014R24 Intel Agilex™ FPGA.
3. Klik File ➤ Ny og opret et blokdiagram/skema File.
4. For at tilføje komponenter til skemaet skal du klikke på knappen Symbol Tool.
   
5. Skriv DFF under Navn, og klik derefter på OK. Klik i Block Editor for at indsætte DFF-symbolet.
6. Gentag 4 på side 4 til 5 på side 5 for at tilføje en Input_data input pin, Clock input pin og Output_data output pin.
7. For at forbinde stifterne til DFF, skal du klikke på knappen Ortogonal Node Tool og derefter tegne trådlinjer mellem stiften og DFF-symbolet.
   
8. For at syntetisere DFF skal du klikke på Processing ➤ Start ➤ Start Analysis & Synthesis. Syntese genererer den minimale designnetliste, der kræves for at opnå I/O-timingsdata.

Trin 2: Definer I/O-standard- og pin-placeringer

De specifikke benplaceringer og I/O-standard, du tildeler til enhedsbenene, påvirker timingparameterværdierne. Følg disse trin for at tildele pin I/O-standarden og placeringsbegrænsninger:

1. Klik på Opgaver ➤ Pin Planner.
2. Tildel pin-placering og I/O-standardbegrænsninger i overensstemmelse med dit design
   specifikationer. Indtast nodenavn, retning, placering og I/O-standardværdier for stifterne i designet i regnearket Alle stifter. Alternativt kan du trække nodenavne ind i Pin Planner-pakken view.

   
3. For at kompilere designet skal du klikke på Behandling ➤ Start kompilering. Compileren genererer I/O-timingsinformation under fuld kompilering.

Relateret information

• Definition af I/O-standarder
•  Håndtering af enheds I/O-pins

Trin 3: Angiv enhedens driftsbetingelser

Følg disse trin for at opdatere timing-netlisten og indstille driftsbetingelser for timinganalyse efter fuld kompilering:

1. Klik på Værktøjer ➤ Timing Analyzer.
2. Dobbeltklik på Update Timing Netlist i opgaveruden. Timing-netlisten opdateres med fuld kompileringstidsinformation, der tager højde for de pin-begrænsninger, du laver.
   
3. Under Indstil driftsbetingelser skal du vælge en af ​​de tilgængelige timingmodeller, såsom Slow vid3 100C Model eller Fast vid3 100C Model.

   

Trin 4: View I/O-timing i dataarkrapport

Generer dataarkrapporten i Timing Analyzer til view værdierne for timingparameter.

1. Klik på Rapporter ➤ Dataark ➤ Rapportdataark i Timing Analyzer.
2. Klik på OK.

   
   Rapporterne Opsætningstider, Holdtider og Ur til outputtider vises under mappen Dataarkrapport i rapportruden.

3. Klik på hver rapport for at view stignings- og faldparameterværdierne.
4. For en konservativ timingtilgang skal du angive den maksimale absolutte værdi

Example 1. Bestemmelse af I/O-timingsparametre fra dataarkrapporten 

I det følgende exampI rapporten Setup Times er faldtiden større end stigetiden, derfor tSU=tfald.

I det følgende exampI Hold Times-rapporten er den absolutte værdi af faldtiden større end den absolutte værdi af stigetiden, derfor er tH=tfald.

I det følgende exampI rapporten Clock to Output Times er den absolutte værdi af faldtiden større end den absolutte værdi af stigetiden, derfor tCO=tfald.

Relateret information

• Timing Analyzer Quick-Start Tutoria
• Intel Quartus Prime Pro Edition Brugervejledning: Timing Analyzer
• Sådan video: Introduktion til Timing Analyzer

Scriptet I/O Timing Data Generering

Du kan bruge et Tcl-script til at generere I/O-timingoplysninger med eller uden brug af Intel Quartus Prime-softwarebrugergrænsefladen. Den scriptede tilgang genererer tekstbaserede I/O-timingparameterdata for understøttede I/O-standarder.

Note: Den scriptede metode er kun tilgængelig for Linux* platforme.
Følg disse trin for at generere I/O-timingoplysninger, der afspejler flere I/O-standarder for Intel Agilex-, Intel Stratix® 10- og Intel Arria® 10-enheder:

1. Download det relevante Intel Quartus Prime-projektarkiv file for din målenhedsfamilie:
   • Intel Agilex-enheder— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_agilex_latest.qar
   • Intel Stratix 10-enheder— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_stratix10.qar
   • Intel Arria 10-enheder— https://www.intel.com/content/dam/www/programmable/us/en/others/literature/an/io_timing_arria10.qar
2. For at gendanne .qar-projektarkivet skal du starte Intel Quartus Prime Pro Edition-softwaren og klikke på Projekt ➤ Gendan arkiveret projekt. Alternativt kan du køre følgende kommandolinjeækvivalent uden at starte GUI'en:
   

   quartus_sh --restore file>

   De io_timing__gendannet biblioteket indeholder nu qdb-undermappen og diverse files.

3. For at køre scriptet med Intel Quartus Prime Timing Analyzer skal du køre følgende kommando:
   

   quartus_sta –t .tcl

   Vent på færdiggørelse. Script-udførelsen kan kræve 8 timer eller mere, fordi hver ændring af I/O-standard eller pin-placering kræver design-rekompilering.
4. Til view tidsparameterværdierne, åbn den genererede tekst fileer inde timing_files, med navne såsom timing_tsuthtco___.txt.
   timing_tsuthtco_ _ _ .txt.

Relateret information

• Kommandolinje scripting
• ::QUARTUS::STA Tcl Pakke

AN 775: Generering af indledende I/O-timingsdata Dokumentrevisionshistorik

Dokumentversion	Intel Quartus Prime-version	Ændringer
2019.12.08	19.3	Revideret titel for at afspejle indholdet. Tilføjet understøttelse af Intel Stratix 10 og Intel Agilex FPGA'er. Tilføjet trinnumre til flow. Tilføjede timing parameter diagrammer. Opdaterede skærmbilleder for at afspejle den seneste version. Opdaterede links til relaterede dokumenter. Anvendte seneste produktnavne- og stilkonventioner.
2016.10.31	16.1	Første offentlige udgivelse.

Dokumenter/ressourcer

intel AN 775 genererer indledende I/O-timingsdata [pdfBrugervejledning AN 775 Generering af indledende IO-timingsdata, AN 775, Generering af indledende IO-timingsdata, indledende IO-timingsdata, timingdata

Referencer

• Brugermanual