intel AN 932 Garis Panduan Migrasi Akses Denyar daripada Peranti Berasaskan Blok Kawalan kepada Peranti Berasaskan SDM
Garis Panduan Migrasi Akses Flash daripada Kawalan Peranti Berasaskan Blok kepada Peranti Berasaskan SDM
pengenalan
Garis panduan migrasi akses denyar memberikan idea tentang cara anda boleh melaksanakan reka bentuk dengan akses denyar dan operasi Kemas Kini Sistem Jauh (RSU) pada peranti siri V, Intel® Arria® 10, Intel Stratix® 10 dan peranti Intel Agilex™. Garis panduan ini juga boleh membantu anda berhijrah daripada reka bentuk berasaskan blok kawalan kepada reka bentuk berasaskan Pengurus Peranti Selamat (SDM) dengan akses denyar dan operasi RSU. Peranti yang lebih baharu seperti Intel Stratix 10 dan Intel Agilex menggunakan seni bina berasaskan SDM dengan akses denyar yang berbeza dan kemas kini sistem jauh jika dibandingkan dengan peranti siri V dan Intel Arria 10.
Migrasi daripada Berasaskan Blok Kawalan kepada Peranti Berasaskan SDM dalam Akses Flash dan Operasi RSU
Kawal Peranti Berasaskan Blok (Intel Arria 10 dan Peranti Siri V)
Angka berikut menunjukkan IP yang digunakan dalam capaian denyar dan operasi kemas kini sistem jauh pada peranti siri V dan Intel Arria 10, serta antara muka setiap IP.
Rajah 1. Gambarajah Blok Kawalan Peranti Berasaskan Blok (Intel Arria 10 dan Peranti Siri V)
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Anda boleh menggunakan Antara Muka Denyar Bersiri Generik Intel FPGA IP dan Pengawal II Antara Muka Periferi Bersiri QUAD (SPI) untuk melaksanakan capaian denyar, begitu juga Intel FPGA IP Kemas Kini Jauh yang digunakan untuk melaksanakan operasi RSU. Intel mengesyorkan agar anda menggunakan Antara Muka Denyar Bersiri Generik Intel FPGA IP kerana IP ini lebih baharu dan boleh digunakan dengan mana-mana peranti denyar Antara Muka Periferi Bersiri Empat (QSPI). Peranti denyar boleh disambungkan kepada sama ada pin Siri Aktif (AS) khusus atau pin I/O (GPIO) tujuan umum. Jika anda ingin menggunakan peranti kilat QSPI untuk konfigurasi FPGA dan untuk menyimpan data pengguna, peranti QSPI mesti disambungkan ke pin antara muka memori bersiri aktif (ASMI) khusus. Dalam konfigurasi bersiri aktif, tetapan pin MSEL ialah sampdiketuai apabila FPGA dikuasakan. Blok kawalan menerima data kilat QSPI daripada peranti konfigurasi dan mengkonfigurasi FPGA.
Peranti Berasaskan SDM (Intel Stratix 10 dan Peranti Intel Agilex)
Terdapat tiga cara untuk mengakses denyar QSPI dalam peranti berasaskan SDM apabila anda berhijrah daripada peranti berasaskan blok kawalan dalam akses denyar dan kemas kini sistem jauh. Intel mengesyorkan agar anda menggunakan IP FPGA Intel FPGA Pelanggan Peti Mel untuk akses kilat dan kemas kini sistem jauh, seperti yang ditunjukkan dalam rajah berikut. Apabila denyar konfigurasi disambungkan ke pin I/O SDM, Intel juga mengesyorkan anda menggunakan IP FPGA Intel FPGA Pelanggan Peti Mel.
Rajah 2. Mengakses QSPI Flash dan Mengemas kini Flash Menggunakan Peti Mel Client Intel FPGA IP (Disyorkan)
Anda boleh menggunakan Intel FPGA IP Klien Peti Mel untuk mengakses denyar QSPI yang disambungkan ke SDM I/O dan melaksanakan kemas kini sistem jauh dalam peranti Intel Stratix 10 dan Intel Agilex. Perintah dan/atau imej konfigurasi dihantar kepada pengawal hos. Pengawal hos kemudian menterjemah arahan ke dalam format dipetakan memori Avalon® dan menghantarnya ke IP FPGA Intel FPGA Pelanggan Peti Mel. Pelanggan Peti Mel Intel FPGA IP memacu arahan/data dan menerima respons daripada SDM. SDM menulis imej konfigurasi ke peranti kilat QSPI. Intel FPGA IP Pelanggan Peti Mel juga merupakan komponen hamba dipetakan memori Avalon. Pengawal hos boleh menjadi master Avalon, seperti JTAG master, pemproses Nios® II, PCIe, logik tersuai atau IP Ethernet. Anda boleh menggunakan Intel FPGA IP Klien Peti Mel untuk mengarahkan SDM melakukan konfigurasi semula dengan imej baharu/kemas kini dalam peranti kilat QSPI. Intel mengesyorkan agar anda menggunakan IP FPGA Intel FPGA Pelanggan Peti Mel dalam reka bentuk baharu kerana IP ini boleh mengakses denyar QSPI dan melaksanakan operasi RSU. IP ini juga disokong dalam kedua-dua peranti Intel Stratix 10 dan Intel Agilex, yang memudahkan pemindahan reka bentuk daripada Intel Stratix 10 kepada peranti Intel Agilex.
Rajah 3. Mengakses Denyar QSPI dan Mengemaskini Denyar Menggunakan Pelanggan Peti Mel Denyar Bersiri Intel FPGA IP dan Pelanggan Peti Mel Intel FPGA IP
Anda hanya boleh menggunakan Intel FPGA IP Pelanggan Peti Mel Denyar Bersiri untuk mengakses denyar QSPI yang disambungkan kepada SDM I/O dalam peranti Intel Stratix 10. Perintah dan/atau imej konfigurasi dihantar kepada pengawal hos. Pengawal hos kemudian menterjemah arahan ke dalam format dipetakan memori Avalon dan menghantarnya ke IP FPGA Intel FPGA Pelanggan Peti Mel Kilat Bersiri. Intel FPGA IP Pelanggan Peti Mel Kilat Bersiri kemudian menghantar arahan/data dan menerima respons daripada SDM. SDM menulis imej konfigurasi ke peranti kilat QSPI. Intel FPGA IP Pelanggan Peti Mel Kilat Bersiri ialah komponen hamba dipetakan memori Avalon. Oleh itu, pengawal hos boleh menjadi master Avalon, seperti JTAG induk, pemproses Nios II, PCI Express (PCIe), logik tersuai atau IP Ethernet. IP FPGA Intel FPGA Pelanggan Peti Mel diperlukan untuk melaksanakan operasi kemas kini sistem jauh. Oleh itu, Serial Flash Mailbox Client Intel FPGA IP tidak disyorkan dalam reka bentuk yang lebih baharu kerana ia hanya menyokong peranti Intel Stratix 10 dan hanya boleh digunakan untuk mengakses peranti flash QSPI.
Rajah 4. Mengakses QSPI Flash dan Mengemas kini Flash Menggunakan Peti Mel Client Intel FPGA IP dengan Antara Muka Penstriman Avalon
Klien Peti Mel dengan Antara Muka Penstriman Avalon Intel FPGA IP menyediakan saluran komunikasi antara logik tersuai anda dan pengurus peranti selamat (SDM) dalam Intel Agilex. Anda boleh menggunakan IP ini untuk menghantar paket arahan dan menerima paket tindak balas daripada modul persisian SDM, termasuk QSPI. SDM menulis imej baharu pada peranti kilat QSPI dan kemudian mengkonfigurasi semula peranti Intel Agilex daripada imej baharu atau yang dikemas kini. Klien Peti Mel dengan Antara Muka Penstriman Avalon IP FPGA Intel menggunakan antara muka penstriman Avalon. Anda mesti menggunakan pengawal hos dengan antara muka penstriman Avalon untuk mengawal IP. Klien Peti Mel dengan Antara Muka Penstriman Avalon Intel FPGA IP mempunyai penstriman data yang lebih pantas berbanding Intel FPGA IP Pelanggan Peti Mel. Walau bagaimanapun, IP ini tidak menyokong peranti Intel Stratix 10, yang bermaksud anda tidak boleh memindahkan reka bentuk anda terus daripada Intel Stratix 10 kepada peranti Intel Agilex.
Maklumat Berkaitan
- Panduan Pengguna Intel FPGA IP Peti Mel Pelanggan
- Panduan Pengguna Peti Mel Kilat Bersiri Intel FPGA IP
- Klien Peti Mel dengan Antara Muka Penstriman Avalon Panduan Pengguna IP FPGA Intel
Perbandingan antara Peti Mel Flash Bersiri, Klien Peti Mel dan Klien Peti Mel dengan Antara Muka Penstriman Avalon IP FPGA Intel
Jadual berikut meringkaskan perbandingan antara setiap IP.
| Klien Peti Mel dengan Antara Muka Penstriman Avalon IP FPGA Intel | Pelanggan Peti Mel Kilat Bersiri Intel FPGA IP | Peti Mel Pelanggan Intel FPGA IP | |
| Peranti yang Disokong | Intel Agilex | Intel Stratix 10 sahaja | Intel Agilex dan Intel Stratix 10 |
| Antara muka | Antara muka penstriman Avalon | Antara muka dipetakan memori Avalon | Antara muka dipetakan memori Avalon |
| Cadangan | Pengawal hos yang menggunakan antara muka penstriman Avalon untuk menstrim data. | Pengawal hos yang menggunakan antara muka dipetakan memori Avalon untuk melaksanakan membaca dan menulis. | • Pengawal hos yang menggunakan antara muka dipetakan memori Avalon untuk melaksanakan membaca dan menulis.
• Disyorkan untuk menggunakan IP ini dalam peranti Intel Stratix 10. • Mudah untuk berhijrah daripada Intel Stratix 10 kepada peranti Intel Agilex. |
| Kelajuan Pemindahan Data | Penstriman data yang lebih pantas daripada Pelanggan Peti Mel Kilat Bersiri Intel FPGA IP dan Pelanggan Peti Mel Intel FPGA IP. | Penstriman data lebih perlahan daripada Klien Peti Mel dengan Antara Muka Penstriman Avalon Intel FPGA IP. | Penstriman data lebih perlahan daripada Klien Peti Mel dengan Antara Muka Penstriman Avalon Intel FPGA IP. |
Menggunakan GPIO sebagai Antara Muka untuk Mengakses Peranti Flash
Rajah 5. Mengakses QSPI Flash
Anda boleh mengalihkan reka bentuk dalam peranti berasaskan blok kawalan ke peranti berasaskan SDM secara langsung jika reka bentuk menggunakan Antara Muka Denyar Bersiri Generik Intel FPGA IP dengan pin denyar yang dieksport ke GPIO. Dalam beberapa kes yang jarang berlaku, peranti kilat QSPI disambungkan ke pin GPIO dalam FPGA. Peranti kilat QSPI hanya akan digunakan sebagai storan memori tujuan umum apabila ia disambungkan kepada GPIO. Peranti denyar boleh diakses melalui Generic Serial Flash Interface Intel FPGA IP (disyorkan) atau Generic QUAD SPI Controller II Intel FPGA IP dengan memilih pilihan untuk mengeksport pin SPI ke GPIO.
Dalam peranti Intel Stratix 10 dan Intel Agilex, anda boleh menyambungkan peranti denyar ke pin GPIO dalam FPGA untuk digunakan sebagai storan memori tujuan am juga. Walau bagaimanapun, sila ambil perhatian bahawa tetapan parameter membolehkan antara muka pin SPI mesti didayakan dalam Antara Muka Denyar Bersiri Generik Intel FPGA IP apabila anda menggunakan peranti Intel Stratix 10 dan Intel Agilex untuk mengelakkan ralat semasa penyusunan. Ini kerana tiada antara muka Siri Aktif khusus tersedia dalam peranti Intel Stratix 10 dan Intel Agilex. Untuk tujuan konfigurasi dalam peranti ini, anda mesti menyambungkan peranti denyar kepada I/O SDM seperti yang diterangkan dalam bahagian Peranti berasaskan SDM (Intel Stratix 10 dan Peranti Intel Agilex).
Maklumat Berkaitan
Peranti Berasaskan SDM (Intel Stratix 10 dan Peranti Intel Agilex)
Peranti QSPI yang Disokong Berdasarkan Jenis Pengawal
Jadual berikut meringkaskan peranti denyar yang disokong berdasarkan antara muka Denyar Bersiri Generik Intel FPGA IP dan Generik QUAD SPI Controller II Intel FPGA IP.
| Peranti | IP | Peranti QSPI |
| Cyclone® V, Intel Arria 10, Intel Stratix 10(1), Intel Agilex(1) | Antara Muka Denyar Bersiri Generik Intel FPGA IP | Semua peranti QSPI |
| Siklon V, Intel Arria 10, Intel Stratix | Generik QUAD SPI Controller II Intel | • EPCQ16 (Mikron*-serasi) |
| 10(1), Intel Agilex(1) | IP FPGA | • EPCQ32 (Mikron*-serasi) |
| • EPCQ64 (Mikron*-serasi) | ||
| • EPCQ128 (Mikron*-serasi) | ||
| • EPCQ256 (Mikron*-serasi) | ||
| • EPCQ512 (Mikron*-serasi) | ||
| • EPCQL512 (Mikron*-serasi) | ||
| • EPCQL1024 (Mikron*-serasi) | ||
| • N25Q016A13ESF40 | ||
| • N25Q032A13ESF40 | ||
| • N25Q064A13ESF40 | ||
| • N25Q128A13ESF40 | ||
| • N25Q256A13ESF40 | ||
| • N25Q256A11E1240 (jilid rendahtage) | ||
| • MT25QL512ABA | ||
| • N2Q512A11G1240 (jld rendahtage) | ||
| • N25Q00AA11G1240 (jilid rendahtage) | ||
| • N25Q512A83GSF40F | ||
| • MT25QL256 | ||
| • MT25QL512 | ||
| • MT25QU256 | ||
| • MT25QU512 | ||
| • MT25QU01G |
Untuk maklumat lanjut tentang peranti denyar yang disokong oleh Peti Mel Denyar Bersiri dan IP FPGA Pelanggan Peti Mel, rujuk bahagian Peranti Konfigurasi yang Disokong Intel dalam halaman Konfigurasi Peranti – Pusat Sokongan.
Maklumat Berkaitan
Peranti Konfigurasi yang Disokong Intel, Konfigurasi Peranti – Pusat Sokongan
Sejarah Semakan Dokumen untuk AN 932: Garis Panduan Migrasi Akses Flash daripada Peranti Berasaskan Blok Kawalan kepada Peranti Berasaskan SDM
| Versi Dokumen | Perubahan |
| 2020.12.21 | Keluaran awal. |
AN 932: Garis Panduan Migrasi Akses Denyar daripada Kawalan Peranti Berasaskan Blok kepada Peranti Berasaskan SDM
Dokumen / Sumber
 |
intel AN 932 Garis Panduan Migrasi Akses Denyar daripada Peranti Berasaskan Blok Kawalan kepada Peranti Berasaskan SDM [pdf] Panduan Pengguna Garis Panduan Penghijrahan Akses Denyar AN 932 daripada Peranti Berasaskan Blok Kawalan ke Peranti Berasaskan SDM, AN 932, Garis Panduan Penghijrahan Akses Denyar daripada Peranti Berasaskan Blok Kawalan ke Peranti Berasaskan SDM, Garis Panduan Penghijrahan Akses Denyar |
