8/2 / 4K بائٹس ان سسٹم پروگرام لائق فلیش صارف دستی کے ساتھ ایٹمل 8 بٹ AVR مائکروقابو کنٹرولر

اسپیڈ گریڈ
- ایٹنی 25 وی / 45 وی / 85 وی: 0 - 4 میگا ہرٹز @ 1.8 - 5.5V ، 0 - 10 میگاہرٹز @ 2.7 - 5.5V
- اٹنی 25/45/85: 0 - 10 میگا ہرٹز @ 2.7 - 5.5V ، 0 - 20 میگا ہرٹز @ 4.5 - 5.5V

صنعتی درجہ حرارت کی حد

کم بجلی کی کھپت

فعال موڈ:

1 میگاہرٹز ، 1.8V: 300 .A

پاور ڈاون موڈ:

پن کی تشکیلات

پن آؤٹ اٹنی 25/45/85

پن تفصیل

VCC: سپلائی والیومtage.
GND: زمین۔
پورٹ B (PB5:PB0): پورٹ B ایک 6 بٹ دو طرفہ I/O پورٹ ہے جس میں اندرونی پل اپ ریزسٹرز ہوتے ہیں (ہر بٹ کے لیے منتخب)۔ پورٹ بی آؤٹ پٹ بفرز میں ہائی سنک اور سورس کی صلاحیت دونوں کے ساتھ سڈول ڈرائیو کی خصوصیات ہیں۔ ان پٹ کے طور پر، پورٹ بی پن جو بیرونی طور پر کم کھینچے جاتے ہیں اگر پل اپ ریزسٹرس کو چالو کیا جاتا ہے تو کرنٹ کا ذریعہ بنتا ہے۔ پورٹ بی پنوں کو سہ رخی بیان کیا جاتا ہے جب ری سیٹ کنڈیشن فعال ہو جاتی ہے، چاہے گھڑی نہ چل رہی ہو۔

پورٹ بی اے ٹی ٹینی 25/45/85 کی متعدد خصوصی خصوصیات کے کام بھی پیش کرتا ہے
ATtiny25 پر ، قابل پروگرام I / O بندرگاہوں PB3 اور PB4 (پنوں 2 اور 3) کا تبادلہ ATtiny15 کے ساتھ پسماندہ مطابقت کی حمایت کرنے کے لئے ATtiny15 مطابقت موڈ میں کیا جاتا ہے۔

ری سیٹ: ان پٹ کو دوبارہ ترتیب دیں۔ اس پن پر کم سے کم نبض کی لمبائی سے زیادہ نچلی سطح ایک ری سیٹ پیدا کرے گی، چاہے گھڑی نہ چل رہی ہو اور بشرطیکہ ری سیٹ پن کو غیر فعال نہ کیا گیا ہو۔ نبض کی کم از کم لمبائی دی گئی ہے۔ جدول 21-4 صفحہ 165 پر. چھوٹی دالوں کو دوبارہ ترتیب دینے کی ضمانت نہیں ہے۔

ری سیٹ پن کو (ضعیف) I / O پن کے بطور بھی استعمال کیا جاسکتا ہے۔

ختمview

اے ٹی آر 25/45/85 اے وی آر بڑھا ہوا آر آئ ایس سی فن تعمیر پر مبنی کم طاقت کا سی ایم او ایس 8 بٹ مائکرو قابو پانے والا ہے۔ ایک گھڑی کے چکر میں طاقتور ہدایات پر عمل درآمد کرکے ، اے ٹی ٹینی 25/45/85 فی میگا ہرٹز میں 1 ایم آئی پی ایس تک پہنچنے والے آؤٹ پٹ حاصل کرتا ہے جس سے نظام ڈیزائنر بجلی کی کھپت کے مقابلے میں عمل کاری کی رفتار کو بہتر بناتا ہے۔

بلاک ڈا یآ گرام

اے وی آر کور 32 عام مقصد کے کام کرنے والے اندراجات کے ساتھ ایک بھرپور ہدایت کا مجموعہ جوڑتا ہے۔ تمام 32 رجسٹر براہ راست ارثیمٹک لاجک یونٹ (ALU) سے جڑے ہوئے ہیں ، جس کی وجہ سے ایک گھڑی کے دور میں چلائے جانے والے ایک ہی ہدایت میں دو آزاد اندراجات تک رسائی حاصل ہوسکتی ہے۔ روایتی سی آئی ایس سی مائکروقانت کنٹرولرز کے مقابلے میں دس گنا زیادہ تیز رفتار حاصل کرنے کے نتیجے میں فن تعمیرات زیادہ کوڈ موثر ہیں۔

اے ٹیٹینی 25/45/85 مندرجہ ذیل خصوصیات فراہم کرتا ہے: 2/4 / 8K بائٹس ان سسٹم پروگرام لائق فلیش ، 128/256/512 بائٹس ایپروئم ، 128/256/256 بائٹ ایس آر اے ایم ، 6 عام مقصد I / O لائنز ، 32 جنرل کام کرنے والے رجسٹرز ، ایک 8 بٹ ٹائمر / موازنہ کے طریقوں کے ساتھ کاؤنٹر ، ایک 8 بٹ ہائی اسپیڈ ٹائمر / کاؤنٹر ، یونیورسل سیریل انٹرفیس ، اندرونی اور بیرونی مداخلت ، 4 چینل ، 10 بٹ اے ڈی سی ، اندرونی ساتھ ایک قابل پروگرام واچ ڈاگ ٹائمر آسیلیٹر ، اور تین سوفٹویئر کے انتخاب کے قابل بجلی کی بچت کے طریقوں۔ ایس آر اے ایم ، ٹائمر / کاؤنٹر ، اے ڈی سی ، ینالاگ موازنہ کرنے والا ، اور انٹراپٹ سسٹم کو کام جاری رکھنے کی اجازت دیتے ہوئے آئیڈل موڈ سی پی یو کو روکتا ہے۔ پاور ڈاون موڈ رجسٹر کنٹینٹس کو بچاتا ہے ، اور اگلے مداخلت یا ہارڈ ویئر کو دوبارہ ترتیب دینے تک چپ کے تمام افعال کو غیر فعال کردیتا ہے۔ ADC شور کم کرنے کے موڈ میں اے ڈی سی کے تبادلوں کے دوران سوئچنگ شور کو کم سے کم کرنے کے لئے ، CPC اور ADC کے علاوہ تمام I / O ماڈیولز کو روکتا ہے۔

یہ آلہ اتمیل کی اعلی کثافت والی غیر مستحکم میموری ٹیکنالوجی کا استعمال کرتے ہوئے تیار کیا گیا ہے۔ آن چپ آئی ایس پی فلیش ایک روایتی غیر مستحکم میموری پروگرامر کے ذریعہ یا اے وی آر کور پر چلنے والے آن-چپ بوٹ کوڈ کے ذریعہ ایس پی آئی سیریل انٹرفیس کے ذریعے پروگرام میموری کو دوبارہ پروگرام میں بننے کی اجازت دیتا ہے۔

اے ٹی ٹینی 25/45/85 اے وی آر پروگرام اور سسٹم ڈویلپمنٹ ٹولز کے ایک مکمل مجموعہ کے ساتھ تعاون یافتہ ہے جس میں شامل ہیں: سی کملرز ، میکرو اسمبلرز ، پروگرام ڈیبگر / سمیلیٹرس اور تشخیص کٹس۔

وسائل کے بارے میں

ڈویلپمنٹ ٹولز ، ایپلی کیشن نوٹ اور ڈیٹا شیٹس کا ایک جامع سیٹ ڈاؤن لوڈ کے لئے دستیاب ہے http://www.atmel.com/avr.

کوڈ سابقamples

اس دستاویزات میں سادہ کوڈ سابقہ ہے۔ampیہ مختصر طور پر ظاہر کرتا ہے کہ آلہ کے مختلف حصوں کو کیسے استعمال کیا جائے۔ یہ کوڈ سابقamples فرض کریں کہ حصہ مخصوص ہیڈر۔ file تالیف سے پہلے شامل ہے۔ آگاہ رہیں کہ تمام سی کمپائلر وینڈرز ہیڈر میں تھوڑی سی تعریفیں شامل نہیں کرتے ہیں۔ files اور C میں رکاوٹ کو سنبھالنا کمپائلر پر منحصر ہے۔ براہ کرم مزید تفصیلات کے لیے سی کمپائلر دستاویزات سے تصدیق کریں۔

I / O رجسٹروں کے لئے توسیعی I / O نقشے میں واقع ، "IN" ، "آؤٹ" ، "SBIS" ، "SBIC" ، "CBI" ، اور "SBI" ہدایات کو تبدیل کرنا ضروری ہے جس کی ہدایت میں توسیع I تک رسائی حاصل کرسکے۔ / O عام طور پر ، اس کا مطلب ہے "ایل ڈی ایس" اور "ایس ٹی ایس" کے ساتھ مل کر "ایس بی آر ایس" ، "ایس بی آر سی" ، "ایس بی آر" ، اور "سی بی آر"۔ نوٹ کریں کہ تمام اے وی آر ڈیوائسز میں توسیعی I / O نقشہ شامل نہیں ہے۔

Capacitive Touch Sensing

Atmel QTouch لائبریری Atmel AVR مائیکرو کانٹرولرز پر ٹچ حساس انٹرفیس کے لیے استعمال میں آسان حل فراہم کرتی ہے۔ QTouch لائبریری میں QTouch® اور QMatrix® کے حصول کے طریقوں کے لیے تعاون شامل ہے۔

ٹچ سینسنگ کسی بھی درخواست میں آسانی سے کیو ٹچ لائبریری سے منسلک کرکے اور ٹچ چینلز اور سینسرز کی وضاحت کے ل library لائبریری کے ایپلی کیشن پروگرام مِنگ انٹرفیس (API) کا استعمال کرکے آسانی سے شامل کیا جاتا ہے۔ اس کے بعد ایپلیکیشن چینل کی معلومات کو بازیافت کرنے اور ٹچ سینسر کی حالت کا تعین کرنے کیلئے API کو کال کرتی ہے۔

QTouch لائبریری مفت ہے اور اسے Atmel سے ڈاؤن لوڈ کیا جا سکتا ہے۔ webسائٹ مزید معلومات اور عمل درآمد کی تفصیلات کے لیے ، QTouch لائبریری یوزر گائیڈ سے رجوع کریں - جو کہ Atmel سے بھی دستیاب ہے۔ webسائٹ

ڈیٹا برقرار رکھنا

قابل اعتماد قابلیت کے نتائج بتاتے ہیں کہ 1 سال کے دوران 20 re پی پی ایم سے 85 ° C یا 100 over C پر 25 XNUMX C پر متوقع اعداد و شمار کو برقرار رکھنے میں ناکامی کی پیش گوئی کی گئی ہے۔

اے وی آر سی پی یو کور

تعارف

اس حصے میں عام طور پر اے وی آر کور فن تعمیر کے بارے میں تبادلہ خیال کیا گیا ہے۔ سی پی یو کور کا بنیادی کام صحیح پروگرام پر عمل درآمد کو یقینی بنانا ہے۔ لہذا سی پی یو کو یادوں تک رسائ حاصل کرنے ، حساب کتاب کرنے ، پیری فیرلز کو کنٹرول کرنے اور مداخلتوں کو سنبھالنے کے قابل ہونا چاہئے۔

آرکیٹیکچرل اوورview

کارکردگی اور ہم آہنگی کو زیادہ سے زیادہ کرنے کے لئے ، پروگرام اور ڈیٹا کے لئے الگ الگ یادوں اور بسوں کے ساتھ ، اے وی آر ایک ہارورڈ فن تعمیر کا استعمال کرتا ہے۔ پروگرام میموری میں ہدایات کو ایک ہی سطح کے پائپ لائننگ کے ذریعہ عمل میں لایا جاتا ہے۔ جبکہ ایک ہدایت پر عمل کیا جارہا ہے ، اگلی ہدایت پروگرام کی یادداشت سے پہلے سے موجود ہے۔ یہ تصور ہر گھڑی کے چکر میں چلنے کے لئے ہدایات کو قابل بناتا ہے۔ پروگرام میموری ان سسٹم میں دوبارہ پروگرام قابل فلیش میموری ہے۔

تیز رسائی کا رجسٹر۔ File ایک گھڑی سائیکل تک رسائی کے وقت کے ساتھ 32 x 8 بٹ عمومی مقصد کے ورکنگ رجسٹر پر مشتمل ہے۔ یہ سنگل سائیکل آرتھمیٹک لاجک یونٹ (ALU) آپریشن کی اجازت دیتا ہے۔ ایک عام ALU آپریشن میں، دو آپرینڈز رجسٹر سے آؤٹ پٹ ہوتے ہیں۔ File، آپریشن کیا جاتا ہے ، اور نتیجہ واپس رجسٹر میں محفوظ کیا جاتا ہے۔ File- ایک گھڑی کے چکر میں

ڈیٹا اسپیس ایڈریسنگ کیلئے 32 رجسٹروں میں سے تین کو تین 16 بٹ بالواسطہ ایڈریس رجسٹر پوائنٹر کے طور پر استعمال کیا جاسکتا ہے - موثر ایڈریس حساب کو چالو کرنا۔ ان میں سے ایک ایڈریس پوائنٹر کو فلیش پروگرام میموری میں لسٹ اپ ٹیبلز کے ل an ایڈریس پوائنٹر کے بطور بھی استعمال کیا جاسکتا ہے۔ فنکشن کے یہ اضافی اندراجات 16 بٹ X- ، Y- ، اور Z- رجسٹر ہیں ، جنہیں بعد میں اس سیکشن میں بیان کیا گیا ہے۔

ALU رجسٹروں کے درمیان یا مستقل اور رجسٹر کے مابین ریاضی اور منطقی کارروائیوں کی حمایت کرتا ہے۔ واحد رجسٹر آپریشن بھی ALU میں سرانجام دیئے جا سکتے ہیں۔ حسابی کارروائی کے بعد ، آپریشن کے نتائج کے بارے میں معلومات کی عکاسی کرنے کے لئے اسٹیٹس رجسٹر کو اپ ڈیٹ کیا جاتا ہے۔

پروگرام کا بہاؤ مشروط اور غیر مشروط جمپ اور کال ہدایات کے ذریعہ فراہم کیا جاتا ہے ، جو پورے پتے کی جگہ کو براہ راست ایڈریس کرنے کے قابل ہوتا ہے۔ بیشتر اے وی آر ہدایات میں ایک واحد 16 بٹ ورڈ فارمیٹ ہوتا ہے ، لیکن یہاں 32 بٹ ہدایات بھی موجود ہیں۔

رکاوٹوں اور سبروٹین کالوں کے دوران ، واپسی ایڈریس پروگرام کاؤنٹر (پی سی) اسٹیک پر اسٹور کیا جاتا ہے۔ اسٹیک کو مؤثر طریقے سے عام ڈیٹا SRAM میں مختص کیا جاتا ہے ، اور اس کے نتیجے میں اسٹیک سائز صرف SRR کے کل سائز اور SRAM کے استعمال سے ہی محدود ہوتا ہے۔ تمام صارف پروگراموں کو ایس پی کو ری سیٹ روٹین میں شروع کرنا ہوگا (ذیلی معمولات یا مداخلتوں سے قبل) اسٹیک پوائنٹر (ایس پی) I / O جگہ میں پڑھنے / لکھنے کے قابل ہے۔ ڈیٹا ایس آر اے ایم کو اے وی آر فن تعمیر میں معاون پانچ مختلف ایڈریس موڈیز کے ذریعے آسانی سے حاصل کیا جاسکتا ہے۔

AVR فن تعمیر میں میموری کی جگہیں تمام خطوطی اور باقاعدہ میموری کے نقشے ہیں۔

ایک لچکدار رکاوٹ ماڈیول کے I / O جگہ میں اس کے کنٹرول رجسٹرز ہوتے ہیں جن کی حیثیت رجسٹر میں ایک اضافی عالمی مداخلت قابل بٹ ہے۔ انٹراپٹ ویکٹر ٹیبل میں تمام رکاوٹوں کا الگ سے انٹراپٹ ویکٹر ہوتا ہے۔ رکاوٹوں کو ان کی مداخلت ویکٹر پوزیشن کے مطابق ترجیح ہے۔ وقفہ ویکٹر کا پتہ جتنا کم ہوگا ، ترجیح اتنی زیادہ ہوگی۔

I/O میموری اسپیس میں سی پی یو پیری فیرل افعال کے 64 پتے ہوتے ہیں بطور کنٹرول رجسٹر ، ایس پی آئی ، اور دیگر I/O افعال۔ I/O میموری تک براہ راست رسائی حاصل کی جا سکتی ہے ، یا ڈیٹا اسپیس کے مقامات کے طور پر ریجسٹر کے بعد۔ File، 0x20 - 0x5F۔

ALU - ریاضی کی منطق اکائی

اعلی کارکردگی کا AVR ALU تمام 32 عمومی مقصد کے کام کرنے والے رجسٹروں کے ساتھ براہ راست تعلق میں کام کرتا ہے۔ ایک گھڑی کے چکر کے اندر ، عام مقصد کے اندراجات کے مابین یا رجسٹر اور فوری کے درمیان ریاضی کے عمل کو انجام دے دیا جاتا ہے۔ ALU کی کارروائیوں کو تین اہم اقسام میں تقسیم کیا گیا ہے - حسابی ، منطقی اور قدرے کام۔ فن تعمیر کے کچھ نفاذ بھی ایک طاقتور ضرب فراہم کرتے ہیں جس میں دستخط شدہ / دستخط شدہ ضرب اور کسر شکل دونوں کی حمایت کرتے ہیں۔ تفصیلی وضاحت کے لئے "انسٹرکشن سیٹ" سیکشن دیکھیں۔

حیثیت کا اندراج

اسٹیٹ رجسٹر میں حالیہ پھانسی کے حساب سے متعلق ہدایت کے حتمی معلومات کے بارے میں معلومات ہیں۔ یہ معلومات مشروط آپریشن کرنے کے لئے پروگرام کے بہاؤ میں ردوبدل کے ل for استعمال کی جاسکتی ہیں۔ نوٹ کریں کہ اسٹیٹس رجسٹر کو ALL کی تمام کارروائیوں کے بعد اپ ڈیٹ کیا جاتا ہے ، جیسا کہ انسٹرکشن سیٹ ریفرنس میں بیان کیا گیا ہے۔ یہ بہت سے معاملات میں سرشار موازنہ ہدایات کو استعمال کرنے کی ضرورت کو دور کردے گا ، جس کے نتیجے میں تیز اور زیادہ کومپیکٹ کوڈ ہوگا۔

جب وقوعہ روٹین میں داخل ہوتا ہے تو اسٹیٹس رجسٹر خود بخود اسٹور نہیں ہوتا ہے اور جب کسی رکاوٹ سے واپسی پر بحال ہوتا ہے۔ یہ سافٹ ویئر کے ذریعہ سنبھالا جانا چاہئے۔

SREG - AVR حیثیت کا رجسٹر

AVR اسٹیٹ رجسٹر - SREG - کی وضاحت اس طرح کی گئی ہے:

بٹ	7	6	5	4	3	2	1	0
0x3F	I	T	H	S	V	N	Z	C	ایس آر ای جی
پڑھیں/لکھیں۔	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

بٹ 7 - I: عالمی مداخلت قابل بنائیں

رکاوٹوں کو چالو کرنے کے ل The عالمی مداخلت قابل بٹ کا تعین کرنا ضروری ہے۔ اس کے بعد انفرادی مداخلت کے قابل کنٹرول کو علیحدہ کنٹرول رجسٹر میں انجام دیا جاتا ہے۔ اگر عالمی مداخلت کے قابل رجسٹر کو صاف کردیا جاتا ہے تو ، انفرادی مداخلت کے قابل ترتیبات کے سوا کوئی بھی رکاوٹ آزاد نہیں ہوتا ہے۔ I-bit کو مداخلت کے بعد ہارڈ ویئر کے ذریعہ صاف کردیا جاتا ہے ، اور RETI کی ہدایت کے ذریعہ ترتیب دیا جاتا ہے تاکہ بعد میں رکاوٹوں کو قابل بنایا جاسکے۔ ایس آئی اور سی ایل آئی ہدایات کے ساتھ ایپلی کیشن کے ذریعہ آئی بٹ کو بھی سیٹ اور کلیئر کیا جاسکتا ہے ، جیسا کہ انسٹرکشن سیٹ ریفرنس میں بیان کیا گیا ہے۔

بٹ 6 - ٹی: بٹ کاپی اسٹوریج

بٹ کاپی ہدایات BLD (Bit LoaD) اور BST (Bit Store) آپریٹ شدہ بٹ کے لیے T-bit کو بطور ذریعہ یا منزل استعمال کرتے ہیں۔ رجسٹر میں رجسٹر سے تھوڑا سا۔ File BST ہدایات کے ذریعہ T میں کاپی کیا جا سکتا ہے ، اور T میں تھوڑا سا رجسٹر میں رجسٹر میں تھوڑا سا نقل کیا جا سکتا ہے File BLD ہدایات کی طرف سے.

بٹ 5 - ایچ: آدھا کیری جھنڈا

ہاف کیری فلیگ ایچ کچھ ریاضی کے عمل میں آدھے کیری کی طرف اشارہ کرتا ہے۔ آدھا کیری بی سی ڈی ریاضی میں مفید ہے۔ تفصیلی معلومات کے ل “" انسٹرکشن سیٹ ڈسٹرینکٹ "دیکھیں۔

بٹ 4 – S: سائن بٹ، S = N ⊕ V

ایس بٹ ہمیشہ ایک مخصوص ہوتا ہے یا منفی پرچم N اور دو کے تکمیل اتپرواہ فلیگ V کے درمیان ہوتا ہے۔ تفصیلی معلومات کے لئے "انسٹرکشن سیٹ ڈسٹرینکٹ" دیکھیں۔

بٹ 3 - V: دو کا پورا کریں اوور فلو جھنڈا

دو کا تکمیل اوور فلو فلیگ V دو کے اضافی ریاضی کی حمایت کرتا ہے۔ تفصیلی معلومات کے ل “" انسٹرکشن سیٹ ڈسٹرینکٹ "دیکھیں۔

بٹ 2 - این: منفی پرچم

منفی فلیگ این ریاضی یا منطق کے عمل میں منفی نتیجہ کی نشاندہی کرتا ہے۔ تفصیلی معلومات کے ل “" انسٹرکشن سیٹ ڈسٹرینکٹ "دیکھیں۔

بٹ 1 - زیڈ: زیرو پرچم

زیرو فلیگ زیڈ ایک ریاضی یا منطق کے عمل میں صفر کا اشارہ کرتا ہے۔ تفصیلی معلومات کے ل “" انسٹرکشن سیٹ ڈسٹرینکٹ "دیکھیں۔

بٹ 0 - C: جھنڈا اٹھائیں

کیری فلیگ سی ریاضی یا منطق کے عمل میں کیری کی طرف اشارہ کرتا ہے۔ تفصیلی معلومات کے ل “" انسٹرکشن سیٹ ڈسٹرینکٹ "دیکھیں۔

عمومی مقصد رجسٹر۔ File

رجسٹر File AVR بہتر RISC انسٹرکشن سیٹ کے لیے مرضی کے مطابق ہے۔ مطلوبہ کارکردگی اور لچک کو حاصل کرنے کے لیے ، درج ذیل ان پٹ/آؤٹ پٹ سکیموں کو رجسٹر کے ذریعے سپورٹ کیا جاتا ہے۔ File:

ایک 8 بٹ آؤٹ پٹ آپریشن اور ایک 8 بٹ رزلٹ ان پٹ

دو 8 بٹ آؤٹ پٹ آپریش اور ایک 8 بٹ رزلٹ ان پٹ

دو 8 بٹ آؤٹ پٹ آپریش اور ایک 16 بٹ رزلٹ ان پٹ

ایک 16 بٹ آؤٹ پٹ آپریشن اور ایک 16 بٹ رزلٹ ان پٹ

شکل 4-2 سی پی یو میں 32 عمومی مقصد کے کام کرنے والے رجسٹروں کی ساخت کو ظاہر کرتا ہے۔

جیسا کہ میں دکھایا گیا ہے۔ شکل 4-2، ہر رجسٹر کو ڈیٹا میموری ایڈریس بھی تفویض کیا جاتا ہے ، ان کی براہ راست صارف ڈیٹا اسپیس کے پہلے 32 مقامات پر نقشہ سازی کی جاتی ہے۔ اگرچہ SRAM مقامات کے طور پر جسمانی طور پر لاگو نہیں کیا جا رہا ہے ، یہ میموری تنظیم رجسٹروں تک رسائی میں بہت زیادہ لچک فراہم کرتی ہے ، کیونکہ X- ، Y- اور Z- پوائنٹر رجسٹر کو کسی بھی رجسٹر کو انڈیکس کرنے کے لیے مقرر کیا جا سکتا ہے۔ file.زیادہ تر ہدایات رجسٹر پر کام کرتی ہیں۔ File تمام رجسٹروں تک براہ راست رسائی ہے ، اور ان میں سے اکثر سنگل سائیکل ہدایات ہیں۔

X- رجسٹر ، Y- رجسٹر ، اور Z- رجسٹر

R26..R31 کے اندراجات میں عام مقصد کے استعمال میں کچھ اضافے شامل ہیں۔ یہ رجسٹر ڈیٹا اسپیس کے بالواسطہ ایڈریس کے لئے 16 بٹ ایڈریس پوائنٹر ہیں۔ ایڈریس کے تین بالواسطہ X ، Y ، اور Z کی وضاحت کی گئی ہے شکل 4-3.

ایڈریس کے مختلف طریقوں میں ان ایڈریس رجسٹروں میں فکسڈ نقل مکانی ، خود کار طریقے سے اضافے ، اور خود کار طریقے سے کمی کے طور پر کام ہوتے ہیں (تفصیلات کے لئے انسٹرکشن سیٹ ریفرنس دیکھیں)۔

اسٹیک پوائنٹر

اسٹیک بنیادی طور پر عارضی اعداد و شمار کو ذخیرہ کرنے ، مقامی متغیرات کو اسٹور کرنے اور رکاوٹوں اور سبروٹین کالوں کے بعد واپسی کے پتے کو اسٹور کرنے کے لئے استعمال کیا جاتا ہے۔ اسٹیک پوائنٹر رجسٹر ہمیشہ اسٹیک کے اوپری طرف اشارہ کرتا ہے۔ نوٹ کریں کہ اسٹیک اعلی میموری والے مقامات سے کم میموری والے مقامات تک بڑھتے ہوئے نافذ ہے۔ اس کا مطلب یہ ہے کہ اسٹیک پش کمانڈ اسٹیک پوائنٹر کو کم کرتی ہے۔

اسٹیک پوائنٹر ڈیٹا SRAM اسٹیک ایریا کی طرف اشارہ کرتا ہے جہاں سبروٹین اور انٹراپٹ اسٹیکس واقع ہیں۔ کسی بھی سبروٹین کالز پر عمل درآمد کرنے یا انٹراپٹ فعال ہونے سے پہلے ڈیٹا ایس آر اے ایم میں اس اسٹیک اسپیس کی وضاحت پروگرام کے ذریعہ کرنی ہوگی۔ اسٹیک پوائنٹر 0x60 سے اوپر کی نشاندہی کرنے کے لئے سیٹ ہونا چاہئے۔ اسٹیک پوائنٹر میں ایک کی طرف سے کمی واقع ہوتی ہے جب ڈیٹا کو PUSH ہدایات کے ساتھ اسٹیک پر دھکیل دیا جاتا ہے ، اور جب اس کی واپسی ایڈریس کو سبروٹین کال یا رکاوٹ کے ساتھ اسٹیک پر دھکیل دیا جاتا ہے تو اس میں دو کمی واقع ہوتی ہے۔ اسٹیک پوائنٹر میں ایک کے ذریعہ اضافہ ہوتا ہے جب پی او پی ہدایات کے ساتھ اسٹیک سے ڈیٹا پاپ ہوتا ہے ، اور اس میں دو اضافہ ہوتا ہے جب ڈیٹا اسٹاپ سے پاپ ہوجاتا ہے جب سبروٹین آر ای ٹی سے واپسی کے ساتھ یا وقفے وقفے سے RETI سے واپسی ہوتی ہے۔

اے وی آر اسٹیک پوائنٹر I / O جگہ میں دو 8 بٹ رجسٹر کے طور پر لاگو ہوتا ہے۔ بٹس کی تعداد جو درحقیقت استعمال ہوتی ہے ان پر منحصر ہے۔ نوٹ کریں کہ اے وی آر فن تعمیر کے کچھ نفاذ میں ڈیٹا کی جگہ اتنی کم ہے کہ صرف ایس پی ایل کی ضرورت ہے۔ اس معاملے میں ، ایس پی ایچ رجسٹر موجود نہیں ہوگا۔

ایس پی ایچ اور ایس پی ایل - اسٹیک پوائنٹر رجسٹر

بٹ	15	14	13	12	11	10	9	8
0x3E	ایس پی 15	ایس پی 14	ایس پی 13	ایس پی 12	ایس پی 11	ایس پی 10	ایس پی 9	ایس پی 8	ایس پی ایچ
0x3D	ایس پی 7	ایس پی 6	ایس پی 5	ایس پی 4	ایس پی 3	ایس پی 2	ایس پی 1	ایس پی 0	ایس پی ایل
	7	6	5	4	3	2	1	0
پڑھیں/لکھیں۔	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
پڑھیں/لکھیں۔	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ
ابتدائی قدر	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ	ریمنڈ

ہدایت پر عملدرآمد کا وقت

یہ سیکشن ہدایات پر عمل درآمد کے لیے عام رسائی کے وقت کے تصورات کو بیان کرتا ہے۔ AVR CPU CPU گھڑی clkCPU کے ذریعے چلایا جاتا ہے، جو براہ راست چپ کے لیے منتخب گھڑی کے ذریعہ سے تیار کیا جاتا ہے۔ کوئی اندرونی گھڑی کی تقسیم استعمال نہیں کی جاتی ہے۔

شکل 4-4 ہارورڈ آرکیٹیکچر اور فاسٹ ایکسیس رجسٹر کے ذریعہ فعال کردہ ہدایات پر عملدرآمد اور ہدایات پر عملدرآمد دکھاتا ہے۔ File تصور یہ فی پائپ لائننگ کا بنیادی تصور ہے جو فی MHz 1 MIPS تک حاصل کرتا ہے جس کے مطابق فی لاگت کے افعال ، فی گھڑیاں ، اور فی پاور یونٹ کے افعال کے متعلقہ منفرد نتائج ہوتے ہیں۔

شکل 4-5۔ سنگل سائیکل ALU آپریشن

ری سیٹ اور مداخلت ہینڈلنگ

اے وی آر متعدد مختلف رکاوٹ ذرائع فراہم کرتا ہے۔ یہ رکاوٹیں اور علیحدہ ری سیٹ کریں ویکٹر ہر ایک کے پاس پروگرام میموری جگہ میں ایک الگ پروگرام ویکٹر ہوتا ہے۔ تمام رکاوٹوں کو انفرادی طور پر قابل بٹس تفویض کیا گیا ہے جس میں مداخلت کو قابل بنانے کے لئے اسٹیٹس رجسٹر میں عالمی مداخلت قابل بٹ کے ساتھ مل کر ایک منطق لکھا جانا چاہئے۔

پروگرام میموری کی جگہ میں سب سے کم پتے پہلے سے طے شدہ طور پر ری سیٹ اور رکاوٹ ویکٹر کے طور پر بیان ہوتے ہیں۔ ویکٹرز کی مکمل فہرست میں دکھایا گیا ہے صفحہ 48 پر "مداخلتیں". یہ فہرست مختلف رکاوٹوں کی ترجیحی سطح کا بھی تعین کرتی ہے۔ ایڈریس جتنا کم ہوگا وہ ترجیحی سطح ہے۔ بیرونی مداخلت کی درخواست 0 - RESET کی اعلی ترجیح ہے ، اور اگلی INT0 ہے۔

جب مداخلت ہوتی ہے تو ، عالمی رکاوٹ قابل I-بٹ صاف ہوجاتا ہے اور تمام رکاوٹیں غیر فعال ہوجاتی ہیں۔ صارف سافٹ ویئر صارف گھریلو مداخلتوں کو چالو کرنے کے لئے I-bit پر منطق لکھ سکتا ہے۔ اس کے بعد تمام قابل عمل رکاوٹیں موجودہ مداخلت والے معمول میں رکاوٹ پیدا کرسکتی ہیں۔ جب میں مداخلت سے متعلق ہدایات - RETI - سے واپسی پر عملدرآمد ہوتا ہے تو I بٹ خود بخود سیٹ ہوجاتا ہے۔

بنیادی طور پر مداخلت کی دو قسمیں ہیں۔ پہلی قسم کسی ایسے واقعے کیذریعہ متحرک ہے جو مداخلت والے جھنڈے کو طے کرتی ہے۔ ان رکاوٹوں کے لئے ، پروگرام کاؤنٹر میں مداخلت سے نمٹنے کے معمولات کو عملی جامہ پہنانے کے لئے اصل رکاوٹ ویکٹر سے ویکٹر لگایا جاتا ہے ، اور ہارڈ ویئر اسی وقفے سے جڑے ہوئے پرچم کو صاف کرتا ہے۔ مداخلت والے جھنڈوں کو بھی منطق لکھ کر پرچم بٹ پوزیشن (پوزیشن) پر صاف کیا جاسکتا ہے۔ اگر ایک مداخلت کی حالت اس وقت ہوتی ہے جب اسی وقفے سے قابل بٹ صاف ہوجاتا ہے ، تو مداخلت کا جھنڈا ترتیب دیا جائے گا اور اس وقت تک یاد رکھا جائے گا جب تک کہ رکاوٹ کو فعال نہیں کیا جاتا ہے ، یا سافٹ ویئر کے ذریعہ جھنڈا صاف ہوجاتا ہے۔ اسی طرح ، اگر عالمی رکاوٹ قابل بٹ کو صاف کرنے کے دوران ایک یا ایک سے زیادہ رکاوٹ والی صورتحال پیدا ہوجاتی ہے تو ، اسی طرح کے رکاوٹ پرچم کو مرتب کیا جائے گا اور اسے یاد رکھا جائے گا جب تک کہ عالمی مداخلت قابل بٹ متعین نہیں ہوجاتا ، اور اس کے بعد ترجیح کے حکم سے اس پر عمل درآمد کیا جائے گا۔

جب تک کہ خلل پیدا ہونے والی حالت موجود ہو تب ہی دوسری قسم کی مداخلتیں متحرک ہوجائیں گی۔ یہ رکاوٹیں وقتا. فوقتا Inter مداخلت والے جھنڈے نہیں لگاتی ہیں۔ اگر مداخلت کو فعال کرنے سے پہلے مداخلت کی حالت غائب ہوجاتی ہے تو ، مداخلت کو متحرک نہیں کیا جائے گا۔

جب اے وی آر کسی رکاوٹ سے باہر آجاتا ہے تو ، یہ ہمیشہ مرکزی پروگرام میں واپس آجائے گا اور کسی بھی التوا میں رکاوٹ گذرنے سے قبل ایک اور ہدایت پر عمل درآمد کرے گا۔

نوٹ کریں کہ وقوعہ معمول میں داخل ہونے پر اسٹیٹس رجسٹر خود بخود محفوظ نہیں ہوتا ہے ، اور نہ ہی کسی رکاوٹ معمول سے واپس آنے پر بحال ہوتا ہے۔ یہ سافٹ ویئر کے ذریعہ سنبھالا جانا چاہئے۔

رکاوٹوں کو غیر فعال کرنے کے لیے CLI ہدایات کا استعمال کرتے ہوئے ، رکاوٹیں فوری طور پر غیر فعال ہو جائیں گی۔ CLI ہدایات کے بعد کوئی مداخلت نہیں کی جائے گی ، چاہے یہ CLI ہدایات کے ساتھ بیک وقت ہو۔ مندرجہ ذیل سابق۔ampلی سے پتہ چلتا ہے کہ وقتی EEPROM لکھنے کی ترتیب کے دوران رکاوٹوں سے بچنے کے لیے اسے کیسے استعمال کیا جا سکتا ہے۔

اسمبلی کوڈ سابقample

r16 میں، SREG؛ SREG قدر ذخیرہ کریں۔

cli وقتی ترتیب کے دوران مداخلت کو غیر فعال کریں۔

sbi EECR، EEMPE ؛ EEPROM لکھنا شروع کریں۔

sbi EECR، EEPE

باہر SREG, r16 ; SREG قدر بحال کریں (I-bit)

سی کوڈ سابقample

چار cSREG؛

cSREG = SREG; /* اسٹور SREG قدر */

/* وقتی ترتیب کے دوران رکاوٹوں کو غیر فعال کریں */

_ سی ایل آئی ()؛

EECR |= (1<

EECR | = (1 <

SREG = cSREG; /* SREG قدر بحال کریں (I-bit) */

رکاوٹوں کو فعال کرنے کے لیے SEI ہدایات کا استعمال کرتے وقت ، SEI کے بعد کی ہدایات کسی بھی التواء میں رکاوٹوں سے پہلے عمل میں لائی جائیں گی ، جیسا کہ اس مثال میں دکھایا گیا ہےample

اسمبلی کوڈ سابقample

sei گلوبل انٹرپٹ ایبل سیٹ کریں۔

نیند نیند میں داخل ہوں، مداخلت کا انتظار کریں۔

؛ نوٹ: کسی بھی زیر التوا سے پہلے نیند میں داخل ہوگا

؛ رکاوٹ (زبانیں)

سی کوڈ سابقample

_SEI(); /* گلوبل انٹرپٹ ایبل سیٹ کریں*/

_SLEEP(); /* نیند میں داخل ہوں، خلل کا انتظار کریں*/

/ * نوٹ: کسی بھی التوا میں رکاوٹ (ن) سے پہلے نیند میں داخل ہوں گے * /

مداخلت کے جواب کا وقت

تمام فعال AVR رکاوٹوں کے لئے عملدرآمد کی مداخلت کا وقفہ کم سے کم چار گھڑی سائیکل ہے۔ چار گھڑی کے چکروں کے بعد اصل وقفے سے ہینڈلنگ روٹین کے لئے پروگرام ویکٹر کا پتہ عمل میں آ جاتا ہے۔ اس چار گھڑی کے دورانیے کے دوران ، پروگرام کاؤنٹر کو اسٹیک پر دھکیل دیا جاتا ہے۔ ویکٹر عام طور پر رکاوٹ کے معمول کے لئے چھلانگ ہوتا ہے ، اور اس چھلانگ میں تین گھڑیوں کے چکر لگتے ہیں۔ اگر ملٹی سائیکل انسٹرکشن پر عمل درآمد کے دوران رکاوٹ پیدا ہوتی ہے تو ، اس ہدایت کو رکاوٹ کے پیش کرنے سے پہلے مکمل کیا جاتا ہے۔ اگر ایم سی یو نیند کے موڈ میں ہے تو کوئی رکاوٹ پیش آتی ہے ، تو عمل میں آنے والے رکاوٹ کے جواب میں چار گھڑی کے چکروں میں اضافہ ہوتا ہے۔ یہ اضافہ منتخب کردہ نیند موڈ سے اسٹارٹ اپ ٹائم کے علاوہ بھی آتا ہے۔

ایک وقفے سے ہینڈلنگ معمول سے واپسی میں چار گھڑیاں ہوتی ہیں۔ ان چار گھڑیوں کے چکروں کے دوران ، پروگرام کاؤنٹر (دو بائٹس) اسٹیک سے واپس آ گیا ، اسٹیک پوائنٹر میں دو کا اضافہ ہوا ہے ، اور ایس ای آر جی میں آئی بٹ سیٹ ہے۔

اے وی آر یادیں

یہ سیکشن اے ٹی ٹینی 25/45/85 میں مختلف یادوں کو بیان کرتا ہے۔ اے وی آر فن تعمیر میں دو اہم میموری جگہیں ہیں ، ڈیٹا میموری اور پروگرام میموری کی جگہ۔ اس کے علاوہ ، ATtiny25 / 45/85 ڈیٹا اسٹوریج کے لئے EEPROM میموری کی خصوصیت رکھتا ہے۔ میموری کی تینوں جگہیں لکیری اور مستقل ہیں۔

سسٹم میں دوبارہ پروگرام قابل فلیش پروگرام میموری

ای ٹی ٹینی 25/45/85 میں پروگرام میں 2-4 / 8K بائٹس آن چپ میں موجود سسٹم ریپروگرامبل فلیش میموری شامل ہیں۔ چونکہ اے وی آر کی تمام ہدایات 16 یا 32 بٹس چوڑی ہیں ، لہذا فلیش کو 1024/2048/4096 x 16 کے بطور منظم کیا گیا ہے۔

فلیش میموری میں کم سے کم 10,000،25 لکھنے / مٹانے والے سائیکل کی برداشت ہے۔ ای ٹی ٹینی 45/85/10 پروگرام کاؤنٹر (پی سی) 11/12/1024 بٹس وسیع ہے ، اس طرح 2048/4096/XNUMX پروگرام میموری جگہوں پر خطاب کریں۔ "میموری پروگرام- صفحہ 147 پر "منگ" ایس پی آئی پنوں کا استعمال کرتے ہوئے فلیش ڈیٹا سیریل ڈاؤن لوڈ کرنے پر تفصیلی وضاحت پر مشتمل ہے۔

مستقل میزیں پوری پروگرام میموری ایڈریس اسپیس میں مختص کی جاسکتی ہیں (دیکھیں ایل پی ایم۔ لوڈ پروگرام میموری کی ہدایات کی تفصیل)۔

شکل 5-1۔ پروگرام میموری کا نقشہ

ایس آر اے ایم ڈیٹا میموری

شکل 5-2 دکھاتا ہے کہ ATTiny25 / 45/85 SRAM میموری کو کس طرح منظم کیا جاتا ہے۔

نچلے 224/352/607 ڈیٹا میموری کے مقامات دونوں رجسٹر سے خطاب کرتے ہیں۔ File، I/O میموری اور اندرونی ڈیٹا SRAM۔ پہلے 32 مقامات رجسٹر سے خطاب کرتے ہیں۔ File، اگلے 64 مقامات معیاری I/O میموری ، اور آخری 128/256/512 مقامات اندرونی ڈیٹا SRAM سے خطاب کرتے ہیں۔

ڈیٹا میموری کور کے لیے پانچ مختلف ایڈریسنگ طریقے: براہ راست ، بالواسطہ نقل مکانی کے ساتھ ، بالواسطہ ، پہلے سے کمی کے ساتھ اشاریہ ، اور بعد میں اضافے کے ساتھ بالواسطہ۔ رجسٹر میں۔ File، R26 سے R31 رجسٹر کرتا ہے بالواسطہ ایڈریسنگ پوائنٹر رجسٹر کرتا ہے۔

براہ راست ایڈریس پورے ڈیٹا کی جگہ تک پہنچ جاتا ہے۔

بالواسطہ منتقلی کے موڈ میں Y- یا Z- رجسٹر کے ذریعہ دیئے گئے بیس ایڈریس سے 63 ایڈریس مقامات پر پہنچ جاتا ہے۔

جب خود بخود پہلے سے کم ہونے اور بعد میں اضافے کے ساتھ بالواسطہ ایڈریس ایڈریس کے رجسٹر کا استعمال کرتے ہو تو ، ایڈ ، X ، Y اور Z کے اندراج کو کم یا بڑھا دیا جاتا ہے۔

32 عمومی مقصد کے کام کرنے والے رجسٹر ، 64 I/O رجسٹر ، اور ATTiny128/256/512 میں اندرونی ڈیٹا SRAM کے 25/45/85 بائٹس ان تمام ایڈریسنگ طریقوں کے ذریعے قابل رسائی ہیں۔ رجسٹر۔ File میں بیان کیا گیا ہے۔ “جنرل- اصل مقصد رجسٹر Fileصفحہ 10 پر۔.

شکل 5-2۔ ڈیٹا میموری کا نقشہ

ڈیٹا میموری تک رسائی اوقات

یہ سیکشن اندرونی میموری تک رسائی کے لیے عام رسائی کے وقت کے تصورات کو بیان کرتا ہے۔ اندرونی ڈیٹا SRAM تک رسائی دو clkCPU سائیکلوں میں کی جاتی ہے جیسا کہ میں بیان کیا گیا ہے۔ شکل 5-3.

شکل 5-3۔ آن چپ ڈیٹا SRAM رسائی سائیکل EEPROM ڈیٹا میموری

ای ٹی ٹینی 25/45/85 میں 128/256/512 بائٹ EEPROM میموری شامل ہیں۔ یہ ایک الگ ڈیٹا اسپیس کی حیثیت سے منظم ہے ، جس میں سنگل بائٹس کو پڑھا اور لکھا جاسکتا ہے۔ EEPROM میں کم از کم 100,000،XNUMX تحریری / مٹانے والی سائیکل کی برداشت ہے۔ EEPROM اور CPU کے درمیان رسائی کو مندرجہ ذیل میں بیان کیا گیا ہے ، جس میں EEPROM ایڈریس رجسٹر ، EEPROM ڈیٹا رجسٹر ، اور EEPROM کنٹرول رجسٹر کی وضاحت کی گئی ہے۔ تفصیلات کے لئے ملاحظہ کریں صفحہ 151 پر "سیریل ڈاؤن لوڈنگ".

EEPROM پڑھیں / تحریری رسائی

EEPROM رسائی کے اندراجات I / O جگہ پر قابل رسائی ہیں۔

EEPROM کے لئے تحریری رسائی کے اوقات دیئے گئے ہیں صفحہ 5 پر ٹیبل 1-21. ایک سیلف ٹائمنگ فنکشن، تاہم، صارف سافٹ ویئر کو یہ پتہ لگانے دیتا ہے کہ اگلا بائٹ کب لکھا جا سکتا ہے۔ اگر صارف کوڈ میں EEPROM لکھنے والی ہدایات ہیں، تو کچھ احتیاطی تدابیر اختیار کرنی چاہییں۔ بہت زیادہ فلٹر شدہ پاور سپلائیز میں، VCC کے آہستہ آہستہ بڑھنے یا گرنے کا امکان ہے۔

پاور اپ/ڈاؤن۔ اس کی وجہ سے آلہ کچھ عرصے تک وول میں چلتا ہے۔tage استعمال شدہ گھڑی کی فریکوئنسی کے لیے کم از کم بیان کردہ سے کم۔ دیکھیں صفحہ 19 پر "ایپرووم بدعنوانی کی روک تھام" ان حالات میں پریشانیوں سے کیسے بچنے کے بارے میں تفصیلات کے لئے۔

EEPROM کی غیر ارادتا writes تحریروں کو روکنے کے ل write ، لکھنے کے ایک خاص طریقہ کار پر عمل کرنا چاہئے۔ کا حوالہ دیتے ہیں “ایٹم صفحہ 17 پر بائٹ پروگرامنگ ” اور صفحہ 17 پر "اسپلٹ بائٹ پروگرامنگ" اس کے بارے میں تفصیلات کے لئے

جب EEPROM پڑھا جاتا ہے ، اگلی ہدایات پر عمل درآمد ہونے سے قبل CPU چار گھڑیوں کے لئے روک دیا جاتا ہے۔ جب EEPROM لکھا جاتا ہے ، اگلی ہدایات پر عمل درآمد ہونے سے پہلے CPU کو دو گھڑیوں کے لئے روک دیا جاتا ہے۔

ایٹم بائٹ پروگرامنگ

ایٹمی بائٹ پروگرامنگ کا استعمال آسان طریقہ ہے۔ EEPROM کو بائٹ لکھتے وقت ، صارف کو EEAR رجسٹر میں ایڈریس اور EEDR رجسٹر میں ڈیٹا لکھنا ضروری ہے۔ اگر EEPMn بٹس صفر ہیں تو ، EEPE لکھنا (EEMPE لکھنے کے بعد چار چکروں میں) مٹانے / لکھنے کی کارروائی کو متحرک کرے گا۔ مٹانے اور لکھنے کے سائیکل دونوں ایک ہی آپریشن میں کیے جاتے ہیں اور پروگرامنگ کا کل وقت دیا جاتا ہے صفحہ 5 پر ٹیبل 1-21. مٹانے اور لکھنے کی کاروائیاں مکمل ہونے تک EEPE بٹ سیٹ رہتا ہے۔ جب کہ ڈیوائس پروگرامنگ میں مصروف ہے ، EEPROM کے کسی دوسرے آپریشن کو ممکن نہیں ہے۔

سپلٹ بائٹ پروگرامنگ

مٹانے اور لکھنے کے چکر کو دو مختلف کارروائیوں میں تقسیم کرنا ممکن ہے۔ یہ مفید ہو سکتا ہے اگر نظام کو کچھ محدود مدت کے لیے مختصر رسائی کے وقت کی ضرورت ہو (عام طور پر اگر بجلی کی فراہمی والیوم۔tagای فالس) ایڈوانس لینے کے لیے tagاس طریقہ کار کے مطابق ، یہ ضروری ہے کہ لکھنے کے مقامات کو لکھنے کے عمل سے پہلے مٹا دیا جائے۔ لیکن چونکہ مٹانے اور لکھنے کے کاموں کو تقسیم کیا گیا ہے ، اس لیے مٹانے کی کاروائیاں کرنا ممکن ہے جب سسٹم وقتی اہم آپریشن کرنے کی اجازت دیتا ہے (عام طور پر پاور اپ کے بعد)۔

مٹانا

بائٹ کو مٹانے کے ل the ، ایڈریس EEAR پر لکھا جانا چاہئے۔ اگر EEPMn بٹس 0b01 ہیں ، EEPE (EEMPE لکھنے کے بعد چار چکروں میں) لکھنا صرف مٹانے کی کارروائی کو متحرک کرے گا (پروگرامنگ کا وقت اس میں دیا گیا ہے) ٹیبل 5-1 پر صفحہ 21). جب تک مٹانے کا کام مکمل نہیں ہوتا ہے EEPE بٹ سیٹ رہتا ہے۔ جب کہ ڈیوائس پروگرامنگ میں مصروف ہے ، EEPROM کے کسی دوسرے آپریشن کو کرنا ممکن نہیں ہے۔

لکھیں۔

مقام لکھنے کے ل the ، صارف کو پتہ EEAR میں اور ڈیٹا کو EEDR میں لکھنا چاہئے۔ اگر EEPMn بٹس 0b10 ہیں ، EEPE (EEMPE لکھنے کے بعد چار سائیکلوں میں) لکھنا صرف تحریری عمل کو متحرک کرے گا (پروگرام میں وقت دیا گیا ہے) صفحہ 5 پر ٹیبل 1-21). جب تک لکھنے کا عمل مکمل نہیں ہوتا EEPE بٹ سیٹ رہتا ہے۔ اگر لکھنے سے پہلے لکھنے کی جگہ کو مٹایا نہیں گیا ہے تو ، جو ڈیٹا محفوظ کیا جاتا ہے اسے ضائع سمجھنا ضروری ہے۔ جب کہ ڈیوائس پروگرامنگ میں مصروف ہے ، EEPROM کے کسی دوسرے آپریشن کو ممکن نہیں ہے۔

کیلیبریٹڈ آسیلیٹر EEPROM تک رسائی کے وقت کے لئے استعمال کیا جاتا ہے۔ اس بات کو یقینی بنائیں کہ آسیلیٹر فریکوئنسی میں بیان کردہ ضروریات کے اندر ہے صفحہ 31 پر "OSCCAL - آسیلیٹر انشانکن رجسٹر".

مندرجہ ذیل کوڈ سابق۔amples EEPROM کو مٹانے، لکھنے، یا ایٹمی تحریر کے لیے ایک اسمبلی اور ایک C فنکشن دکھاتا ہے۔ سابقampفرض کریں کہ رکاوٹوں کو کنٹرول کیا جاتا ہے (مثال کے طور پر ، عالمی سطح پر رکاوٹوں کو غیر فعال کرکے) تاکہ ان افعال کو انجام دینے کے دوران کوئی رکاوٹ پیدا نہ ہو۔

اسمبلی کوڈ سابقample

EEPROM_ لکھنا:

؛ پچھلی تحریر کی تکمیل کا انتظار کریں

sbic EECR,EEPE

rjmp EEPROM_write

؛ پروگرامنگ وضع وضع کریں

ldi r16, (0<<EEPM1)|(0<<EEPM0)

باہر EECR، r16

؛ ایڈریس رجسٹر میں ایڈریس (r18: r17) مرتب کریں

باہر EEARH، r18

باہر EEARL، r17

؛ ڈیٹا رجسٹر میں ڈیٹا (r19) لکھیں

باہر EEDR، r19

؛ EEMPE پر منطقی لکھیں

ایس بی آئی ای سی آر، ای ای ایم پی ای

؛ EEPE ترتیب دے کر Eeprom لکھنا شروع کریں

sbi EECR,EEPE

ret

سی کوڈ سابقample

void EEPROM_write(غیر دستخط شدہ چار یو سی ایڈریس، غیر دستخط شدہ چار یو سی ڈیٹا)

{

/* پچھلی تحریر کی تکمیل کا انتظار کریں */ جبکہ (EECR اور (1<

;

/* پروگرامنگ موڈ سیٹ کریں*/

ای ای سی آر = (0 <

/ * ایڈریس اور ڈیٹا کے اندراجات مرتب کریں * / EEAR = ucAdress؛

ای ای ڈی آر = ucData؛

/* EEMPE پر منطقی لکھیں */

EECR | = (1 <

/ * EEPE ترتیب دے کر Eeprom لکھنا شروع کریں * /

EECR | = (1 <

}

اگلا کوڈ سابق۔amples EEPROM کو پڑھنے کے لیے اسمبلی اور C فنکشنز دکھاتے ہیں۔ سابقampفرض کریں کہ رکاوٹوں کو کنٹرول کیا جاتا ہے تاکہ ان افعال پر عمل درآمد کے دوران کوئی رکاوٹ پیدا نہ ہو۔

اسمبلی کوڈ سابقample

EEPROM_read:

؛ پچھلی تحریر کی تکمیل کا انتظار کریں

sbic EECR,EEPE

rjmp EEPROM_read

؛ ایڈریس رجسٹر میں ایڈریس (r18: r17) مرتب کریں

باہر EEARH، r18

باہر EEARL، r17

؛ EEE لکھ کر Eeprom پڑھیں

ایس بی آئی ای سی آر، ای ای آر ای

؛ ڈیٹا رجسٹر سے ڈیٹا پڑھیں

R16، EEDR میں

ret

سی کوڈ سابقample

غیر دستخط شدہ چار EEPROM_read(غیر دستخط شدہ چار یو سی ایڈریس)

{

/ * پچھلی تحریر کی تکمیل کا انتظار کریں * /

جبکہ (EECR & (1 <

;

/ * ایڈریس رجسٹر مرتب کریں * / EEAR = ucAdress؛

/* EERE لکھ کر eeprom پڑھنا شروع کریں*/

EECR | = (1 <

/ * ڈیٹا رجسٹر سے ڈیٹا لوٹائیں * /

واپس EEDR؛

}

ایپروم بدعنوانی کی روک تھام

کم VCC کی مدت کے دوران، EEPROM ڈیٹا کرپٹ ہو سکتا ہے کیونکہ سپلائی والیومtagCPU اور EEPROM کو مناسب طریقے سے چلانے کے لیے e بہت کم ہے۔ یہ مسائل EEPROM استعمال کرنے والے بورڈ لیول سسٹمز کے لیے ایک جیسے ہیں ، اور اسی ڈیزائن کے حل کو لاگو کیا جانا چاہیے۔

ایک EEPROM ڈیٹا کرپشن دو حالات کی وجہ سے ہوسکتا ہے جب والیوم۔tagای بہت کم ہے سب سے پہلے ، EEPROM کو باقاعدہ لکھنے کی ترتیب کے لیے کم از کم حجم درکار ہوتا ہے۔tagصحیح طریقے سے کام کرنا دوم ، سی پی یو خود ہدایات کو غلط طریقے سے انجام دے سکتا ہے ، اگر سپلائی والیوم۔tage بہت کم ہے۔

اس ڈیزائن کی سفارش پر عمل کرکے ای ای پی آر ایم ڈیٹا بدعنوانی سے آسانی سے بچا جاسکتا ہے۔

ناکافی بجلی کی فراہمی والیوم کے دوران AVR RESET کو فعال (کم) رکھیںtage یہ اندرونی براؤن آؤٹ ڈیٹیکٹر (BOD) کو فعال کرکے کیا جا سکتا ہے۔ اگر اندرونی بی او ڈی کا پتہ لگانے کی سطح مماثل نہیں ہے۔

ضرورت کا پتہ لگانے کی سطح، ایک بیرونی کم VCC ری سیٹ پروٹیکشن سرکٹ استعمال کیا جا سکتا ہے۔ اگر تحریری آپریشن جاری ہونے کے دوران ری سیٹ ہوتا ہے، تو تحریری آپریشن مکمل ہو جائے گا بشرطیکہ پاور سپلائی والیومtagای کافی ہے

I / O میموری

اے ٹی ٹینی 25/45/85 کی I / O خلائی تعریف میں دکھایا گیا ہے صفحہ 200 پر "رجسٹر خلاصہ".

تمام ATtiny25 / 45/85 I / Os اور پردیی I / O جگہ میں رکھے گئے ہیں۔ LD / LDS / LDD اور ST / STS / STD ہدایات کے ذریعہ تمام I / O مقامات تک رسائی حاصل کی جاسکتی ہے ، 32 عمومی مقصد کے کام کرنے والے اندراجات اور I / O جگہ کے مابین ڈیٹا منتقل کرتے ہیں۔ ایڈریس کی حد 0x00 - 0x1F میں I / O رجسٹر SBI اور سی بی آئی ہدایات کا استعمال کرتے ہوئے براہ راست تھوڑا سا قابل رسائی ہیں۔ ان رجسٹروں میں ، ایس بی آئی ایس اور ایس بی آئی سی ہدایات کا استعمال کرتے ہوئے سنگل بٹس کی قیمت کی جانچ کی جاسکتی ہے۔ مزید تفصیلات کے لئے انسٹرکشن سیٹ سیکشن کا حوالہ دیں۔ I / O مخصوص احکامات IN اور OUT استعمال کرتے وقت ، I / O پتے 0x00 - 0x3F استعمال کیے جائیں۔ I / O رجسٹرز کو ڈی ڈی اسپیس کے بطور LD اور ST ہدایات کا استعمال کرتے ہوئے خطاب کرتے وقت ان پتے میں 0x20 شامل کرنا ضروری ہے۔

مستقبل کے آلات کے ساتھ مطابقت کے ل reserved ، اگر تک رسائی حاصل ہو تو محفوظ بٹس کو صفر پر لکھنا چاہئے۔ محفوظ I / O میموری پتوں کو کبھی نہیں لکھنا چاہئے۔

اسٹیٹس کے کچھ جھنڈوں کو منطقی لکھ کر انہیں صاف کیا جاتا ہے۔ نوٹ کریں کہ سی بی آئی اور ایس بی آئی کی ہدایات صرف مخصوص بٹ پر کام کریں گی ، اور اس لئے اس طرح کے اسٹیٹس جھنڈے والے رجسٹروں پر استعمال کیا جاسکتا ہے۔ سی بی آئی اور ایس بی آئی کی ہدایات صرف 0x00 سے 0x1F رجسٹروں کے ساتھ کام کرتی ہیں۔

I / O اور پیریفیرلز کنٹرول رجسٹر کی وضاحت بعد کے حصوں میں کی گئی ہے۔

تفصیل درج کریں

EEARH - EEPROM ایڈریس رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x1F	–	–	–	–	–	–	–	EEAR8۔	کانوں سے پہلے
پڑھیں/لکھیں۔	R	R	R	R	R	R	R	R/W
ابتدائی قدر	0	0	0	0	0	0	0	X/0

بٹس 7: 1 - Res: محفوظ شدہ بٹس

یہ بٹس مستقبل کے استعمال کے لئے مختص ہیں اور ہمیشہ صفر کی طرح پڑھیں گے۔

بٹس 0 - EEAR8: EEPROM ایڈریس

یہ ATtiny85 کا سب سے اہم EEPROM ایڈریس بٹ ہے۔ کم EEPROM والے آلات میں ، یعنی ATtiny25 / ATtiny45 ، میں یہ تھوڑا سا محفوظ ہے اور ہمیشہ صفر پڑھے گا۔ EEPROM ایڈریس رجسٹری (EEAR) کی ابتدائی قدر غیر وضاحتی ہے اور اس وجہ سے EEPROM تک رسائی حاصل کرنے سے پہلے ایک مناسب قدر لکھی جانی چاہئے۔

EEARL - EEPROM ایڈریس رجسٹر

بٹ

0x1E	EEAR7۔	EEAR6۔	EEAR5۔	EEAR4۔	EEAR3۔	EEAR2۔	EEAR1۔	EEAR0۔	کان
پیچھے / لکھنا	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	X	X	X	X	X	X	X	X

بٹ 7 - EEAR7: EEPROM پتہ

ای ٹی ٹینی 45 کا یہ سب سے اہم EEPROM ایڈریس بٹ ہے۔ کم EEPROM والے آلات ، یعنی ATtiny25 میں ، یہ تھوڑا سا محفوظ ہے اور ہمیشہ صفر پڑھے گا۔ EEPROM ایڈریس رجسٹر (EEAR) کی ابتدائی قدر غیر وضاحتی ہے اور اس وجہ سے EEPROM تک رسائی حاصل کرنے سے پہلے ایک مناسب قدر لکھی جانی چاہئے۔

بٹس 6: 0 - EEAR [6: 0]: EEPROM ایڈریس

یہ EEPROM ایڈریس رجسٹر کے (کم) بٹس ہیں۔ EEPROM ڈیٹا بائٹس کو 0… (128/256 / 512-1) کی حد میں خطوط سے خطاب کیا جاتا ہے۔ EEAR کی ابتدائی قدر کی وضاحت نہیں کی گئی ہے اور EEPROM تک رسائی حاصل کرنے سے پہلے اس کی ایک مناسب قیمت لکھی جا. گی۔

EEDR - EEPROM ڈیٹا رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x1D	ای ای ڈی آر 7	ای ای ڈی آر 6	ای ای ڈی آر 5	ای ای ڈی آر 4	ای ای ڈی آر 3	ای ای ڈی آر 2	ای ای ڈی آر 1	ای ای ڈی آر 0	ای ای ڈی آر
پڑھیں/لکھیں۔	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

EEPROM تحریری کارروائی کے لئے EEDR رجسٹر EEAR رجسٹر کے ذریعہ دیئے گئے پتے میں EEPROM پر لکھا جانے والا ڈیٹا موجود ہے۔ EEPROM پڑھنے کی کارروائی کے لئے ، EEDR میں سے پڑھا ہوا ڈیٹا ہوتا ہے

EEPROM EEAR کے ذریعہ دیئے گئے پتے پر۔ 5.5.4 EECR - EEPROM کنٹرول رجسٹر
بٹ 7 6 5			4	3	2	1	0
0x1C۔ –	–	ای ای پی ایم 1۔	ای ای پی ایم 0۔	EERIE	ئیمپیئ	ای ای پی ای	EERE	ای ای سی آر
پڑھیں / لکھیں R R R / W			R/W	R/W	R/W	R/W	R/W
ابتدائی قیمت 0 0 X			X	0	0	X	0

بٹ 7 - Res: محفوظ بٹ

یہ تھوڑا سا مستقبل کے استعمال کے لئے مختص ہے اور ATTiny0 / 25/45 میں ہمیشہ 85 کی طرح پڑھے گا۔ مستقبل کے اے وی آر آلات کے ساتھ مطابقت کے ل always ، ہمیشہ اس سا کو صفر پر لکھیں۔ پڑھنے کے بعد ، اس کو تھوڑا سا ماسک کریں۔

بٹ 6 - Res: محفوظ بٹ

یہ بٹ ATtiny25 / 45/85 میں محفوظ ہے اور ہمیشہ صفر کے طور پر پڑھے گا۔

بٹس 5: 4 - ای ای پی ایم [1: 0]: ایپرووم پروگرامنگ موڈ بٹس

EEPROM پروگرامنگ موڈ بٹس ترتیب دینے سے یہ معلوم ہوتا ہے کہ EEPE کو تحریری شکل دینے کے بعد کون سا پروگرامنگ ایکشن شروع ہوجائے گا۔ کسی ایٹم آپریشن میں اعداد و شمار کو پروگرام کرنا (پرانی قدر کو مٹانا اور نئی قیمت کو پروگرام کرنا) یا مٹانے اور لکھنے کی کارروائیوں کو دو مختلف کارروائیوں میں تقسیم کرنا ممکن ہے۔ مختلف طریقوں کے لئے پروگرامنگ اوقات میں دکھایا گیا ہے جدول 5-1. جب EEPE سیٹ ہے ، EEPMn کو لکھی گئی کسی بھی تحریر کو نظرانداز کیا جائے گا۔ ری سیٹ کے دوران ، EEPMn بٹس 0b00 پر دوبارہ ترتیب دیئے جائیں گے جب تک کہ EEPROM پروگرامنگ میں مصروف نہ ہو۔

جدول 5-1۔ EEPROM موڈ بٹس

ای ای پی ایم 1۔	ای ای پی ایم 0۔	پروگرامنگ کا وقت	آپریشن
0	0	3.4 ms	مٹائیں اور ایک آپریشن میں لکھیں (ایٹمی آپریشن)
0	1	1.8 ms	صرف مٹانا
1	0	1.8 ms	صرف لکھیں
1	1	–	مستقبل کے استعمال کے لیے محفوظ ہے۔

بٹ 3 - ایریآئ: ایپرووم کے لئے تیار مداخلت قابل بنائیں

کسی کو EERIE لکھنا EEPROM کے لئے تیار مداخلت کو اہل بناتا ہے اگر SREG میں I-bit سیٹ ہے۔ EERIE کو صفر پر لکھنا رکاوٹ پیدا کرتا ہے۔ EEPROM کے لئے تیار مداخلت مستقل مداخلت پیدا کرتی ہے جب غیر مستحکم میموری پروگرامنگ کے لئے تیار ہو۔

بٹ 2 - ای ایم پی ای: ایپرووم ماسٹر پروگرام قابل بنائیں

EEMP بٹ اس بات کا تعین کرتا ہے کہ آیا EEPE پر کسی کو لکھنے کا اثر پڑے گا یا نہیں۔

جب EEMPE سیٹ ہوجاتا ہے تو ، EEPE کو چار گھڑی کے چکروں میں ترتیب دینا EEPROM کو منتخب ایڈریس پر پروگرام کرے گا۔ اگر EEMPE صفر ہے تو ، EEPE کو ترتیب دینے کا کوئی اثر نہیں ہوگا۔ جب سافٹ ویئر کے ذریعہ EEMPE کو ایک لکھا جاتا ہے ، تو ہارڈویئر چار گھڑی کے چکر کے بعد تھوڑا سا صفر سے صاف ہوجاتا ہے۔

بٹ 1 - EEPE: EEPROM پروگرام قابل بنائیں

EEPROM پروگرام EEPROM کے لئے سگنل EEPE کو قابل پروگرام بناتا ہے۔ جب EEPE لکھا جاتا ہے ، EEPROM EEPMn بٹس کی ترتیب کے مطابق پروگرام کیا جائے گا۔ EEPE کو ایک منطقی لکھا جانے سے پہلے EEMP بٹ کو ایک تحریر کرنا ضروری ہے ، بصورت دیگر EEPROM تحریر نہیں ہوتا ہے۔ جب لکھنے تک رسائی کا وقت گزر جاتا ہے ، تو EEPE بٹ ہارڈ ویئر کے ذریعہ صاف ہوجاتا ہے۔ جب EEPE مرتب ہوچکا ہے ، اگلی ہدایات پر عمل درآمد ہونے سے پہلے CPU کو دو سائیکلوں کے لئے روک دیا گیا ہے۔

بٹ 0 - ای ای آر ای: ایپرووم پڑھنے کے قابل کریں

EEPROM پڑھنے کے قابل اہل سگنل - EERE - EEPROM کا پڑھنے والا اسٹروب ہے۔ جب EEAR رجسٹر میں صحیح پتہ مرتب کیا جاتا ہے ، EEE بٹ ایک EEPROM پڑھنے کو متحرک کرنے کے لئے لکھا جانا چاہئے۔ EEPROM پڑھنے تک ایک ہدایت لی جاتی ہے ، اور درخواست کردہ ڈیٹا فوری طور پر دستیاب ہوتا ہے۔ جب EEPROM پڑھا جاتا ہے ، اگلی ہدایات پر عمل درآمد ہونے سے قبل CPU کو چار چکروں کے لئے روک دیا جاتا ہے۔ صارف پڑھنے کا عمل شروع کرنے سے پہلے EEPE بٹ پر پولنگ کرے۔ اگر تحریری کارروائی جاری ہے تو ، نہ تو EEPROM کو پڑھنا ممکن ہے ، اور نہ ہی EEAR رجسٹر کو تبدیل کرنا۔

سسٹم گھڑی اور گھڑی کے اختیارات

گھڑی کے نظام اور ان کی تقسیم

سی پی یو گھڑی

سی پی یو گھڑی AVR کور کے آپریشن سے متعلقہ نظام کے کچھ حصوں کی طرف جاتی ہے۔ سابقampاس طرح کے ماڈلز عام مقصد رجسٹر ہیں۔ File، اسٹیٹ رجسٹر اور ڈیٹا میموری جس میں اسٹیک پوائنٹر ہے۔ سی پی یو گھڑی کو روکنا کور کو عام آپریشن اور حساب کتاب کرنے سے روکتا ہے۔

I / O گھڑی - clkI / O

I / O گھڑی I / O ماڈیول کی اکثریت ، جیسے ٹائمر / کاؤنٹر کے ذریعہ استعمال ہوتی ہے۔ I / O گھڑی کا استعمال بیرونی مداخلت ماڈیول کے ذریعہ بھی ہوتا ہے ، لیکن نوٹ کریں کہ کچھ خارجی مداخلتوں کا پتہ لگائے جانے والے غیر منطقی منطق سے پتہ چلتا ہے ، اگرچہ I / O گھڑی روک دی جاتی ہے تو بھی اس طرح کی رکاوٹوں کا پتہ چل سکتا ہے۔

فلیش گھڑی - clkFLASH

فلیش گھڑی فلیش انٹرفیس کے آپریشن کو کنٹرول کرتی ہے۔ عام طور پر فلیش گھڑی سی پی یو گھڑی کے ساتھ بیک وقت سرگرم رہتی ہے۔

ADC گھڑی - clkADC

اے ڈی سی کو ایک سرشار گھڑی ڈومین مہیا کیا گیا ہے۔ ڈیجیٹل سرکٹری سے پیدا ہونے والے شور کو کم کرنے کے ل This یہ سی پی یو اور I / O گھڑیوں کو روکنے کی اجازت دیتا ہے۔ یہ ADC کے تبادلوں کے زیادہ درست نتائج دیتا ہے۔

فاسٹ پیریفیریل کلاک جنریشن - clkPCK کے لئے اندرونی PLL

ای ٹی ٹینی 25/45/85 میں اندرونی پی ایل ایل گھڑی کی تعدد پیدا کرتا ہے جو ذریعہ ان پٹ سے 8x ضرب ہے۔ پہلے سے طے شدہ ، PLL اندرونی آؤٹ پٹ کا استعمال کرتا ہے ، 8.0 میگاہرٹز آر سی آسکیلیٹر بطور ذریعہ۔ متبادل کے طور پر ، اگر PLLCSR کا تھوڑا سا LSM سیٹ کیا گیا ہے تو PLL RC oscillator کے آؤٹ پٹ کو دو سے تقسیم کرکے استعمال کرے گا۔ اس طرح PLL کی پیداوار ، تیز پردیی گھڑی 64 میگاہرٹز ہے۔ تیز پردیی گھڑی ، یا اس سے نسلی گھڑی ، ٹائمر / کاؤنٹر 1 کے لئے گھڑی کے منبع کے طور پر یا سسٹم گھڑی کے بطور منتخب کی جاسکتی ہے۔ دیکھیں شکل 6-2. جب PLLCSR کا LSM سیٹ کیا جاتا ہے تو تیز پیریفرل کلاک کی فریکوئنسی کو دو سے تقسیم کیا جاتا ہے، جس کے نتیجے میں گھڑی کی فریکوئنسی 32 میگاہرٹز ہوتی ہے۔ نوٹ کریں کہ LSM کو سیٹ نہیں کیا جا سکتا اگر PLLCLK کو سسٹم کلاک کے طور پر استعمال کیا جاتا ہے۔

شکل 6-2۔ پی سی کے کلاکنگ سسٹم۔

PLL RC oscillator پر لاک ہے اور OSCAL رجسٹر کے ذریعے RC oscillator کو ایڈجسٹ کرنا اسی وقت تیز پردیی گھڑی کو ایڈجسٹ کرے گا۔ تاہم ، یہاں تک کہ اگر آر سی آسکیلیٹر کو 8 میگا ہرٹز سے زیادہ تعدد پر لے جایا جاتا ہے تو ، تیزی سے پردیی گھڑی کی فریکوئنسی 85 میگا ہرٹز (بدترین صورت) میں سیر ہوتی ہے اور زیادہ سے زیادہ تعدد پر عیسی ہوتی رہتی ہے۔ واضح رہے کہ اس معاملے میں پی ایل ایل کو اب آر سی آسیلیٹر گھڑی کے ساتھ لاک نہیں کیا گیا ہے۔ لہذا ، یہ سفارش کی جاتی ہے کہ پی ایل ایل کو درست آپریٹنگ رینج میں رکھنے کے لئے او ایس سی ایل ایڈجسٹمنٹ کو 8 میگاہرٹز سے زیادہ تعدد میں نہ لائیں۔

داخلی PLL فعال ہے جب:

PLLCSR رجسٹر میں PLLE بٹ سیٹ ہے۔

CKSEL فیوز کو '' 0001 '' پروگرام کیا گیا ہے۔

CKSEL فیوز کو '' 0011 '' پروگرام کیا گیا ہے۔

PLLCSR بٹ PLOCK سیٹ ہوتا ہے جب PLL لاک ہوتا ہے۔ اندرونی RC آسکیلیٹر اور PLL دونوں پاور ڈاؤن اور اسٹینڈ بائی سلیپ موڈ میں بند ہیں۔

ای ٹی ٹینی 15 مطابقت کے موڈ میں اندرونی پی ایل ایل

چونکہ اے ٹی ٹینی 25/45/85 اے ٹی ٹینی 15 صارفین کے لration ہجرت کا آلہ ہے ، بیک وارڈ مطابقت کے ل AT اے ٹی ٹینی 15 مطابقت کا موڈ موجود ہے۔ اے ٹیٹینی 15 مطابقت کے وضع کو CKSEL فیوز کو '0011' پر پروگرام کرنے کے ذریعے منتخب کیا گیا ہے۔

اے ٹی ٹینی 15 مطابقت کے موڈ میں اندرونی آر سی آسیلیٹر کی فریکوئنسی 6.4 میگاہرٹز پر گھٹ جاتی ہے اور پی ایل ایل کے ضرب عنصر 4x پر طے ہوتا ہے۔ دیکھیں شکل 6-3. ان ایڈجسٹمنٹ کے ساتھ کلکنگ سسٹم ATtiny15 مطابق ہے اور اس کے نتیجے میں تیز پردیی گھڑی کی فریکوئنسی 25.6 میگاہرٹز ہے (جیسی ہی ATtiny15 میں)۔

شکل 6-3۔ ATtiny15 مطابقت کے موڈ میں PCK کلاکنگ سسٹم۔

گھڑی کے ذرائع

ڈیوائس میں درج ذیل گھڑی کے منبع کے اختیارات ہیں ، جنہیں ذیل میں دکھایا گیا ہے کے مطابق فلیش فیوز بٹس کے ذریعہ منتخب کیا جاسکتا ہے۔ منتخب کردہ ماخذ سے گھڑی AVR گھڑی جنریٹر کے لئے ان پٹ ہے ، اور مناسب ماڈیولز کی طرف بڑھا دی گئی ہے۔

جدول 6-1۔ ڈیوائس کلاکنگ کے اختیارات منتخب کریں۔

ڈیوائس کلوکنگ آپشن	CKSEL [3:0](1)
بیرونی گھڑی (دیکھیں۔ صفحہ 26)	0000
اعلی تعدد PLL گھڑی (دیکھیں۔ صفحہ 26)	0001
اندرونی آسلیٹر کیلیبریٹڈ (دیکھیں۔ صفحہ 27)	0010(2)
اندرونی آسلیٹر کیلیبریٹڈ (دیکھیں۔ صفحہ 27)	0011(3)
اندرونی 128 کلو ہرٹز آسکیلیٹر (دیکھیں۔ صفحہ 28)	0100
کم تعدد کرسٹل آسیلیٹر (دیکھیں۔ صفحہ 29)	0110
کرسٹل آسیلیٹر / سرامک گونج (دیکھیں۔ صفحہ 29)	1000 - 1111
محفوظ	0101، 0111

تمام فیوز کے لئے "1" کا مطلب غیر پروگرام ہے جبکہ "0" کا مطلب پروگرام ہے۔

اس اختیار کو منتخب کرنے کے ساتھ آلہ بھیج دیا جاتا ہے۔

اس میں ATtiny15 موافقت موڈ کا انتخاب ہوگا ، جہاں سسٹم کلاک کو چار سے تقسیم کیا گیا ہے ، اس کے نتیجے میں 1.6 میگا ہرٹز گھڑی کی فریکوئنسی ہوگی۔ مزید معلومات کے ل see ، دیکھیں صفحہ 27 پر “کیلیبریٹ اندرونی آسلیٹر”.

کلیکنگ کے ہر آپشن کے ل cl مختلف انتخاب مندرجہ ذیل حصوں میں دیئے گئے ہیں۔ جب سی پی یو بجلی سے نیچے اٹھتی ہے تو ، منتخب کردہ گھڑی کا ماخذ اسٹارٹ اپ کے وقت استعمال ہوتا ہے ، ہدایات پر عمل درآمد شروع ہونے سے پہلے مستحکم اوسیلیٹر آپریشن کو یقینی بناتا ہے۔ جب سی پی یو دوبارہ ترتیب دینے سے شروع ہوتا ہے تو ، اضافی تاخیر ہوتی ہے جس سے عام آپریشن شروع کرنے سے پہلے طاقت مستحکم سطح تک پہنچ جاتی ہے۔ واچ ڈاگ آسیلیٹر اسٹارٹ اپ وقت کے اس ریئل ٹائم حصے کے وقت کے لئے استعمال ہوتا ہے۔ ہر ٹائم آؤٹ کے لئے استعمال ہونے والے ڈبلیو ڈی ٹی آسیلیٹر سائیکلوں کی تعداد میں دکھایا گیا ہے جدول 6-2.

جدول 6-2۔ واچ ڈاگ آسکیلیٹر سائیکلوں کی تعداد

ٹائپ آؤٹ	سائیکلوں کی تعداد
4 ms	512
64 ms	8K (8,192)

بیرونی گھڑی

بیرونی گھڑی کے ذریعہ سے ڈیوائس کو چلانے کے ل CL ، CLKI کو چلائے جانے کے مطابق ہونا چاہئے شکل 6-4. بیرونی گھڑی پر ڈیوائس کو چلانے کے لK ، CKSEL فیوز کو "00" پر پروگرام کرنا چاہئے۔

شکل 6-4۔ بیرونی گھڑی ڈرائیو کی ترتیب

جب گھڑی کا یہ ماخذ منتخب کیا جاتا ہے تو ، شروع کے اوقات کا تعین ایس او ٹی فیوز کے ذریعہ کیا جاتا ہے جیسا کہ میں دکھایا گیا ہے جدول 6-3.

جدول 6-3۔ بیرونی گھڑی کے انتخاب کے آغاز کے اوقات

SUT [1:0]	پاور ڈاون سے اسٹارٹ اپ ٹائم	ری سیٹ سے اضافی تاخیر	تجویز کردہ استعمال
00	6 سی کے	14CK	BOD فعال ہے
01	6 سی کے	14CK + 4 ایم ایس	تیزی سے بڑھتی ہوئی طاقت
10	6 سی کے	14CK + 64 ایم ایس	آہستہ آہستہ بڑھتی ہوئی طاقت
11	محفوظ

بیرونی گھڑی کا اطلاق کرتے وقت ، ایم سی یو کے مستحکم عمل کو یقینی بنانے کے ل the لاگو گھڑی کی تعدد میں اچانک تبدیلیوں سے گریز کرنا ضروری ہے۔ ایک گھڑی کے چکر سے دوسرے میں 2٪ سے زیادہ تعدد میں تغیرات غیر متوقع سلوک کا باعث بن سکتے ہیں۔ گھڑی کی فریکوئنسی میں ایسی تبدیلیوں کے دوران یہ یقینی بنانا ضروری ہے کہ ایم سی یو کو ری سیٹ میں رکھا جائے۔

نوٹ کریں کہ سسٹم کلاک پریسل کا استعمال اندرونی گھڑی کی فریکوئنسی میں رن ٹائم تبدیلیاں لاگو کرنے کے لئے کیا جاسکتا ہے جبکہ اب بھی مستحکم عمل کو یقینی بنانا ہے۔ کا حوالہ دیتے ہیں صفحہ 31 پر "سسٹم کلاک پریسکلر" تفصیلات کے لیے

اعلی تعدد PLL گھڑی

ایک اندرونی پی ایل ایل ہے جو پیری فیر ٹائمر / کاؤنٹر 64 کے استعمال اور سسٹم کلاک ماخذ کے لئے آر سی آسلیٹر کو برائے نام 1 میگاہرٹج گھڑی کی شرح مہیا کرتا ہے۔ جب سسٹم گھڑی کے ماخذ کے بطور منتخب کیا جاتا ہے ، CKSEL فیوز کو '0001' پر پروگرام کرکے ، اس میں چار کی طرح تقسیم ہوتا ہے جیسا کہ دکھایا گیا ہے جدول 6-4.

جدول 6-4۔ ہائی فریکوئنسی PLL کلاک آپریٹنگ موڈز

CKSEL [3:0]	برائے نام تعدد
0001	16 میگاہرٹز

جب یہ گھڑی کا منبع منتخب کیا جاتا ہے تو ، شروع کے اوقات کا تعین ایس او ٹی فیوز کے ذریعہ کیا جاتا ہے جیسا کہ دکھایا گیا ہے جدول 6-5.

جدول 6-5۔ اعلی تعدد پی ایل ایل گھڑی کے آغاز کے اوقات

SUT [1:0]	پاور ڈاون سے اسٹارٹ اپ ٹائم	پاور آن ری سیٹ سے اضافی تاخیر (VCC = 5.0V)	تجویز کردہ استعمال
00	14CK + 1K (1024) CK + 4 ایم ایس	4 ms	BOD فعال ہے

جدول 6-5۔ اعلی تعدد پی ایل ایل گھڑی کے آغاز کے اوقات

SUT [1:0]	پاور ڈاون سے اسٹارٹ اپ ٹائم	پاور آن ری سیٹ سے اضافی تاخیر (VCC = 5.0V)	تجویز کردہ استعمال
01	14CK + 16K (16384) CK + 4 ایم ایس	4 ms	تیزی سے بڑھتی ہوئی طاقت
10	14CK + 1K (1024) CK + 64 ایم ایس	4 ms	آہستہ آہستہ بڑھتی ہوئی طاقت
11	14CK + 16K (16384) CK + 64 ایم ایس	4 ms	آہستہ آہستہ بڑھتی ہوئی طاقت

اندرونی آسلیٹر کیلیبریٹڈ

بطور ڈیفالٹ ، اندرونی RC Oscillator تقریبا approx 8.0 MHz گھڑی فراہم کرتا ہے۔ اگرچہ جلدtagای اور درجہ حرارت پر منحصر ہے ، اس گھڑی کو صارف بہت درست طریقے سے کیلیبریٹ کر سکتا ہے۔ دیکھیں۔ "انشانکن داخلی RC آسیلیٹر اکیو- صفحہ 164 پر نسل پرستی ” اور صفحہ 192 پر "اندرونی آسلیٹر رفتار" مزید تفصیلات کے لیے. ڈیوائس CKDIV8 فیوز پروگرامڈ کے ساتھ بھیج دی گئی ہے۔ دیکھیں صفحہ 31 پر "سسٹم کلاک پریسکلر" مزید تفصیلات کے لیے

جیسا کہ دکھایا گیا ہے ، CKSEL فیوز پروگرام کر کے اس گھڑی کو سسٹم گھڑی کے بطور منتخب کیا جاسکتا ہے ٹیبل 6-6 صفحہ پر

27. اگر منتخب کیا گیا ہے تو ، یہ بیرونی اجزاء کے ساتھ کام کرے گا۔ ری سیٹ کے دوران ، ہارڈ ویئر OSCAL رجسٹر میں پہلے سے پروگرام شدہ انشانکن کی قیمت کو لوڈ کرتا ہے اور اس طرح خود بخود RC آسیلیٹر کو کیلیبریٹ کرتا ہے۔ اس انشانکن کی درستگی کو فیکٹری انشانکن کے طور پر دکھایا گیا ہے صفحہ 21 پر ٹیبل 2-164.

ایس ڈبلیو سے OSCCAL رجسٹر کو تبدیل کرکے ، دیکھیں صفحہ 31 پر "OSCCAL - آسیلیٹر انشانکن رجسٹر"، فیکٹری انشانکن کا استعمال کرتے ہوئے زیادہ انشانکن کی درستگی حاصل کرنا ممکن ہے۔ اس انشانکن کی درستگی کو صارف انشانکن کے طور پر دکھایا گیا ہے صفحہ 21 پر ٹیبل 2-164.

جب یہ آسیلیٹر چپ گھڑی کے بطور استعمال ہوتا ہے تو ، واچ ڈاگ آسیلیٹر اب بھی واچ ڈاگ ٹائمر اور ری سیٹ ٹائم آؤٹ کے لئے استعمال ہوگا۔ پہلے سے پروگرام شدہ انشانکن قیمت کے بارے میں مزید معلومات کے لئے ، سیکشن دیکھیں “کیلی- صفحہ 150 پر برینشن بائٹس ”.

اندرونی آسکیلیٹر کو "6.4" پر CKSEL فیوز لکھ کر 0011 میگا ہرٹز گھڑی فراہم کرنے کا بھی اہتمام کیا جاسکتا ہے ، جیسا کہ دکھایا گیا ہے جدول 6-6 نیچے اس ترتیب کا اطلاق ATtiny15 موافقت وضع کے بطور کیا گیا ہے اور اس کا مقصد 6.4 میگا ہرٹز پر کیلیبریٹ گھڑی کا منبع فراہم کرنا ہے ، جیسا کہ ATtiny15 میں ہے۔ اے ٹی ٹینی 15 موافقت موڈ میں ، پی ایل ایل ٹائمر / کاؤنٹر 6.4 کے لئے 25.6 میگا ہرٹز پردیی گھڑی سگنل پیدا کرنے کے لئے 1 میگا ہرٹز پر چلنے والے اندرونی آسکیلیٹر کا استعمال کرتا ہے (ملاحظہ کریں) "8 بٹ ٹائمر / انسداد 1 میں صفحہ 15 پر "اٹنی 95 موڈ"). نوٹ کریں کہ آپریشن کے اس موڈ میں 6.4 میگا ہرٹز گھڑی سگنل کو ہمیشہ چار سے تقسیم کیا جاتا ہے ، جس میں 1.6 میگا ہرٹز سسٹم گھڑی فراہم کی جاتی ہے۔

جدول 6-6۔ اندرونی کیلیبریٹڈ RC آسیلیٹر آپریٹنگ موڈز

CKSEL [3:0]	برائے نام تعدد
0010(1)	8.0 میگاہرٹز
0011(2)	6.4 میگاہرٹز

اس اختیار کو منتخب کرنے کے ساتھ آلہ بھیج دیا جاتا ہے۔

یہ ترتیب اے ٹی ٹینی 15 مطابقت وضع کو منتخب کرے گی ، جہاں سسٹم گھڑی کو چار سے تقسیم کیا جاتا ہے ، جس کے نتیجے میں 1.6 میگا ہرٹز گھڑی کی فریکوئنسی ہوتی ہے۔

جب کیلبریٹڈ 8 میگاہرٹز داخلی آسکیلیٹر گھڑی کا منبع کے طور پر منتخب کیا جاتا ہے تو شروع کے اوقات کا تعین ایس او ٹی فیوز کے ذریعہ کیا جاتا ہے جیسا کہ میں دکھایا گیا ہے جدول 6-7 نیچے

جدول 6-7۔ اندرونی کیلیبریٹڈ RC آسکیلیٹر گھڑی کے آغاز کے اوقات

SUT [1:0]	پاور ڈاون سے اسٹارٹ اپ ٹائم	ری سیٹ سے اضافی تاخیر (VCC = 5.0V)	تجویز کردہ استعمال
00	6 سی کے	14CK(1)	BOD فعال ہے
01	6 سی کے	14CK + 4 ایم ایس	تیزی سے بڑھتی ہوئی طاقت
10(2)	6 سی کے	14CK + 64 ایم ایس	آہستہ آہستہ بڑھتی ہوئی طاقت
11	محفوظ

1. اگر RSTDISBL فیوز کا پروگرام بنایا گیا ہے تو ، اس شروعاتی وقت کو 14CK + 4 MS میں بڑھایا جائے گا تاکہ یہ یقینی بنایا جاسکے کہ پروگرامنگ موڈ میں داخل ہوسکے۔
2. منتخب کردہ اس اختیار کے ساتھ ڈیوائس بھیج دی جاتی ہے۔

ای ٹی ٹینی 15 میں مطابقت پذیری کے ابتدائی اوقات کا تعین ایس یو ٹی فیوز کے ذریعہ کیا جاتا ہے جیسا کہ دکھایا گیا ہے جدول 6-8 نیچے

جدول 6-8۔ اندرونی کیلیبریٹڈ RC آسیلیٹر کلاک کے آغاز کے اوقات (ATtiny15 موڈ میں)

SUT [1:0]	پاور ڈاون سے اسٹارٹ اپ ٹائم	ری سیٹ سے اضافی تاخیر (VCC = 5.0V)	تجویز کردہ استعمال
00	6 سی کے	14CK + 64 ایم ایس
01	6 سی کے	14CK + 64 ایم ایس
10	6 سی کے	14CK + 4 ایم ایس
11	1 سی کے	14CK(1)

نوٹ: اگر RSTDISBL فیوز کو پروگرام کیا گیا ہے، تو اس سٹارٹ اپ ٹائم کو بڑھا کر 14CK + 4 ms کر دیا جائے گا تاکہ یہ یقینی بنایا جا سکے کہ پروگرامنگ موڈ میں داخل کیا جا سکتا ہے۔

خلاصہ یہ کہ ، ATtiny15 موافقت وضع پر مزید معلومات حصوں میں پائی جاسکتی ہے "پورٹ بی (PB5: PB0)" آن صفحہ 2, صفحہ 15 پر "ATTiny24 موافقت وضع میں اندرونی PLL", "8 بٹ ٹائمر / کاؤنٹر 1 اے ٹیٹنی 15 موڈ میں" آن صفحہ 95, صفحہ 140 پر "ڈیبگ وائیر کی حدود", صفحہ 150 پر "انشانکن بائٹس" اور میز پر "گھڑی پرسکلر صفحہ 33 پر ”منتخب کریں.

اندرونی 128 کلو ہرٹز آسکیلیٹر

128 kHz اندرونی آسیلیٹر ایک کم طاقت والا اوسیلیٹر ہے جو 128 kHz کی گھڑی فراہم کرتا ہے۔ فریکوئنسی 3V اور 25°C پر برائے نام ہے۔ اس گھڑی کو CKSEL فیوز کو "0100" پر پروگرام کر کے سسٹم کلاک کے طور پر منتخب کیا جا سکتا ہے۔

جب گھڑی کا یہ ماخذ منتخب کیا جاتا ہے تو ، شروع کے اوقات کا تعین ایس او ٹی فیوز کے ذریعہ کیا جاتا ہے جیسا کہ میں دکھایا گیا ہے جدول 6-9.

جدول 6-9۔ 128 کلو ہرٹز انٹرنل آسکیلیٹر کے لیے اسٹارٹ اپ ٹائمز

SUT [1:0]	پاور ڈاون سے اسٹارٹ اپ ٹائم	ری سیٹ سے اضافی تاخیر	تجویز کردہ استعمال
00	6 سی کے	14CK(1)	BOD فعال ہے
01	6 سی کے	14CK + 4 ایم ایس	تیزی سے بڑھتی ہوئی طاقت
10	6 سی کے	14CK + 64 ایم ایس	آہستہ آہستہ بڑھتی ہوئی طاقت
11	محفوظ

کم تعدد کرسٹل آسیلیٹر

آلہ کیلئے گھڑی کے ماخذ کے بطور 32.768 کلو ہرٹز واچ کرسٹل استعمال کرنے کے لئے ، CKSEL فیوز کو '0110' ترتیب دے کر کم فریکوینسی کرسٹل آسیلیٹر کا انتخاب کرنا چاہئے۔ جیسا کہ دکھایا گیا ہے اس میں کرسٹل منسلک ہونا چاہئے شکل 6-5. 32.768 کلو ہرٹز کراسل کیلئے موزوں بوجھ اہلیت تلاش کرنے کے ل please ، براہ کرم ڈویلپر کے ڈیٹاشیٹ سے رجوع کریں۔

جب یہ آکسیلیٹر منتخب کیا جاتا ہے تو ، شروع کے اوقات کا تعین ایس او ٹی فیوز کے ذریعہ کیا جاتا ہے جیسا کہ دکھایا گیا ہے جدول 6-10.

جدول 6-10۔ کم فریکوئنسی کرسٹل آسکیلیٹر کلاک سلیکشن کے لیے اسٹارٹ اپ ٹائمز

SUT [1:0]	پاور ڈاون سے اسٹارٹ اپ ٹائم	ری سیٹ سے اضافی تاخیر (VCC = 5.0V)	تجویز کردہ استعمال
00	1K (1024) سی کے(1)	4 ms	تیزی سے بڑھتی ہوئی طاقت یا BOD اہل ہے
01	1K (1024) سی کے(1)	64 ms	آہستہ آہستہ بڑھتی ہوئی طاقت
10	32K (32768) سی کے	64 ms	آغاز پر مستحکم تعدد
11	محفوظ

نوٹ: ان اختیارات کو صرف اس صورت میں استعمال کیا جانا چاہئے جب آغاز میں تعدد کا استحکام اہم نہ ہو۔

کم تعدد کرسٹل آسیلیٹر اندرونی بوجھ سند فراہم کرتا ہے ، دیکھیں جدول 6-11 ہر TOSC پن پر۔

جدول 6-11۔ کم تعدد کرسٹل آسکیلیٹر کی اہلیت

ڈیوائس	32 کلو ہرٹز آسک۔ ٹائپ کریں	کیپ (Xtal1 / Tosc1)	کیپ (Xtal2 / Tosc2)
اٹنی 25/45/85	سسٹم آسک۔	16 پی ایف	6 پی ایف

کرسٹل آسیلیٹر / سرامک گونج

XTAL1 اور XTAL2 بالترتیب انورٹنگ کے ان پٹ اور آؤٹ پٹ ہیں۔ amplifier جس کو بطور آن چپ آسکیلیٹر استعمال کرنے کے لیے ترتیب دیا جا سکتا ہے ، جیسا کہ دکھایا گیا ہے۔ شکل 6-5. یا تو کوارٹج کرسٹل یا سیرامک گونج استعمال کیا جاسکتا ہے۔

C1 اور C2 ہمیشہ کرسٹل اور ریزونیٹر دونوں کے لیے برابر ہونا چاہیے۔ Capacitors کی زیادہ سے زیادہ قیمت استعمال میں کرسٹل یا ریزونیٹر، آوارہ گنجائش کی مقدار، اور ماحول کے برقی مقناطیسی شور پر منحصر ہے۔ کرسٹل کے ساتھ استعمال کے لیے کیپسیٹرز کو منتخب کرنے کے لیے کچھ ابتدائی ہدایات دی گئی ہیں۔ جدول 6-12 نیچے سیرامک ریزونٹرز کے ل the ، کارخانہ دار کے ذریعہ دی گئی سندارتر قدروں کو استعمال کیا جانا چاہئے۔

جدول 6-12۔ کرسٹل آسکیلیٹر آپریٹنگ موڈز

CKSEL [3:1]	فریکوئینسی رینج (میگاز)	کرپٹالس (پی ایف) کے ساتھ استعمال کیلئے کپیسیٹرز سی 1 اور سی 2 کیلئے تجویز کردہ حد
100(1)	0.4 - 0.9	–
101	0.9 - 3.0	12 - 22
110	3.0 - 8.0	12 - 22
111	8.0 -	12 - 22

نوٹ: اس اختیار کو کرسٹل کے ساتھ استعمال نہیں کیا جانا چاہئے، صرف سیرامک ریزونیٹرز کے ساتھ۔

آسیلیٹر تین مختلف طریقوں سے کام کرسکتا ہے ، ہر ایک مخصوص تعدد کی حد کے لئے موزوں ہے۔ آپریٹنگ موڈ فیوز CKSEL [3: 1] کے ذریعہ منتخب کیا گیا ہے جیسا کہ دکھایا گیا ہے جدول 6-12.

سی کے ایس ایل 0 فیوز ایسٹ کے ساتھ مل کر [1: 0] فیوز اسٹارٹ اپ اوقات کا انتخاب کرتے ہیں جیسا کہ دکھایا گیا ہے جدول 6-13.

جدول 6-13۔ کرسٹل آسکیلیٹر کلاک سلیکشن کے لیے اسٹارٹ اپ ٹائمز

CKSEL0	SUT [1:0]	پاور ڈاون سے اسٹارٹ اپ ٹائم	ری سیٹ سے اضافی تاخیر	تجویز کردہ استعمال
0	00	258 سی کے(1)	14CK + 4 ایم ایس	سیرامک گونج ، تیزی سے بڑھتی ہوئی طاقت
0	01	258 سی کے(1)	14CK + 64 ایم ایس	سیرامک گونج ، آہستہ آہستہ بڑھتی ہوئی طاقت
0	10	1K (1024) سی کے(2)	14CK	سیرامک گونج ، BOD فعال
0	11	1K (1024) سی کے(2)	14CK + 4 ایم ایس	سیرامک گونج ، تیزی سے بڑھتی ہوئی طاقت
1	00	1K (1024) سی کے(2)	14CK + 64 ایم ایس	سیرامک گونج ، آہستہ آہستہ بڑھتی ہوئی طاقت
1	01	16K (16384) سی کے	14CK	کرسٹل آسیلیٹر ، BOD اہل ہے
1	10	16K (16384) سی کے	14CK + 4 ایم ایس	کرسٹل آسیلیٹر ، تیزی سے بڑھتی ہوئی طاقت
1	11	16K (16384) سی کے	14CK + 64 ایم ایس	کرسٹل آسیلیٹر ، آہستہ آہستہ بڑھتی ہوئی طاقت

نوٹس

یہ اختیارات صرف اس وقت استعمال کیے جائیں جب آلے کی زیادہ سے زیادہ تعدد کے قریب کام نہ کریں ، اور صرف اس صورت میں جب شروع کے وقت تعدد استحکام درخواست کے ل important اہم نہ ہو۔ یہ اختیارات کرسٹل کے ل suitable موزوں نہیں ہیں۔

یہ اختیارات سیرامک ریزونٹرز کے استعمال کے لئے ہیں اور اسٹارٹ اپ پر تعدد استحکام کو یقینی بنائیں گے۔ آلہ کی زیادہ سے زیادہ تعدد کے قریب کام نہ کرنے پر ان کا استعمال کرسٹل کے ساتھ بھی کیا جاسکتا ہے ، اور اگر ابتدا میں تعدد استقامت ایپلی کیشن کے ل for ضروری نہیں ہے۔

ڈیفالٹ گھڑی کا ماخذ

ڈیوائس کو CKSEL = "0010" ، SUT = "10" ، اور CKDIV8 پروگرام کے ساتھ بھیج دیا گیا ہے۔ ڈیفالٹ کلاک سورس سیٹنگ اس لیے اندرونی RC اوسیلیٹر ہے جو 8 میگا ہرٹز پر چل رہا ہے اور سب سے لمبا اسٹارٹ اپ ٹائم ہے اور ابتدائی سسٹم کلاک پرسکلنگ 8 ہے ، جس کے نتیجے میں 1.0 میگا ہرٹز سسٹم کلاک ہے۔ یہ ڈیفالٹ سیٹنگ اس بات کو یقینی بناتی ہے کہ تمام صارفین ان سسٹم یا ہائی وول کا استعمال کرتے ہوئے اپنی مطلوبہ کلاک سورس سیٹنگ بنا سکتے ہیں۔tagای پروگرامر

سسٹم کلاک پریسکلر

ATtiny25 / 45/85 نظام گھڑی کو ترتیب دے کر تقسیم کیا جاسکتا ہے صفحہ 32 XNUMX پر "سی ایل کے پی آر۔ گھڑی پرسکل رجسٹر". اس خصوصیت کو بجلی کی کھپت کو کم کرنے کے لیے استعمال کیا جا سکتا ہے جب پروسیسنگ پاور کی ضرورت کم ہو۔ اسے کلاک سورس کے تمام اختیارات کے ساتھ استعمال کیا جا سکتا ہے، اور یہ CPU کی گھڑی کی فریکوئنسی اور تمام ہم وقت ساز پیری فیرلز کو متاثر کرے گا۔ clkI/O، clkADC، clkCPU، اور clkFLASH کو ایک عنصر سے تقسیم کیا گیا ہے جیسا کہ دکھایا گیا ہے صفحہ 6 پر ٹیبل 15-33.

سوئچنگ ٹائم

پریسکلر کی ترتیبات کے درمیان سوئچ کرتے وقت ، سسٹم کلاک پرسکلر اس بات کو یقینی بناتا ہے کہ گھڑی کے نظام میں کوئی خرابی واقع نہیں ہوتی ہے اور نہ ہی کوئی انٹرمیڈیٹ فریکوئنسی ، نہ ہی سابقہ ترتیب کے مطابق گھڑی کی فریکوئنسی سے زیادہ ہوتی ہے ، اور نہ ہی نئی ترتیب کے مطابق گھڑی کی فریکوئنسی۔

رپل کاؤنٹر جو پریسکلر کو نافذ کرتا ہے وہ غیر منقسم گھڑی کی تعدد پر چلتا ہے ، جو سی پی یو کی گھڑی کی فریکوئنسی سے تیز ہوسکتا ہے۔ لہذا ، نسخہ ساز کی حالت کا تعین کرنا ممکن نہیں ہے - اگرچہ یہ پڑھنے کے قابل بھی ہو ، اور ایک گھڑی کی تقسیم سے دوسرے میں تبدیل ہونے میں صحیح وقت کی قطعی پیش گوئی نہیں کی جاسکتی ہے۔

جب سے سی ایل کے پی ایس کی اقدار لکھی جاتی ہیں ، تب سے T1 + T2 اور T1 + 2 * T2 کے درمیان نیا گھڑی فریکوئنسی فعال ہونے سے پہلے لیتا ہے۔ اس وقفہ میں ، گھڑی کے 2 فعال کنارے تیار کیے جاتے ہیں۔ یہاں ، ٹی 1 پچھلی گھڑی کا دورانیہ ہے ، اور ٹی 2 وہ مدت ہے جو نئے پرسکیالر ترتیب کے مطابق ہے۔

گھڑی آؤٹ پٹ بفر

آلہ سسٹم کلاک کو CLKO پن پر آؤٹ پٹ کرسکتا ہے (جب XTAL2 پن کے طور پر استعمال نہیں ہوتا ہے)۔ آؤٹ پٹ کو فعال کرنے کے ل C ، CKOUT فیوز کو پروگرام کرنا ہوگا۔ یہ موڈ موزوں ہے جب چپ گھڑی کو سسٹم پر دیگر سرکٹس ڈرائیو کرنے کے لئے استعمال کیا جائے۔ نوٹ کریں کہ گھڑی ری سیٹ کے دوران پیداوار نہیں کرے گی اور جب فیوز پروگرام کیے جائیں تو I / O پن کے معمول کے عمل کو اوور رائٹ کردیا جائے گا۔ جب گھڑی CLKO پر آؤٹ پٹ ہوتی ہے تو داخلی آر سی آسیلیٹر ، WDT آسیلیٹر ، PLL ، اور بیرونی گھڑی (CLKI) کا انتخاب کیا جاسکتا ہے۔ کرسٹل اوسیلیٹر (XTAL1 ، XTAL2) CLKO پر گھڑی کے آؤٹ پٹ کے لئے استعمال نہیں کیا جاسکتا ہے۔ اگر سسٹم کلاک پریسکلر استعمال کیا جاتا ہے تو ، یہ منقسم سسٹم گھڑی ہے جو آؤٹ پٹ ہے۔

تفصیل درج کریں

OSCCAL - آسیلیٹر انشانکن رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x31	CAL7	CAL6	CAL5	CAL4	CAL3	CAL2	CAL1	CAL0	او ایس سی سی ایل
پڑھیں/لکھیں۔	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W

بٹس 7: 0 - CAL [7: 0]: اوسیلٹر انشانکن قیمت

آسیلیٹر کیلیبریشن رجسٹر کا استعمال کیلبریٹڈ انٹرنل آر سی آسلیٹر کو تراشنے کے لئے استعمال کیا جاتا ہے تاکہ اولی سلیٹر فریکوینسی سے عمل کی مختلف حالتوں کو دور کیا جاسکے۔ ایک پہلے سے پروگرام شدہ انشانکن قیمت خود کار طریقے سے چپ رجسٹری کے دوران اس رجسٹر پر لکھی جاتی ہے ، جس میں درج کردہ فیکٹری کیلیبریٹڈ فریکوینسی ہوتی ہے صفحہ 21 پر ٹیبل 2-164. ایپلی کیشن سوفٹویر اس رجسٹر کو آسکریٹر فریکوینسی کو تبدیل کرنے کے ل write لکھ سکتا ہے۔ جیسا کہ میں بتایا گیا ہے آسکیلیٹر فریکوئینسیس میں کیلیبریٹ ہوسکتا ہے صفحہ 21 پر ٹیبل 2-164. اس حد سے باہر انشانکن کی ضمانت نہیں ہے۔

نوٹ کریں کہ یہ آیسلیٹر EEPROM اور فلیش تحریری رسائوں کے وقت کے ل. استعمال ہوتا ہے ، اور اس کے لکھنے کے اوقات اس کے مطابق متاثر ہوں گے۔ اگر EEPROM یا فلیش لکھا ہوا ہے تو ، 8.8 میگاہرٹز سے زیادہ کیلیبریٹ نہ کریں۔ ورنہ ، EEPROM یا فلیش لکھنا ناکام ہوسکتا ہے۔

CAL7 بٹ آسکلیٹر کے لئے آپریشن کی حد کا تعین کرتا ہے۔ اس بٹ کو 0 پر سیٹ کرنے سے سب سے کم تعدد حد ہوتی ہے ، اس بٹ کو 1 پر سیٹ کرنے سے سب سے زیادہ تعدد کی حد ہوتی ہے۔ فریکوینسی کی دو حدیں اوورلپنگ ہوتی ہیں ، دوسرے الفاظ میں OSCCAL = 0x7F کی ترتیب OSCCAL = 0x80 کے مقابلے میں زیادہ تعدد فراہم کرتی ہے۔

CAL [6: 0] بٹس کو منتخب کردہ حد میں تعدد کے مطابق بنانے کے لئے استعمال کیا جاتا ہے۔ 0x00 کی ترتیب اس حد میں سب سے کم تعدد فراہم کرتی ہے ، اور 0x7F کی ترتیب حد میں سب سے زیادہ تعدد فراہم کرتی ہے۔

MCU کے مستحکم آپریشن کو یقینی بنانے کے لئے انشانکن کی قیمت کو تھوڑا سا میں تبدیل کیا جانا چاہئے۔ ایک سائیکل سے دوسرے چکر میں 2٪ سے زیادہ تعدد میں تغیرات غیر متوقع سلوک کا باعث بن سکتے ہیں۔ OSCAL میں تبدیلیاں ہر انشانکن کے ل 0 20xXNUMX سے زیادہ نہیں ہونی چاہ.۔ گھڑی کی فریکوئنسی میں ایسی تبدیلیوں کے دوران یہ یقینی بنانا ضروری ہے کہ ایم سی یو کو ری سیٹ میں رکھا جائے

جدول 6-14۔ اندرونی RC آسکیلیٹر فریکوئنسی رینج

OSCCAL ویلیو	برائے نام معمولی تعدد کے احترام کے ساتھ مخصوص کم ترین تعدد	برائے نام تعدد کے حوالے سے مخصوص اعلٰی تعدد
0x00	50%	100%
0x3F	75%	150%
0x7F	100%	200%

سی ایل کے پی آر - گھڑی کا نسخہ رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x26	CLKPCE۔	–	–	–	CLKPS3۔	CLKPS2۔	CLKPS1۔	CLKPS0۔	سی ایل کے پی آر
پڑھیں/لکھیں۔	R/W	R	R	R	R/W	R/W	R/W	R/W

ابتدائی قیمت 0 0 0 0 بٹ کی تفصیل دیکھیں

بٹ 7 - سی ایل کے پی سی سی: گھڑی پریسکلر تبدیلی کو فعال کریں

CLKPCE بٹس کو تبدیل کرنے کے ل to CLKPCE بٹ کو منطق کے ل written لکھا جانا چاہئے۔ CLKPCE بٹ تبھی اپ ڈیٹ ہوتا ہے جب سی ایل کے پی آر میں دوسرے بٹس بیک وقت صفر پر لکھے جاتے ہیں۔ یہ لکھنے کے بعد یا جب CLKPS بٹس لکھے جاتے ہیں تو CLKPCE ہارڈ ویئر کے چار سائیکلوں سے صاف ہوجاتا ہے۔ اس ٹائم آؤٹ پیریڈ کے اندر CLKPCE بٹ کو دوبارہ لکھنا نہ تو ٹائم آؤٹ پیریڈ میں توسیع کرتا ہے اور نہ ہی CLKPCE بٹ کو صاف کرتا ہے۔

بٹس 6: 4 - Res: محفوظ شدہ بٹس

یہ بٹس اے ٹی ٹینی 25/45/85 میں محفوظ بٹس ہیں اور ہمیشہ صفر کے طور پر پڑھیں گے۔

بٹس 3: 0 - سی ایل کے پی ایس [3: 0]: گھڑی پرسکلر بٹس 3 - 0 منتخب کریں

یہ بٹس منتخب کردہ گھڑی کے منبع اور اندرونی نظام گھڑی کے درمیان تقسیم عنصر کی وضاحت کرتی ہیں۔ درخواست کی ضروریات کے مطابق گھنٹوں کی تعدد میں فرق لانے کے لئے یہ بٹس رن ٹائم لکھ سکتے ہیں۔ چونکہ ڈیوائڈر ماسٹر کلاک ان پٹ کو ایم سی یو میں تقسیم کرتا ہے ، جب ایک ڈویژن عنصر استعمال کیا جاتا ہے تو تمام ہم وقت ساز پیروؤں کی رفتار کم ہوجاتی ہے۔ تقسیم عوامل میں دیئے گئے ہیں جدول 6-15.

گھڑی کی فریکوئنسی کی غیر ارادی تبدیلیوں سے بچنے کے لئے ، CLKPS بٹس کو تبدیل کرنے کے ل write خصوصی لکھنے کے طریقہ کار پر عمل کرنا چاہئے:

کلوک پرسکلر چینج ایبلبل (سی ایل کے پی سی سی) تھوڑا سا ایک اور دوسرے بٹس کو سی ایل کے پی آر میں صفر پر لکھیں۔

چار چکروں میں ، مطلوبہ قیمت CLKPS پر لکھیں جبکہ CLKPCE پر ایک صفر لکھ دیں۔

پریسلر ترتیب کو تبدیل کرتے وقت رکاوٹوں کو غیر فعال کرنا ضروری ہے تاکہ یہ یقینی بنائے کہ لکھنے کے طریقہ کار میں خلل نہیں ہے۔

CKDIV8 فیوز CLKPS بٹس کی ابتدائی قدر کا تعین کرتا ہے۔ اگر CKDIV8 غیر پروگرام شدہ ہے، تو CLKPS بٹس کو "0000" پر دوبارہ ترتیب دیا جائے گا۔ اگر CKDIV8 کو پروگرام کیا گیا ہے، تو CLKPS بٹس کو "0011" پر ری سیٹ کر دیا جاتا ہے، جس سے اسٹارٹ اپ میں آٹھ کا ڈویژن فیکٹر ہوتا ہے۔ یہ خصوصیت اس صورت میں استعمال کی جانی چاہیے جب منتخب گھڑی کا ذریعہ موجودہ آپریٹنگ حالات میں ڈیوائس کی زیادہ سے زیادہ فریکوئنسی سے زیادہ ہو۔ نوٹ کریں کہ CKDIV8 فیوز کی ترتیب سے قطع نظر کسی بھی قدر کو CLKPS بٹس پر لکھا جا سکتا ہے۔ ایپلیکیشن سافٹ ویئر کو یقینی بنانا چاہیے کہ تقسیم کا کافی عنصر ہے۔

اگر منتخب شدہ گھڑی کے منبع میں موجودہ آپریٹنگ حالات میں ڈیوائس کی زیادہ سے زیادہ تعدد سے زیادہ تعدد ہو تو منتخب کیا گیا۔ ڈیوائس CKDIV8 فیوز پروگرامڈ کے ساتھ بھیج دی گئی ہے۔

جدول 6-15۔ کلاک پریسکلر سلیکٹ کریں۔

CLKPS3۔	CLKPS2۔	CLKPS1۔	CLKPS0۔	گھڑی ڈویژن فیکٹر
0	0	0	0	1
0	0	0	1	2
0	0	1	0	4
0	0	1	1	8
0	1	0	0	16
0	1	0	1	32
0	1	1	0	64
0	1	1	1	128
1	0	0	0	256
1	0	0	1	محفوظ
1	0	1	0	محفوظ
1	0	1	1	محفوظ
1	1	0	0	محفوظ
1	1	0	1	محفوظ
1	1	1	0	محفوظ
1	1	1	1	محفوظ

نوٹ: prescaler ATtiny15 مطابقت کے موڈ میں غیر فعال ہے اور نہ ہی CLKPR کو لکھنا، اور نہ ہی CKDIV8 فیوز کو پروگرام کرنے کا سسٹم کلاک پر کوئی اثر پڑتا ہے (جو ہمیشہ 1.6 میگاہرٹز رہے گا)۔

پاور مینجمنٹ اور نیند کے طریقوں

اعلی کارکردگی اور صنعت کے معروف کوڈ کی کارکردگی اے وی آر مائکروکینٹرولرز کو کم بجلی کی ایپلی کیشنز کے لئے ایک مثالی انتخاب بناتی ہے۔ اس کے علاوہ ، نیند کے طریقوں سے MCU میں غیر استعمال شدہ ماڈیولز کو بند کرنے میں ایپلیکیشن کا اہل ہوجاتا ہے ، اور اس طرح بجلی کی بچت ہوتی ہے۔ اے وی آر مختلف نیند کے طریقوں کو فراہم کرتا ہے جس کی مدد سے صارف بجلی کی کھپت کو درخواست کی ضروریات کے مطابق بناتا ہے۔

نیند کے طریقے

صفحہ 6 پر شکل 1-23 مختلف گھڑیوں کے نظام اور ان کی تقسیم کو ATtiny25 / 45/85 میں پیش کرتا ہے۔ اعداد و شمار مناسب نیند کے انداز کو منتخب کرنے میں معاون ہیں۔ جدول 7-1 نیند کے مختلف طریقوں اور ان کے اٹھنے کے ذرائع کو دکھاتا ہے۔

جدول 7-1۔ نیند کے مختلف طریقوں میں ایکٹو کلاک ڈومینز اور جاگنے کے ذرائع

فعال گھڑی والے ڈومینز

آسکیلیٹرس

جاگو ذرائع

سلیپ موڈ

clkCPU

clkFLASH

clkIO

clkADC

clkPCK

مین گھڑی کا منبع فعال

INT0 اور پن چینج کریں

ایس پی ایم / ایپرووم

تیار

یو ایس آئی اسٹارٹ کنڈیشن

اے ڈی سی

دیگر I/O

واچ ڈاگ خلل ڈالنا

بیکار

اے ڈی سی شور کمی

X(1)

بجلی نیچے

X(1)

نوٹ: INT0 کے لیے، صرف لیول انٹرپٹ۔

تینوں نیند کے طریقوں میں سے کسی میں داخل ہونے کے لئے ، MCUCR میں SE تھوڑا سا منطق کے لئے لکھا جانا چاہئے اور ایک سلیپ ہدایت کو عمل میں لایا جانا چاہئے۔ ایم سی یو سی آر رجسٹر میں ایس ایم [1: 0] بٹس سلیک ہدایت کے ذریعہ منتخب کریں کہ کون سا نیپ موڈ (آئڈل ، اے ڈی سی شور مٹانے یا بجلی سے نیچے) چالو ہوجائے گا۔ دیکھیں جدول 7-2 ایک خلاصہ کے لئے.

اگر ایم سی یو سلیپ موڈ میں ہے تو ایک فعال رکاوٹ واقع ہوتی ہے ، ایم سی یو جاگتا ہے۔ اس کے بعد ایم سی یو کو سٹارٹ اپ ٹائم کے علاوہ چار چکروں کے لیے روک دیا جاتا ہے ، رکاوٹ کے معمولات پر عمل کیا جاتا ہے ، اور SLEEP کے بعد دی گئی ہدایات پر عملدرآمد دوبارہ شروع ہوتا ہے۔ رجسٹر کے مندرجات۔ File اور SRAM غیر تبدیل ہوتے ہیں جب آلہ نیند سے جاگتا ہے۔ اگر سلیپ موڈ کے دوران ری سیٹ ہوتا ہے تو ، ایم سی یو جاگتا ہے اور ری سیٹ ویکٹر سے عمل کرتا ہے۔

نوٹ: کہ اگر ایک لیول ٹرگرڈ انٹرپٹ کو بیدار کرنے کے لیے استعمال کیا جاتا ہے تو MCU کو جگانے کے لیے کچھ وقت کے لیے تبدیل شدہ لیول کو روکا جانا چاہیے (اور MCU کے لیے انٹرپٹ سروس روٹین میں داخل ہونے کے لیے)۔ دیکھیں صفحہ 49 پر "بیرونی مداخلتیں" تفصیلات کے لیے

بیکار وضع

جب SM[1:0] بٹس کو 00 پر لکھا جاتا ہے، تو SLEEP ہدایات MCU کو Idle موڈ میں داخل کرتی ہے، CPU کو روکتی ہے لیکن analog Comparator، ADC، USI، Timer/counter، Watchdog، اور interrupt سسٹم کو کام جاری رکھنے کی اجازت دیتی ہے۔ کھانا یہ سلیپ موڈ بنیادی طور پر clkCPU اور clkFLASH کو روکتا ہے، جبکہ دوسری گھڑیوں کو چلنے دیتا ہے۔

آئل موڈ ایم سی یو کو قابل بناتا ہے کہ وہ بیرونی محرک مداخلتوں کے ساتھ ساتھ ٹائمر اوور فلو جیسے داخلی معاملات سے بھی جاگ سکے۔ اگر ینالاگ موازنہ کرنے والے مداخلت سے اٹھنے کی ضرورت نہیں ہے تو ، ینالاگ موازنہ کو ACD بٹ میں ترتیب دے کر طاقت حاصل کی جاسکتی ہے۔ صفحہ 120 پر "ACSR - ینالاگ موازنہ کرنے والا کنٹرول اور حیثیت کا رجسٹر". اس سے آئیڈل وضع میں بجلی کی کھپت میں کمی آئے گی۔ اگر اے ڈی سی اہل ہے تو ، یہ وضع داخل ہونے پر تبادلہ خودبخود شروع ہوجاتا ہے۔

ADC شور کم کرنے کا طریقہ

جب SM[1:0] بٹس کو 01 پر لکھا جاتا ہے، تو SLEEP انسٹرکشن MCU کو ADC Noise Reduction موڈ میں داخل کرتا ہے، CPU کو روکتا ہے لیکن ADC، ایکسٹرنل انٹرپٹس، اور واچ ڈاگ کو کام جاری رکھنے کی اجازت دیتا ہے (اگر فعال ہو)۔ یہ سلیپ موڈ clkI/O، clkCPU، اور clkFLASH کو روکتا ہے، جبکہ دوسری گھڑیوں کو چلنے دیتا ہے۔

یہ اعلی قرارداد کی پیمائش کو قابل بناتے ہوئے ، اے ڈی سی کے لئے شور ماحول کو بہتر بناتا ہے۔ اگر اے ڈی سی اہل ہے تو ، یہ وضع داخل ہونے پر تبادلہ خودبخود شروع ہوجاتا ہے۔ اے ڈی سی کنورژن مکمل رکاوٹ کے علاوہ ، صرف ایک بیرونی ری سیٹ ، ایک واچ ڈاگ ری سیٹ ، براؤن آؤٹ ری سیٹ ، ایس پی ایم / ایپرووم تیار رکاوٹ ، INT0 پر بیرونی سطح کا رکاوٹ یا پن چینج مداخلت اے ڈی سی شور کو کم کرنے سے ایم سی یو کو جاگ سکتا ہے۔ وضع

پاور ڈاون موڈ

جب ایس ایم [1: 0] بٹس 10 پر لکھے جاتے ہیں تو ، سلیپ انسٹرکشن ایم سی یو کو پاور ڈاؤن موڈ میں داخل کرتی ہے۔ اس موڈ میں ، آسیلیٹر کو روک دیا گیا ہے ، جبکہ بیرونی مداخلت کرتی ہے ، یو ایس آئی شرط کی کھوج کا آغاز کرتی ہے اور واچ ڈاگ آپریٹنگ جاری رکھتا ہے (اگر فعال ہوتا ہے)۔ صرف ایک بیرونی ری سیٹ ، ایک واچ ڈاگ ری سیٹ ، براؤن آؤٹ ری سیٹ ، یو ایس آئی شروع ہونے کی شرط ، INT0 پر بیرونی سطح کا رکاوٹ یا پن چینج مداخلت ہی MCU کو جاگ سکتی ہے۔ اس نیند موڈ میں صرف پیداواری گھڑیوں کو روکتا ہے ، جس سے صرف اسینکرونوس ماڈیولز کو چلانے کی اجازت ملتی ہے۔

سافٹ ویئر BOD غیر فعال کریں

جب براؤن آؤٹ ڈیٹیکٹر (BOD) BODLEVEL فیوز کے ذریعہ فعال ہوتا ہے (دیکھیں صفحہ 20 پر ٹیبل 4-148، BOD فعال طور پر سپلائی والیوم کی نگرانی کر رہا ہے۔tage نیند کی مدت کے دوران۔ کچھ آلات میں پاور-ڈاؤن سلیپ موڈ میں سافٹ ویئر کے ذریعے BOD کو غیر فعال کر کے بجلی بچانا ممکن ہے۔ سلیپ موڈ بجلی کی کھپت پھر اسی سطح پر ہوگی جب BOD فیوز کے ذریعے عالمی سطح پر غیر فعال ہے۔

اگر سافٹ ویئر کے ذریعے BOD کو غیر فعال کر دیا جاتا ہے، تو BOD فنکشن سلیپ موڈ میں داخل ہونے کے فوراً بعد بند ہو جاتا ہے۔ نیند سے بیدار ہونے پر، BOD خود بخود دوبارہ فعال ہو جاتا ہے۔ نیند کی مدت کے دوران VCC کی سطح گرنے کی صورت میں یہ محفوظ آپریشن کو یقینی بناتا ہے۔

جب BOD کو غیر فعال کردیا گیا ہے ، سوئٹ موڈ سے بیدار ہونے کا وقت RESET سے بیدار ہونے کے برابر ہوگا۔ صارف کو جاگنے کے اوقات کو دستی طور پر تشکیل دینا ضروری ہے کہ بینڈ گیپ حوالہ شروع ہونے کا وقت ہو اور MCU کوڈ پر عمل درآمد جاری رکھنے سے پہلے BOD صحیح طریقے سے کام کر رہا ہو۔ ٹیبل میں SUT [1: 0] اور CKSEL [3: 0] فیوز بٹس دیکھیں صفحہ 149 پر "فیوز لو بائٹ"

بی او ڈی ڈس ایبل کو کنٹرول بورڈ کے باڈیز (BOD نیند) کے ذریعہ کنٹرول کیا جاتا ہے ، دیکھیں “ایم سی یو سی آر - ایم سی یو کنٹرول صفحہ 37 پر رجسٹر کریں ”. اس کو تھوڑا سا لکھنے سے پاور ڈاؤن میں BOD آف ہوجاتا ہے ، جبکہ ایک صفر لکھنے سے BOD متحرک رہتا ہے۔ پہلے سے طے شدہ ترتیب صفر ہے ، یعنی BOD فعال۔

BODS بٹ کو لکھنا ایک وقتی ترتیب اور ایک قابل بٹ کے ذریعہ کنٹرول کیا جاتا ہے ، دیکھیں "MCUCR - MCU کنٹرول ریگیس- صفحہ 37 پر.

حدود

BOD غیر فعال فعالیت کو صرف مندرجہ ذیل آلات میں لاگو کیا گیا ہے ،

ای ٹی ٹینی 25 ، نظر ثانی ای ، اور جدید تر

ATtiny45 ، نظر ثانی D ، اور جدید تر

ای ٹی ٹینی 85 ، نظر ثانی سی ، اور جدید تر

ترمیمات آلہ کے پیکیج پر نشان زد ہیں اور مندرجہ ذیل طور پر واقع ہوسکتی ہیں۔

پیکیجوں کے نیچے کی طرف 8P3 اور 8S2

پیکیج کے سب سے اوپر کی طرف 20M1

بجلی کی کمی رجسٹر

دیکھیں ، پاور ردوکشن رجسٹر (PRR) ، دیکھیں صفحہ 38 پر "PRR - بجلی میں کمی رجسٹر"، گھڑی کو انفرادی طور پر بند کر کے بجلی کی کھپت کو کم کرنے کا ایک طریقہ فراہم کرتا ہے۔ پردیی کی موجودہ حالت منجمد ہے اور I / O رجسٹر نہیں پڑھ سکتے ہیں اور نہیں لکھ سکتے ہیں۔ گھڑی کو روکنے کے دوران پردیی کے ذریعہ استعمال ہونے والے وسائل قابض رہیں گے ، لہذا گھڑی روکنے سے پہلے زیادہ تر معاملات میں پردیی کو غیر فعال کردیا جانا چاہئے۔ ماڈیول جاگنا ، جو PRR میں تھوڑا سا صاف کرکے کیا جاتا ہے ، ماڈیول کو اسی حالت میں رکھتا ہے جیسے بند سے پہلے تھا۔

ماڈیول بند کو بجلی کی مجموعی کھپت کو نمایاں طور پر کم کرنے کے لئے آئیڈل موڈ اور ایکٹو موڈ میں استعمال کیا جاسکتا ہے۔ دیگر تمام نیند کے طریقوں میں ، گھڑی پہلے ہی رک گئی ہے۔ دیکھیں صفحہ 177 پر "I / O ماڈیولز کی موجودہ فراہمی" سابق کے لیےamples

بجلی کی کھپت کو کم سے کم کرنا

اے وی آر کنٹرول شدہ نظام میں بجلی کی کھپت کو کم سے کم کرنے کی کوشش کرتے وقت غور کرنے کے لئے بہت سارے معاملات ہیں۔ عام طور پر ، نیند کے طریقوں کو زیادہ سے زیادہ استعمال کرنا چاہئے ، اور نیند کے انداز کو منتخب کرنا چاہئے تاکہ آلہ کے کم سے کم کام کام کر رہے ہوں۔ ضرورت نہیں تمام افعال کو غیر فعال کرنا چاہئے۔ خاص طور پر ، جب کم سے کم ممکنہ بجلی کی کھپت کو حاصل کرنے کی کوشش کی جارہی ہو تو ، درج ذیل ماڈیولز پر خصوصی غور کی ضرورت ہوسکتی ہے۔

ینالاگ سے ڈیجیٹل کنورٹر

اگر چالو ہوتا ہے تو ، اے ڈی سی تمام نیند طریقوں میں قابل ہوجائے گا۔ بجلی کی بچت کے ل sleep ، کسی بھی نیند کے انداز میں داخل ہونے سے پہلے ADC کو غیر فعال کردیا جانا چاہئے۔ جب اے ڈی سی کو آف کر دیا جاتا ہے اور پھر سے ، اگلے تبادلوں میں توسیع کی تبدیلی ہوگی۔ کا حوالہ دیتے ہیں صفحہ 122 پر "ڈیجیٹل کنورٹر سے ینالاگ" اے ڈی سی آپریشن سے متعلق تفصیلات کے لئے

ینالاگ موازنہ کرنے والا

آئیڈیل موڈ میں داخل ہوتے وقت ، اینالاگ موازنہ کرنے والے کو غیر فعال کر دیا جائے اگر استعمال نہ کیا جائے۔ ADC شور کم کرنے کے موڈ میں داخل ہوتے وقت ، ینالاگ موازنہ کرنے والے کو غیر فعال ہونا چاہیے۔ نیند کے دوسرے طریقوں میں ، ینالاگ موازنہ کرنے والا خود بخود غیر فعال ہوجاتا ہے۔ تاہم ، اگر اینالاگ کمپیریٹر انٹرنل والیوم استعمال کرنے کے لیے ترتیب دیا گیا ہے۔tage ان پٹ کے طور پر حوالہ ، اینالاگ موازنہ کرنے والے کو نیند کے تمام طریقوں میں غیر فعال ہونا چاہیے۔ بصورت دیگر ، اندرونی جلد۔tagای ریفرنس فعال ہو جائے گا ، سلیپ موڈ سے آزاد۔ کا حوالہ دیتے ہیں صفحہ 119 پر "اینالاگ موازنہ کرنے والا" ینالاگ موازنہ کنفیگر کرنے کے طریقے کے بارے میں تفصیلات کے لئے۔

بھوری آؤٹ کا پتہ لگانے والا

اگر درخواست میں براؤن آؤٹ ڈیٹیکٹر کی ضرورت نہیں ہے تو ، اس ماڈیول کو بند کردیا جانا چاہئے۔ اگر براؤن آؤٹ ڈیٹیکٹر BODLEVEL فیوز کے ذریعہ فعال کیا گیا ہے تو ، یہ نیند کے تمام طریقوں میں قابل ہوجائے گا ، اور اس وجہ سے ، ہمیشہ بجلی کا استعمال کریں۔ گہری نیند کے طریقوں میں ، یہ موجودہ موجودہ استعمال میں اہم کردار ادا کرے گا۔ دیکھیں "براؤن آؤٹ جاسوس - صفحہ 41 پر tion ” اور صفحہ 35 پر "سافٹ ویئر BOD غیر فعال" براؤن آؤٹ ڈٹیکٹر کو تشکیل دینے کے طریقے کے بارے میں تفصیلات کے لئے۔

اندرونی جلد۔tagای حوالہ

اندرونی جلد۔tage براؤن آؤٹ ڈٹیکشن ، اینالاگ موازنہ کار یا ADC کی ضرورت کے وقت حوالہ فعال کیا جائے گا۔ اگر یہ ماڈیول غیر فعال ہیں جیسا کہ اوپر کے سیکشنز میں بیان کیا گیا ہے ، اندرونی جلد۔tagای حوالہ غیر فعال ہو جائے گا اور یہ بجلی استعمال نہیں کرے گا۔ دوبارہ آن ہونے پر ، صارف کو آؤٹ پٹ استعمال ہونے سے پہلے حوالہ شروع کرنے کی اجازت دینی چاہیے۔ اگر ریفرنس کو سلیپ موڈ میں رکھا جائے تو آؤٹ پٹ کو فورا used استعمال کیا جا سکتا ہے۔ کا حوالہ دیتے ہیں "اندرونی جلد۔tagصفحہ 42 پر حوالہ۔ آغاز کے وقت کے بارے میں تفصیلات کے ل.

واچ ڈاگ ٹائمر

اگر ایپلی کیشن میں واچ ڈاگ ٹائمر کی ضرورت نہیں ہے تو ، اس ماڈیول کو بند کردیا جانا چاہئے۔ اگر واچ ڈاگ ٹائمر اہل ہے تو ، یہ تمام نیند کے طریقوں میں قابل ہوجائے گا ، اور اس وجہ سے ، ہمیشہ بجلی کا استعمال کریں۔ گہری نیند کے طریقوں میں ، یہ موجودہ موجودہ استعمال میں اہم کردار ادا کرے گا۔ کا حوالہ دیتے ہیں صفحہ on 42 پر "واچ ڈاگ ٹائمر" واچ ڈاگ ٹائمر کو تشکیل دینے کے طریقے کے بارے میں تفصیلات کے لئے۔

پورٹ پن

سلیپ موڈ میں داخل ہونے پر، تمام پورٹ پنوں کو کم سے کم پاور استعمال کرنے کے لیے ترتیب دیا جانا چاہیے۔ اس کے بعد سب سے اہم بات یہ یقینی بنانا ہے کہ کوئی پن مزاحمتی بوجھ نہ چلائے۔ سلیپ موڈز میں جہاں I/O کلاک (clkI/O) اور ADC کلاک (clkADC) دونوں کو روک دیا جاتا ہے، ڈیوائس کے ان پٹ بفرز کو غیر فعال کر دیا جائے گا۔ یہ اس بات کو یقینی بناتا ہے کہ کوئی بجلی استعمال نہیں ہوتی ہے۔

جب ضرورت نہ ہو تو ان پٹ منطق کے ذریعہ۔ کچھ معاملات میں ، جاگ اٹھنے کے حالات کا پتہ لگانے کے لئے ان پٹ منطق کی ضرورت ہوتی ہے ، اور

اس کے بعد یہ قابل ہوجائے گا۔ سیکشن کا حوالہ دیں صفحہ 57 پر "ڈیجیٹل ان پٹ کو قابل بنائیں اور نیند کی حالتیں" تفصیلات کے لیے کن پنوں کو فعال کیا گیا ہے۔ اگر ان پٹ بفر فعال ہے اور ان پٹ سگنل تیرتا رہتا ہے یا VCC/2 کے قریب ایک اینالاگ سگنل لیول رکھتا ہے، تو ان پٹ بفر ضرورت سے زیادہ پاور استعمال کرے گا۔

اینالاگ ان پٹ پنوں کے لیے، ڈیجیٹل ان پٹ بفر ہر وقت غیر فعال ہونا چاہیے۔ ان پٹ پن پر VCC/2 کے قریب ایک اینالاگ سگنل لیول فعال موڈ میں بھی اہم کرنٹ کا سبب بن سکتا ہے۔ ڈیجیٹل ان پٹ بفرز کو ڈیجیٹل ان پٹ ڈس ایبل رجسٹر (DIDR0) پر لکھ کر غیر فعال کیا جا سکتا ہے۔ کا حوالہ دیتے ہیں صفحہ 0 پر "DIDR0 - ڈیجیٹل ان پٹ غیر فعال رجسٹر 121" تفصیلات کے لیے

تفصیل درج کریں

ایم سی یو سی آر - ایم سی یو کنٹرول رجسٹر

ایم سی یو کنٹرول رجسٹر میں پاور مینجمنٹ کے ل control کنٹرول بٹس شامل ہیں۔

بٹ	7	6	5	4	3	2	1	0
0x35	BODS	پی یو ڈی	SE	ایس ایم 1	ایس ایم 0	BODSE	ISC01	ISC00	ایم سی یو سی آر
پڑھیں/لکھیں۔	R	R/W	R/W	R/W	R/W	R	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

بٹ 7 - باڈس: بی او ڈی نیند

BOD غیر فعال فعالیت صرف کچھ آلات میں دستیاب ہے۔ دیکھیں صفحہ on 36 پر "حدود".

نیند کے دوران BOD کو غیر فعال کرنے کے لئے (دیکھیں صفحہ 7 پر ٹیبل 1-34) منطق کے لئے BODS بٹ لکھا جانا چاہئے۔ اس کو ایم سی یو سی آر میں ایک وقتی ترتیب اور قابل بٹ ، باڈ ایس ای ایس کے ذریعہ کنٹرول کیا جاتا ہے۔ پہلے ، دونوں BODS اور BODSE کو ایک پر مقرر کرنا چاہئے۔ دوسرا ، چار گھڑی کے چکروں میں ، BODS کو ایک پر مقرر کرنا ہوگا اور BODSE کو صفر پر سیٹ کرنا ہوگا۔ BODS بٹ اس کے سیٹ ہونے کے بعد تین گھڑی سائیکلوں میں سرگرم ہوتا ہے۔ نیند کی ہدایت کو عملی جامہ پہنایا جانا چاہئے جب کہ نیند کی اصل حالت میں BOD کو آف کرنے کیلئے BODS فعال ہوں۔ بوڈس بٹ تین گھڑی کے چکر کے بعد خود بخود صاف ہوجاتا ہے۔

ایسے آلات میں جہاں سلیپنگ بی او ڈی کو نافذ نہیں کیا گیا ہے یہ تھوڑا سا غیر استعمال شدہ ہے اور ہمیشہ صفر پڑھے گا۔

بٹ 5 - SE: نیند کے قابل بنائیں

SLEEP ہدایات پر عمل درآمد ہونے پر MCU کو سلیپ موڈ میں داخل کرنے کے لیے SE بٹ کو منطق میں لکھا جانا چاہیے۔ ایم سی یو کے سلیپ موڈ میں داخل ہونے سے بچنے کے لیے جب تک کہ یہ پروگرامر کا مقصد نہ ہو، یہ تجویز کی جاتی ہے کہ سلیپ انسٹرکشن کے نفاذ سے ٹھیک پہلے Sleep Enable (SE) بٹ کو ایک پر لکھیں اور جاگنے کے فوراً بعد اسے صاف کریں۔

بٹس 4: 3 - ایس ایم [1: 0]: نیند موڈ بٹس 1 اور 0 کو منتخب کریں

جیسا کہ دکھایا گیا ہے ، یہ تینوں دستیاب نیند کے طریقوں کے درمیان منتخب کرتے ہیں جدول 7-2.

جدول 7-2۔ سلیپ موڈ سلیکٹ کریں۔

ایس ایم 1	ایس ایم 0	سلیپ موڈ
0	0	بیکار
0	1	اے ڈی سی شور کمی
1	0	بجلی نیچے
1	1	محفوظ

بٹ 2 - BODSE: BOD نیند کو اہل بنائیں

BOD غیر فعال فعالیت صرف کچھ آلات میں دستیاب ہے۔ دیکھیں صفحہ on 36 پر "حدود".

BODSE بٹ BODS کنٹرول بٹ کی ترتیب کو قابل بناتا ہے ، جیسا کہ BODS بٹ کی تفصیل پر واضح کیا گیا ہے۔ بی او ڈی ڈس ایبل کو ایک وقتی ترتیب کے ذریعہ ٹرول کیا جاتا ہے۔

یہ تھوڑا سا ان ڈیوائسز میں غیر استعمال شدہ ہے جہاں BOD Disable سافٹ ویئر لاگو نہیں ہوا ہے اور وہ ان آلات میں صفر کی طرح پڑھے گا۔

PRR - بجلی کی کمی رجسٹر

بجلی کی کمی میں رجسٹر بجلی کی کھپت کو کم کرنے کا ایک طریقہ فراہم کرتا ہے جس سے گھریلو گھریلو اشخاص کو غیر فعال کیا جاسکتا ہے۔

بٹ	7	6	5	4	3	2	1	0
0x20	–	–	–	–	PRTIM1۔	PRTIM0۔	PRUSI	پی آر اے ڈی سی	پی آر آر
پڑھیں/لکھیں۔	R	R	R	R	R/W	R/W	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

بٹس 7: 4 - Res: محفوظ شدہ بٹس

یہ بٹس اے ٹی ٹینی 25/45/85 میں محفوظ بٹس ہیں اور ہمیشہ صفر کے طور پر پڑھیں گے۔

بٹ 3 - PRTIM1: بجلی میں کمی ٹائمر / کاؤنٹر 1

اس حد تک ایک منطق لکھنے سے ٹائمر / کاؤنٹر 1 ماڈیول بند ہوجاتا ہے۔ جب ٹائمر / کاؤنٹر 1 کو فعال کیا جاتا ہے ، تو آپریشن بند ہونے سے پہلے ہی جاری رہے گا۔

بٹ 2 - PRTIM0: بجلی میں کمی ٹائمر / کاؤنٹر 0

اس حد تک ایک منطق لکھنے سے ٹائمر / کاؤنٹر 0 ماڈیول بند ہوجاتا ہے۔ جب ٹائمر / کاؤنٹر 0 کو فعال کیا جاتا ہے ، تو آپریشن بند ہونے سے پہلے ہی جاری رہے گا۔

بٹ 1 - پرسی: بجلی میں کمی USI

اس حد تک ایک منطق لکھنے سے ماڈیول کی گھڑی روک کر یو ایس آئی کا عمل دخل ہوجاتا ہے۔ یو ایس آئی کو دوبارہ بیدار کرنے پر ، مناسب آپریشن کو یقینی بنانے کے لئے یو ایس آئی کو دوبارہ شروع کرنا چاہئے۔

بٹ 0 - PRADC: بجلی میں کمی ADC

اس پر تھوڑا سا منطق لکھنا ADC کو ختم کردیتا ہے۔ اے ڈی سی کو بند کرنے سے پہلے غیر فعال کرنا ہوگا۔ نوٹ کریں کہ اے ڈی سی گھڑی بھی ینالاگ موازنہ کے کچھ حصوں کے ذریعہ استعمال ہوتی ہے ، جس کا مطلب ہے کہ جب یہ تھوڑا سا زیادہ ہو تو ینالاگ موازنہ استعمال نہیں کیا جاسکتا ہے۔

سسٹم کنٹرول اور ری سیٹ کریں

اے وی آر کو دوبارہ ترتیب دینا

ری سیٹ کے دوران ، تمام I / O رجسٹر اپنی ابتدائی اقدار پر سیٹ کردیئے جاتے ہیں ، اور پروگرام ری سیٹ ویکٹر سے عملدرآمد شروع ہوتا ہے۔ ری سیٹ ویکٹر میں دی گئی ہدایات RJMP - متعلقہ جمپ - ری سیٹ ہینڈلنگ روٹین کے لئے ہدایت ہونا ضروری ہے۔ اگر پروگرام کبھی بھی مداخلت کرنے والا ذریعہ قابل نہیں بناتا ہے ، تو مداخلت کرنے والے ویکٹر استعمال نہیں کیے جاتے ہیں ، اور ان مقامات پر باقاعدہ پروگرام کوڈ لگایا جاسکتا ہے۔ میں سرکٹ آریھ شکل 8-1 دوبارہ منطق کو ظاہر کرتا ہے۔ ری سیٹ سرکٹری کے الیکٹریکل پیرامیٹرز میں دیئے گئے ہیں صفحہ 165 پر "سسٹم اور ری سیٹ کی خصوصیات".

شکل 8-1 منطق کو دوبارہ ترتیب دیں۔

اے وی آر کی I / O بندرگاہیں فوری طور پر ان کی ابتدائی حالت میں ری سیٹ ہوجاتی ہیں جب دوبارہ ترتیب دینے والا ذریعہ فعال ہوجاتا ہے۔ اس کیلئے گھڑی کے کسی ماخذ کے چلنے کی ضرورت نہیں ہے۔

تمام ری سیٹ ذرائع کے غیر فعال ہوجانے کے بعد ، اندرونی ری سیٹ کو بڑھاتے ہوئے ، تاخیر کاؤنٹر طلب کیا جاتا ہے۔ اس سے معمول کی کارروائی شروع ہونے سے قبل طاقت مستحکم سطح تک پہنچ سکتی ہے۔ صارف کے ذریعہ تاخیر کاؤنٹر کی ٹائم آؤٹ میعاد SUT اور CKSEL فیوز کے ذریعے بیان کی گئی ہے۔ تاخیر کی مدت کے لئے مختلف انتخاب پیش کیے گئے ہیں “گھڑی صفحہ 25 پر ذرائع ”.

ذرائع کو دوبارہ ترتیب دیں

اے ٹی ٹینی 25/45/85 میں ری سیٹ کے چار ذرائع ہیں:

پاور آن ری سیٹ۔ MCU ری سیٹ ہے جب سپلائی والیوم۔tage پاور آن ری سیٹ تھریشولڈ (VPOT) سے نیچے ہے۔

بیرونی بحالی ایم سی یو کو دوبارہ ترتیب دیا جاتا ہے جب کم درجے کی نبض کی لمبائی سے زیادہ وقت کے لئے RESET پن پر ایک نچلی سطح موجود ہوتی ہے۔

واچ ڈاگ ری سیٹ کریں۔ جب واچ ڈاگ ٹائمر کی میعاد ختم ہو جاتی ہے اور واچ ڈاگ کو فعال کیا جاتا ہے تو ایم سی یو کو دوبارہ ترتیب دیا جاتا ہے۔

براؤن آؤٹ ری سیٹ۔ MCU ری سیٹ ہے جب سپلائی والیوم۔tage VCC براؤن آؤٹ ری سیٹ تھریشولڈ (VBOT) سے نیچے ہے اور براؤن آؤٹ ڈیٹیکٹر فعال ہے۔

پاور آن ری سیٹ کریں

پاور آن ری سیٹ (POR) پلس آن چپ سراغ لگانے والے سرکٹ کے ذریعہ تیار کی جاتی ہے۔ پتہ لگانے کی سطح میں تعریف کی گئی ہے “سیس- صفحہ 165 پر ٹییم اور خصوصیات کو دوبارہ ترتیب دیں. POR کو چالو کیا جاتا ہے جب بھی VCC پتہ لگانے کی سطح سے نیچے ہوتا ہے۔ POR سرکٹ کو اسٹارٹ اپ ری سیٹ کو متحرک کرنے کے ساتھ ساتھ سپلائی والیوم میں ناکامی کا پتہ لگانے کے لیے استعمال کیا جا سکتا ہے۔tage.

پاور آن ری سیٹ (POR) سرکٹ اس بات کو یقینی بناتا ہے کہ آلہ پاور آن سے ری سیٹ ہو۔ پاور آن ری سیٹ دہلیز والیوم تک پہنچنا۔tage تاخیری کاؤنٹر کو طلب کرتا ہے، جو اس بات کا تعین کرتا ہے کہ VCC بڑھنے کے بعد ڈیوائس کو کتنی دیر تک RESET میں رکھا جاتا ہے۔ RESET سگنل دوبارہ چالو ہو جاتا ہے، بغیر کسی تاخیر کے، جب VCC پتہ لگانے کی سطح سے کم ہو جاتا ہے۔

شکل 8-2۔ MCU اسٹارٹ اپ، VCC سے منسلک ری سیٹ

اندرونی ری سیٹ

شکل 8-3۔ MCU اسٹارٹ اپ، ری سیٹ بیرونی طور پر توسیع کی گئی۔

بیرونی بحالی

اگر قابل بنایا گیا ہے تو RESET پن پر ایک نچلی سطح کے ذریعہ ایک بیرونی ری سیٹ تیار ہوتا ہے۔ دالیں کم سے کم پلس چوڑائی سے زیادہ ری سیٹ کریں (دیکھیں صفحہ 165 پر "سسٹم اور ری سیٹ کی خصوصیات") ایک ری سیٹ تیار کرے گا ، یہاں تک کہ اگر گھڑی نہیں چل رہی ہے۔ چھوٹی دالیں دوبارہ ترتیب دینے کی ضمانت نہیں ہیں۔ جب اپلائیڈ سگنل ری سیٹ تھریشولڈ والیوم تک پہنچ جاتا ہے۔tage – VRST – اپنے مثبت کنارے پر، ٹائم آؤٹ پیریڈ ختم ہونے کے بعد ڈیلے کاؤنٹر MCU شروع کرتا ہے۔

شکل 8-4۔ آپریشن کے دوران بیرونی ری سیٹ

بھوری آؤٹ کھوج

ATtiny25/45/85 میں ایک آن چپ براؤن آؤٹ ڈیٹیکشن (BOD) سرکٹ ہے جو آپریشن کے دوران VCC کی سطح کو ایک مقررہ ٹرگر لیول سے موازنہ کرکے اس کی نگرانی کرتا ہے۔ BOD کے لیے ٹرگر لیول کو BODLEVEL فیوز کے ذریعے منتخب کیا جا سکتا ہے۔ اسپائک فری براؤن آؤٹ ڈٹیکشن کو یقینی بنانے کے لیے ٹرگر لیول میں ہسٹریسس ہوتا ہے۔ پتہ لگانے کی سطح پر ہسٹریسس کو VBOT+ = VBOT + VHYST/2 اور VBOT- = VBOT - VHYST/2 سے تعبیر کیا جانا چاہئے۔

جب BOD فعال ہوجاتا ہے، اور VCC ٹرگر لیول سے نیچے کی قدر تک کم ہوجاتا ہے (VBOT- میں شکل 8-5)، براؤن آؤٹ ری سیٹ فوری طور پر چالو ہوجاتا ہے۔ جب VCC ٹرگر لیول سے اوپر بڑھتا ہے (VBOT+ in شکل 8-5)، ٹائم آؤٹ پیریڈ tTOUT ختم ہونے کے بعد تاخیر کاونٹر MCU شروع کرتا ہے۔

BOD سرکٹ صرف VCC میں کمی کا پتہ لگائے گا اگر والیومtage دیے گئے tBOD سے زیادہ دیر تک محرک کی سطح سے نیچے رہتا ہے۔ صفحہ 165 پر "سسٹم اور ری سیٹ کی خصوصیات".

واچ ڈاگ ری سیٹ کریں

جب واچ ڈاگ کا وقت ختم ہو جائے گا، تو یہ ایک سی کے سائیکل کی مدت کی ایک مختصر ری سیٹ پلس تیار کرے گا۔ اس نبض کے گرتے ہوئے کنارے پر، تاخیر کا ٹائمر ٹائم آؤٹ پیریڈ tTOUT گننا شروع کر دیتا ہے۔ کا حوالہ دیتے ہیں صفحہ on 42 پر "واچ ڈاگ ٹائمر" واچ ڈاگ ٹائمر کے آپریشن سے متعلق تفصیلات کے لئے۔

والیومtagای حوالہ سگنلز اور اسٹارٹ اپ ٹائم کو فعال کریں۔

جلدtagای حوالہ کا آغاز کا وقت ہوتا ہے جو اس کے استعمال کے طریقے کو متاثر کرسکتا ہے۔ اسٹارٹ اپ ٹائم دیا گیا ہے۔ صفحہ 165 پر "سسٹم اور ری سیٹ کی خصوصیات". بجلی بچانے کے ل the ، حوالہ ہمیشہ آن نہیں کیا جاتا ہے۔ مندرجہ ذیل حالات کے دوران رد عمل جاری ہے:

جب BOD فعال ہوجائے (BODLEVEL پر پروگرام کرکے [2: 0] فیوز بٹس)۔

جب بینڈ گیپ حوالہ ینالاگ موازنہ (ACSG میں ACBG بٹ ترتیب دے کر) سے منسلک ہوتا ہے۔

جب اے ڈی سی اہل ہوجاتا ہے۔

لہذا ، جب BOD فعال نہیں ہوتا ہے ، ACBG بٹ کو ترتیب دینے یا ADC کو چالو کرنے کے بعد ، صارف کو ہمیشہ اینالاگ موازنہ کنندہ یا ADC سے آؤٹ پٹ استعمال کرنے سے پہلے حوالہ شروع کرنے کی اجازت دینی چاہئے۔ پاور ڈاون موڈ میں پاور کنپریشن کو کم کرنے کے لئے ، صارف مندرجہ بالا تین شرائط سے بچ سکتا ہے تاکہ یہ یقینی بنایا جاسکے کہ پاور ڈاون موڈ میں داخل ہونے سے پہلے ریفرنس آف ہے۔

واچ ڈاگ ٹائمر

واچ ڈاگ ٹائمر آن چپ آسلیٹر سے گھرا ہوا ہے جو 128 کلو ہرٹز پر چلتا ہے۔ واچ ڈاگ ٹائمر پریسکلر کو کنٹرول کرکے ، واچ ڈاگ ری سیٹ وقفہ ایڈجسٹ کیا جاسکتا ہے جیسا کہ دکھایا گیا ہے صفحہ 8 پر ٹیبل 3-46. ڈبلیو ڈی آر - واچ ڈاگ ری سیٹ - ہدایات واچ ڈاگ ٹائمر کو دوبارہ مرتب کرتی ہے۔ واچ ڈاگ ٹائمر بھی دوبارہ فعال ہوجاتا ہے جب یہ غیر فعال ہوجاتا ہے اور جب کوئی چپ ری سیٹ ہوتا ہے۔ ری سیٹ کی مدت کا تعی toن کرنے کے لئے دس مختلف گھڑی سائیکل دورانیہ منتخب کیے جاسکتے ہیں۔ اگر ری سیٹ کی میعاد کسی اور واچ ڈاگ ری سیٹ کے بغیر ختم ہو جاتی ہے تو ، ATtiny25 / 45/85 دوبارہ سیٹ کریں اور ری سیٹ کریں ویکٹر سے پھانسی دیں۔ واچ ڈاگ ری سیٹ پر وقت کی تفصیلات کے ل refer دیکھیں صفحہ 8 پر ٹیبل 3-46.

واچ ڈاگ ٹائمر کو دوبارہ ترتیب دینے کی بجائے مداخلت پیدا کرنے کے ل. بھی مرتب کیا جاسکتا ہے۔ جب پاور ڈاون سے اٹھنے کے لئے واچ ڈاگ کا استعمال کریں تو یہ بہت مددگار ثابت ہوسکتا ہے۔

واچ ڈاگ کو غیر ارادی طور پر غیر فعال کرنے یا ٹائم آؤٹ پیریڈ کی غیر ارادتا change تبدیلی کو روکنے کے لئے ، دو مختلف حفاظتی سطحوں کو فیوز ڈبلیو ڈی ٹیون نے منتخب کیا ہے جیسا کہ دکھایا گیا ہے جدول 8-1 سے رجوع کریں۔ "تبدیلی کو تبدیل کرنے کے لئے وقتی ترتیب صفحہ 43 پر واچ ڈاگ ٹائمر کی علامت تفصیلات کے لیے

جدول 8-1۔ WDTON کی فیوز سیٹنگز کے فنکشن کے طور پر WDT کنفیگریشن

ڈبلیو ڈی ٹی او این	سیفٹی لیول	ڈبلیو ڈی ٹی ابتدائی ریاست	ڈبلیو ڈی ٹی کو غیر فعال کرنے کا طریقہ	وقت کو تبدیل کرنے کا طریقہ
غیر پروگرام	1	معذور	وقت کی ترتیب	کوئی پابندی نہیں۔
پروگرام شدہ	2	فعال	ہمیشہ فعال	وقت کی ترتیب

شکل 8-7۔ واچ ڈاگ ٹائمر

واچ ڈاگ ٹائمر کی تشکیل تبدیل کرنے کے لئے وقتی ترتیب

ترتیب تبدیل کرنے کا ترتیب دو حفاظتی سطحوں کے مابین تھوڑا سا مختلف ہے۔ ہر سطح کے لئے الگ الگ طریقہ کار بیان کیا جاتا ہے۔

سیفٹی لیول 1: اس موڈ میں، واچ ڈاگ ٹائمر ابتدائی طور پر غیر فعال ہے، لیکن بغیر کسی پابندی کے WDE بٹ کو ایک پر لکھ کر اسے فعال کیا جا سکتا ہے۔ ایک فعال واچ ڈاگ ٹائمر کو غیر فعال کرتے وقت ایک مقررہ ترتیب کی ضرورت ہوتی ہے۔ ایک فعال واچ ڈاگ ٹائمر کو غیر فعال کرنے کے لیے، درج ذیل طریقہ کار پر عمل کرنا ضروری ہے:

اسی آپریشن میں ، ڈبلیو ڈی سی ای اور ڈبلیو ڈی ای کو ایک منطق لکھیں۔ ڈبلیو ڈی ای بٹ کی پچھلی قیمت سے کم کے لحاظ سے ، ایک منطق ڈبلیو ڈی ای کو لکھنا چاہئے۔

اگلے چار گھڑیوں کے چکروں میں ، اسی آپریشن میں ، ڈبلیو ڈی ڈی ای اور ڈبلیو ڈی پی بٹس کو جس طرح چاہیں لکھیں ، لیکن ڈبلیو ڈی سی ای بٹ صاف ہونے کے ساتھ۔

سیفٹی لیول 2: اس موڈ میں، واچ ڈاگ ٹائمر ہمیشہ فعال ہوتا ہے، اور WDE بٹ ہمیشہ ایک کے طور پر پڑھا جائے گا۔ واچ ڈاگ ٹائم آؤٹ پیریڈ کو تبدیل کرتے وقت ایک مقررہ ترتیب کی ضرورت ہوتی ہے۔ واچ ڈاگ ٹائم آؤٹ کو تبدیل کرنے کے لیے، درج ذیل طریقہ کار پر عمل کرنا ضروری ہے:

اسی آپریشن میں ، ڈبلیو ڈی سی ای اور ڈبلیو ڈی ای کو ایک منطقی لکھیں۔ اگرچہ ڈبلیو ڈبلیو ای ہمیشہ قائم رہتا ہے ، وقت کی ترتیب کو شروع کرنے کے لئے ڈبلیو ڈی ای کو ایک لکھا جانا چاہئے۔

اگلے چار گھڑیوں کے چکروں میں ، اسی آپریشن میں ، WDP بٹس کو مطلوبہ تحریر کریں ، لیکن WDCE بٹ صاف ہونے کے ساتھ۔ ڈبلیو ڈی ای بٹ پر لکھی گئی قدر غیر متعلقہ ہے۔

کوڈ سابقample

مندرجہ ذیل کوڈ سابق۔ampڈبلیو ڈی ٹی کو آف کرنے کے لیے ایک اسمبلی اور ایک سی فنکشن دکھاتا ہے۔ سابقample فرض کرتا ہے کہ مداخلتوں کو کنٹرول کیا جاتا ہے (مثال کے طور پر، عالمی سطح پر رکاوٹوں کو غیر فعال کرکے) تاکہ ان افعال کے نفاذ کے دوران کوئی مداخلت نہ ہو۔

اسمبلی کوڈ سابقample(1)

WDT_off:

wdr

؛ MCUSR میں WDRF صاف کریں

ldi r16, (0<

باہر MCUSR، r16

؛ ڈبلیو ڈی سی ای اور ڈبلیو ڈی ای کو منطقی لکھیں

؛ غیر ارادی واچ ڈاگ ری سیٹ کو روکنے کے لئے پرانی نسخہ ساز ترتیب رکھیں

R16 میں، WDTCR

ori r16، (1<

باہر WDTCR، r16

؛ ڈبلیو ڈی ٹی کو بند کردیں

ldi r16, (0<

باہر WDTCR، r16

ret

سی کوڈ سابقample(1)

void WDT_off(باطل)

{

_ ڈبلیو ڈی آر ()؛

/* MCUSR میں WDRF صاف کریں */ MCUSR = 0x00

/* WDCE اور WDE پر منطقی ایک لکھیں */ WDTCR |= (1<

/ * WDT کو بند کریں * / WDTCR = 0x00؛

}

نوٹ: 1. دیکھیں "کوڈ سابقamples "صفحہ 6 پر۔.

تفصیل درج کریں

ایم سی یو ایس آر - ایم سی یو اسٹیٹس رجسٹر

ایم سی یو کی حیثیت کا اندراج معلومات فراہم کرتا ہے جس کے ذریعہ دوبارہ سیٹ کرنے والا ذریعہ ایک ایم سی یو ری سیٹ کرنے کا سبب بنتا ہے۔

بٹ	7	6	5	4	3	2	1	0
0x34	–	–	–	–	ڈبلیو ڈی آر ایف	بی آر ایف	ایکسٹرف	پورف	ایم سی یو ایس آر
پڑھیں/لکھیں۔	R	R	R	R	R/W	R/W	R/W	R/W

ابتدائی قیمت 0 0 0 0 بٹ کی تفصیل دیکھیں

بٹس 7: 4 - Res: محفوظ شدہ بٹس

یہ بٹس اے ٹی ٹینی 25/45/85 میں محفوظ بٹس ہیں اور ہمیشہ صفر کے طور پر پڑھیں گے۔

بٹ 3 - WDRF: واچ ڈاگ ری سیٹ کریں پرچم

یہ تھوڑا سا سیٹ کیا گیا ہے اگر واچ ڈاگ ری سیٹ ہوتا ہے۔ تھوڑا سا ایک پاور آن ری سیٹ کے ذریعہ ، یا پرچم پر ایک منطق صفر لکھ کر ری سیٹ کیا جاتا ہے۔

بٹ 2 - BORF: براؤن آؤٹ ری سیٹ پرچم

اگر تھوڑا براؤن آؤٹ ری سیٹ ہوتا ہے تو یہ تھوڑا سا سیٹ کیا جاتا ہے۔ تھوڑا سا ایک پاور آن ری سیٹ کے ذریعہ ، یا پرچم پر ایک منطق صفر لکھ کر ری سیٹ کیا جاتا ہے۔

بٹ 1 - ایکسٹراف: بیرونی ری سیٹ پرچم

اگر یہ بیرونی ری سیٹ ہوتا ہے تو یہ تھوڑا سا سیٹ کیا جاتا ہے۔ تھوڑا سا ایک پاور آن ری سیٹ کے ذریعہ ، یا پرچم پر ایک منطق صفر لکھ کر ری سیٹ کیا جاتا ہے۔

بٹ 0 - PORF: پاور آن ری سیٹ پرچم

یہ تھوڑا سا سیٹ کیا گیا ہے اگر پاور آن ری سیٹ ہوتا ہے۔ بٹ صرف پرچم پر ایک منطق صفر لکھ کر دوبارہ ترتیب دیا جاتا ہے۔

دوبارہ ترتیب دینے والی حالت کی نشاندہی کرنے کے لئے ری سیٹ جھنڈوں کا استعمال کرنے کے ل the ، صارف کو پروگرام میں جتنی جلدی ممکن ہو MCUSR کو پڑھنا چاہئے اور پھر اسے ری سیٹ کرنا چاہئے۔ اگر دوسرا ری سیٹ ہونے سے پہلے رجسٹر کلیئر ہوجاتا ہے تو ، ری سیٹ کے منبع کو ری سیٹ کریں والے جھنڈوں کی جانچ کرکے معلوم کیا جاسکتا ہے۔

ڈبلیو ڈی ٹی سی آر - واچ ڈاگ ٹائمر کنٹرول رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x21	ڈبلیو ڈی آئی ایف	ڈبلیو ڈی آئی ای	ڈبلیو ڈی پی 3	ڈبلیو ڈی سی ای	ڈبلیو ڈی ای	ڈبلیو ڈی پی 2	ڈبلیو ڈی پی 1	ڈبلیو ڈی پی 0	ڈبلیو ڈی ٹی سی آر
پڑھیں/لکھیں۔	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	0	0	0	0	X	0	0	0

بٹ 7 - WDIF: واچ ڈاگ ٹائم آؤٹ مداخلت والا جھنڈا

یہ بٹ تب سیٹ ہوتا ہے جب واچ ڈاگ ٹائمر میں ٹائم آؤٹ ہوتا ہے اور واچ ڈاگ ٹائمر کو رکاوٹ کے لئے تشکیل دیا جاتا ہے۔ متعلقہ رکاوٹ ہینڈلنگ ویکٹر کو چلانے کے دوران WDIF ہارڈ ویئر کے ذریعہ صاف کیا جاتا ہے۔ متبادل کے طور پر ، WDIF پرچم پر ایک منطق لکھ کر کلیئر ہوجاتا ہے۔ جب I-بٹ ان SREG اور WDIE سیٹ ہوجاتے ہیں تو ، واچ ڈاگ ٹائم آؤٹ انٹرپریٹ کو عمل میں لایا جاتا ہے۔

بٹ 6 - WDIE: واچ ڈاگ ٹائم آؤٹ رکاوٹ کو فعال کریں

جب یہ بٹ ایک پر لکھا جاتا ہے تو ، ڈبلیو ڈی ای کلیئر ہوجاتا ہے ، اور اسٹیٹس رجسٹر میں آئی بٹ سیٹ ہوجاتا ہے ، تب واچ ڈاگ ٹائم آؤٹ انٹرپریٹ قابل ہوجاتا ہے۔ اگر اس وقت واچ ڈاگ ٹائمر میں ٹائم آؤٹ ہوتا ہے تو اس موڈ میں متعلقہ رکاوٹ کو ری سیٹ کے بجائے پھانسی دے دی جاتی ہے۔

اگر ڈبلیو ڈی ای سیٹ ہے تو ، ٹائم آؤٹ ہونے پر ڈبلیو ڈی ڈی آئی خود بخود ہارڈ ویئر کے ذریعہ صاف ہوجاتا ہے۔ یہ رکاوٹ کا استعمال کرتے ہوئے واچ ڈاگ ری سیٹ سیکیورٹی کو برقرار رکھنے کے لئے مفید ہے۔ WDIE بٹ کو صاف کرنے کے بعد ، اگلی بار آؤٹ دوبارہ ترتیب دیں گے۔ واچ ڈاگ ری سیٹ سے بچنے کے ل W ، ہر رکاوٹ کے بعد ڈبلیو ڈی آئ آئ ترتیب دینا چاہئے۔

جدول 8-2۔ واچ ڈاگ ٹائمر کنفیگریشن

ڈبلیو ڈی ای	ڈبلیو ڈی آئی ای	واچ ڈاگ ٹائمر ریاست	ٹائم آؤٹ پر ایکشن
0	0	رک گیا۔	کوئی نہیں۔
0	1	چل رہا ہے۔	خلل ڈالنا
1	0	چل رہا ہے۔	دوبارہ ترتیب دیں۔
1	1	چل رہا ہے۔	خلل ڈالنا

بٹ 4 - ڈبلیو ڈی سی ای: واچ ڈاگ چینج کو قابل بنائیں

جب ڈبلیو ڈبلیو ای بٹ کو منطق صفر پر لکھا جائے تو اس بٹ کو سیٹ کرنا ہوگا۔ بصورت دیگر ، واچ ڈاگ غیر فعال نہیں ہوگا۔ ایک بار ایک پر لکھنے کے بعد ، ہارڈ ویئر چار گھڑی کے چکر کے بعد اس قدرے صاف ہوجائے گا۔ واچ ڈاگ کو غیر فعال کرنے کے طریقہ کار کے لئے ڈبلیوڈ ای ڈی بٹ کی تفصیل سے رجوع کریں۔ نسخہ سازی کے بٹس کو تبدیل کرتے وقت یہ بٹ بھی سیٹ کرنا ہوگا۔ دیکھیں "وقتی ترتیب صفحہ 43 پر واچ ڈاگ ٹائمر کی تشکیل تبدیل کرنے کے لئے.

بٹ 3 - ڈبلیو ڈی ای: واچ ڈاگ قابل بنائیں

جب ڈبلیو ڈی ای کو لاجک ون پر لکھا جاتا ہے تو ، واچ ڈاگ ٹائمر قابل ہوجاتا ہے ، اور اگر ڈبلیو ڈی ای کو منطق صفر پر لکھا جاتا ہے تو ، واچ ڈاگ ٹائمر فنکشن غیر فعال ہوجاتا ہے۔ ڈبلیو ڈی ای کو صرف تب ہی صاف کیا جاسکتا ہے جب ڈبلیو ڈی سی ای بٹ میں منطق کی سطح ایک ہو۔ کسی قابل واچ ڈاگ ٹائمر کو غیر فعال کرنے کے لئے ، درج ذیل طریقہ کار پر عمل کرنا چاہئے:

اسی آپریشن میں ، ڈبلیو ڈی سی ای اور ڈبلیو ڈی ای کو ایک منطق لکھیں۔ ایک منطق WW پر لکھا جانا چاہئے اگرچہ یہ غیر فعال آپریشن شروع ہونے سے پہلے ایک پر سیٹ ہو۔

اگلے چار گھڑیوں کے چکروں میں ، WDE پر 0 منطق لکھیں۔ یہ واچ ڈاگ کو غیر فعال کرتا ہے۔

حفاظت کی سطح 2 میں ، واچ ڈاگ ٹائمر کو غیر فعال کرنا ممکن نہیں ہے ، یہاں تک کہ مذکورہ الگورتھم کے ساتھ بھی۔ دیکھیں صفحہ on 43 پر "واچ ڈاگ ٹائمر کی تشکیل میں تبدیلی کے ل Time وقتی ترتیب".

حفاظت کی سطح 1 میں ، WC کو MCUSR میں WDRF کے ذریعہ زیر کیا جاتا ہے۔ دیکھیں صفحہ 44 پر "ایم سی یو ایس آر - ایم سی یو اسٹیٹس رجسٹر" WDRF کی وضاحت کے لئے. اس کا مطلب یہ ہے کہ جب WDRF مرتب ہوتا ہے تو WDE ہمیشہ سیٹ ہوتا ہے۔ ڈبلیو ڈی ای کو صاف کرنے کے لئے ، ڈبلیو ڈی آر ایف کو اوپر بیان کردہ طریقہ کار کے ساتھ واچ ڈاگ کو غیر فعال کرنے سے پہلے صاف کرنا ضروری ہے۔ یہ خصوصیت ناکامی کے سبب پیدا ہونے والی شرائط کے دوران متعدد دوبارہ سیٹوں اور ناکامی کے بعد محفوظ آغاز کو یقینی بناتی ہے۔

نوٹ: اگر واچ ڈاگ ٹائمر ایپلی کیشن میں استعمال نہیں کیا جا رہا ہے، تو آلہ کی شروعات میں واچ ڈاگ کو غیر فعال کرنے کے طریقہ کار سے گزرنا ضروری ہے۔ اگر واچ ڈاگ غلطی سے فعال ہو گیا ہے، مثال کے طور پرampبھاگنے والے پوائنٹر یا براؤن آؤٹ کنڈیشن کے ذریعے ، ڈیوائس کو ری سیٹ کیا جائے گا ، جس کے نتیجے میں ایک نیا واچ ڈاگ ری سیٹ ہوگا۔ اس صورت حال سے بچنے کے لیے ، ایپلیکیشن سافٹ ویئر کو WDRF پرچم اور WDE کنٹرول بٹ کو ابتدائی روٹین میں ہمیشہ صاف کرنا چاہیے۔

بٹس 5 ، 2: 0 - WDP [3: 0]: واچ ڈاگ ٹائمر پریشر 3 ، 2 ، 1 ، اور 0

ڈبلیو ڈی پی پی [3: 0] بٹس واچ ڈاگ ٹائمر کو متعین کرتے ہیں جب واچ ڈاگ ٹائمر اہل ہوتا ہے۔ مختلف نسخہ کی قدریں اور ان کے متعلقہ ٹائم آؤٹ ادوار میں دکھایا گیا ہے جدول 8-3.

جدول 8-3۔ واچ ڈاگ ٹائمر پریسکل سلیکٹ

ڈبلیو ڈی پی 3	ڈبلیو ڈی پی 2	ڈبلیو ڈی پی 1	ڈبلیو ڈی پی 0	ڈبلیو ڈی ٹی آسیلیٹر سائیکلوں کی تعداد	VCC = 5.0V پر عام ٹائم آؤٹ
0	0	0	0	2K (2048) سائیکل	16 ms
0	0	0	1	4K (4096) سائیکل	32 ms
0	0	1	0	8K (8192) سائیکل	64 ms
0	0	1	1	16K (16384) سائیکل	0.125 سیکنڈ
0	1	0	0	32K (32764) سائیکل	0.25 سیکنڈ
0	1	0	1	64K (65536) سائیکل	0.5 سیکنڈ
0	1	1	0	128K (131072) سائیکل	1.0 سیکنڈ
0	1	1	1	256K (262144) سائیکل	2.0 سیکنڈ
1	0	0	0	512K (524288) سائیکل	4.0 سیکنڈ
1	0	0	1	1024K (1048576) سائیکل	8.0 سیکنڈ

جدول 8-3۔ واچ ڈاگ ٹائمر پریسکل سلیکٹ (جاری ہے)

ڈبلیو ڈی پی 3	ڈبلیو ڈی پی 2	ڈبلیو ڈی پی 1	ڈبلیو ڈی پی 0	ڈبلیو ڈی ٹی آسیلیٹر سائیکلوں کی تعداد	VCC = 5.0V پر عام ٹائم آؤٹ
1	0	1	0	محفوظ(1)
1	0	1	1
1	1	0	0
1	1	0	1
1	1	1	0
1	1	1	1

نوٹ: 1. اگر منتخب کیا جاتا ہے تو، 0b1010 کے نیچے درست ترتیبات میں سے ایک استعمال کیا جائے گا۔

رکاوٹیں

اس حصے میں مداخلت سے متعلق ہینڈلنگ کی خصوصیات کی وضاحت کی گئی ہے جیسا کہ اے ٹی نی 25/45/85 میں انجام دیا گیا ہے۔ اے وی آر میں خلل ڈالنے سے متعلق عمومی وضاحت کے لئے ، دیکھیں صفحہ 12 پر "ری سیٹ اور رکاوٹ ہینڈلنگ".

ای ٹی ٹینی 25/45/85 میں وقفہ کار ویکٹر

اے ٹی ٹینی 25/45/85 کے وقفے ویکٹر میں بیان کیا گیا ہے جدول 9-1نیچے

جدول 9-1۔ ویکٹر کو دوبارہ ترتیب دیں اور ان میں خلل ڈالیں۔

ویکٹر نمبر	پروگرام کا پتہ	ماخذ	مداخلت کی تعریف
1	0x0000	ری سیٹ کریں۔	بیرونی پن ، پاور آن ری سیٹ ، براؤن آؤٹ ری سیٹ ، واچ ڈاگ ری سیٹ
2	0x0001	INT0	بیرونی مداخلت کی درخواست 0
3	0x0002	PCINT0۔	مداخلت کی درخواست 0 تبدیل کریں
4	0x0003	ٹائمر 1_ کامپا	ٹائمر / کاؤنٹر 1 کا مقابلہ A سے کرو
5	0x0004	ٹائمر 1_ او وی ایف۔	ٹائمر / کاؤنٹر 1 اوور فلو
6	0x0005	ٹائمر 0_ او وی ایف۔	ٹائمر / کاؤنٹر 0 اوور فلو
7	0x0006	EE_RDY	EEPROM تیار ہیں
8	0x0007	ANA_COMP	ینالاگ موازنہ کرنے والا
9	0x0008	اے ڈی سی	اے ڈی سی کنورژن مکمل
10	0x0009	TIMER1_COMPB	ٹائمر / کاؤنٹر 1 کا مقابلہ کریں B
11	0x000A	ٹائمر 0_ کامپا	ٹائمر / کاؤنٹر 0 کا مقابلہ A سے کرو
12	0x000B	TIMER0_COMPB	ٹائمر / کاؤنٹر 0 کا مقابلہ کریں B
13	0x000C۔	ڈبلیو ڈی ٹی	واچ ڈاگ ٹائم آؤٹ
14	0x000D	USI_START۔	USI اسٹارٹ
15	0x000E	USI_OVF۔	یو ایس آئی اوور فلو

اگر پروگرام کبھی بھی مداخلت کرنے والا ذریعہ قابل نہیں بناتا ہے ، تو مداخلت کرنے والے ویکٹر استعمال نہیں کیے جاتے ہیں ، اور ان مقامات پر باقاعدہ پروگرام کوڈ لگایا جاسکتا ہے۔

ATtiny25/45/85 میں رکاوٹ والے ویکٹر پتوں کے لیے ایک عام اور عام سیٹ اپ پروگرام سابقہ میں دکھایا گیا ہے۔ampذیل میں.

اسمبلی کوڈ سابقample
.x 0x0000	next اگلے کا پتہ مقرر کریں	بیان
rjmp ری سیٹ	؛ پتہ 0x0000
rjmp INT0_ISR۔	؛ پتہ 0x0001
rjmp PCINT0_ISR۔	؛ پتہ 0x0002
rjmp TIM1_COMPA_ISR۔	؛ پتہ 0x0003
rjmp TIM1_OVF_ISR۔	؛ پتہ 0x0004
rjmp TIM0_OVF_ISR۔	؛ پتہ 0x0005
rjmp EE_RDY_ISR۔	؛ پتہ 0x0006
rjmp ANA_COMP_ISR۔	؛ پتہ 0x0007
rjmp ADC_ISR۔	؛ پتہ 0x0008
rjmp TIM1_COMPB_ISR۔	؛ پتہ 0x0009
rjmp TIM0_COMPA_ISR۔	؛ پتہ 0x000A
rjmp TIM0_COMPB_ISR۔	؛ پتہ 0x000B
rjmp WDT_ISR۔	؛ پتہ 0x000C
rjmp USI_START_ISR۔	؛ پتہ 0x000D
rjmp USI_OVF_ISR۔	؛ پتہ 0x000E
دوبارہ تلاش کریں:	؛ مین پروگرام شروع
	؛ پتہ 0x000F
…

نوٹ: دیکھیں "کوڈ سابقamples "صفحہ 6 پر۔.

بیرونی مداخلتیں

بیرونی مداخلت INT0 پن یا کسی بھی PCINT [5: 0] پنوں کے ذریعہ شروع ہوتی ہے۔ ملاحظہ کریں ، اگر فعال ہوجائے تو ، مداخلتیں متحرک ہوجائیں گی یہاں تک کہ اگر INT0 یا PCINT [5: 0] پنوں کو آؤٹ پٹ کے طور پر تشکیل دیا گیا ہے۔ یہ خصوصیت ایک سافٹ ویئر کو خلل پیدا کرنے کا ایک طریقہ فراہم کرتی ہے۔ اگر کوئی فعال PCINT [5: 0] پن ٹوگل کرتا ہے تو پن کی تبدیلی میں خلل پڑتا ہے PCI ٹرگر ہوجائے گا۔ پی سی ایم ایس کے رجسٹر کا قابو ہے کہ کون سے پن بدلاؤ میں مداخلت کرتے ہیں۔ پی سی آئی این ٹی [5: 0] پر پن تبدیلیوں میں خلل ڈالنے کا وقفہ وقفے سے پتہ چلا ہے۔ اس سے یہ ظاہر ہوتا ہے کہ یہ رکاوٹیں حصہ بیدار کرنے کے لئے بھی استعمال کی جاسکتی ہیں نیند کے موڈ کے علاوہ نیند کے طریقوں سے بھی۔

INT0 رکاوٹیں گرتے یا بڑھتے ہوئے کنارے یا ایک نچلی سطح سے ہوسکتی ہیں۔ یہ ترتیب دی گئی ہے جیسا کہ ایم سی یو کنٹرول رجسٹر - ایم سی یو سی آر کی تصریح میں اشارہ کیا گیا ہے۔ جب INT0 میں مداخلت کو فعال کیا جاتا ہے اور سطح کے محرک کے طور پر تشکیل دیا جاتا ہے ، تب تک جب تک پن کم رہتا ہو تو مداخلت ٹرگر ہوجائے گی۔ نوٹ کریں کہ INT0 پر گرنے یا بڑھتے ہوئے کنارے کی رکاوٹوں کو تسلیم کرنے کے لئے I / O گھڑی کی موجودگی کی ضرورت ہے ، جس میں بیان کیا گیا ہے "کلاک سسٹم اور ان کی تقسیم" جاری ہے صفحہ 23.

کم سطح کی مداخلت

INT0 پر ایک نچلی سطح کی رکاوٹ کا عدم اتفاق سے پتہ چلا ہے۔ اس سے یہ ظاہر ہوتا ہے کہ اس رکاوٹ کو حصہ بیدار کرنے کے لئے بھی استعمال کیا جاسکتا ہے نیند موڈ کے علاوہ نیند کے طریقوں سے بھی۔ I / O گھڑی کو نیند کے تمام طریقوں میں رک جاتا ہے سوائے اڈلی وضع کے۔

نوٹ کریں کہ اگر پاور-ڈاؤن سے ویک اپ کے لیے لیول ٹرگرڈ انٹرپٹ استعمال کیا جاتا ہے، تو لیول انٹرپٹ کو متحرک کرنے کے لیے MCU کے لیے ویک اپ کو مکمل کرنے کے لیے مطلوبہ لیول کو کافی دیر تک رکھا جانا چاہیے۔ اگر سٹارٹ اپ ٹائم ختم ہونے سے پہلے لیول غائب ہو جاتا ہے، MCU پھر بھی جاگ جائے گا، لیکن کوئی رکاوٹ پیدا نہیں ہو گی۔ شروع ہونے کا وقت SUT اور CKSEL فیوز کے ذریعہ بیان کیا گیا ہے جیسا کہ میں بیان کیا گیا ہے۔ صفحہ 23 پر "سسٹم گھڑی اور گھڑی کے اختیارات".

اگر آلہ اٹھنے سے پہلے انٹراپٹ پن پر کم سطح کو ہٹا دیا جاتا ہے تو پھر پروگرام پر عمل درآمد سروس کے معمولات کی طرف موڑ نہیں دیا جائے گا بلکہ سلیپ حکم کے بعد چلنے والی ہدایت سے جاری رہے گا۔

مداخلت کا وقت ختم کرنا

ایک سابقampایک پن تبدیلی کے وقفے کا وقت دکھایا گیا ہے۔ شکل 9-1.

تفصیل درج کریں

ایم سی یو سی آر - ایم سی یو کنٹرول رجسٹر

بیرونی مداخلت کنٹرول رجسٹر اے میں مداخلت کے احساس کو کنٹرول کرنے کے لئے کنٹرول بٹس شامل ہیں۔

بٹ	7	6	5	4	3	2	1	0
0x35	BODS	پی یو ڈی	SE	ایس ایم 1	ایس ایم 0	BODSE	ISC01	ISC00	ایم سی یو سی آر
پڑھیں/لکھیں۔	R	R/W	R/W	R/W	R/W	R	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

بٹس 1: 0 - ISC0 [1: 0]: رکاوٹ سینس کنٹرول 0 بٹ 1 اور بٹ 0

بیرونی مداخلت 0 کو بیرونی پن INT0 کے ذریعہ چالو کیا جاتا ہے اگر SREG I- جھنڈا اور اس سے وابستہ مداخلت کا ماسک سیٹ ہو۔ بیرونی INT0 پن پر جو سطح اور کنارے جو مداخلت کو چالو کرتے ہیں ان میں تعریف کی گئی ہے جدول 9-2. INT0 پن پر قدر s ہے۔ampکناروں کا پتہ لگانے سے پہلے قیادت اگر کنارے یا ٹوگل رکاوٹ کو منتخب کیا جاتا ہے تو ، دالیں جو ایک گھڑی کی مدت سے زیادہ لمبی ہوتی ہیں وہ رکاوٹ پیدا کرتی ہیں۔ چھوٹی دالوں میں خلل پیدا کرنے کی ضمانت نہیں ہے۔ اگر نچلی سطح کا رکاوٹ منتخب کیا جاتا ہے تو ، نچلی سطح کو رکاوٹ پیدا کرنے کے لیے فی الحال عملدرآمد کی ہدایات کی تکمیل تک منعقد ہونا ضروری ہے۔

جدول 9-2۔ انٹرپٹ 0 سینس کنٹرول

ISC01	ISC00	تفصیل
0	0	INT0 کی نچلی سطح ایک مداخلت کی درخواست پیدا کرتی ہے۔
0	1	INT0 پر کسی بھی منطقی تبدیلی کی وجہ سے خلل پیدا ہوتا ہے۔
1	0	INT0 کا گرتا ہوا رخ ایک مداخلت کی درخواست پیدا کرتا ہے۔
1	1	INT0 کا بڑھتا ہوا کنارہ ایک مداخلت کی درخواست پیدا کرتا ہے۔

جیمسک - عمومی مداخلت کا ماسک رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x3B	–	INT0	پی سی آئی ای	–	–	–	–	–	جیمسک
پڑھیں/لکھیں۔	R	R/W	R/W	R	R	R	R	R
ابتدائی قدر	0	0	0	0	0	0	0	0

بٹس 7 ، 4: 0 - ریزرویڈ: ریزروڈ بٹس

یہ بٹس اے ٹی ٹینی 25/45/85 میں محفوظ بٹس ہیں اور ہمیشہ صفر کے طور پر پڑھیں گے۔

بٹ 6 - INT0: بیرونی مداخلت کی درخواست 0 کو قابل بنائیں

جب INT0 بٹ (ایک) سیٹ ہوجاتا ہے اور I-bit in the Status Register (SREG) سیٹ ہوجاتا ہے (ایک) ، بیرونی پن رکاوٹ کو فعال کیا جاتا ہے۔ ایم سی یو کنٹرول رجسٹر (ایم سی یو سی آر) میں انٹراپٹ سینس کنٹرول0 بٹس 1/0 (ISC01 اور ISC00) اس بات کی وضاحت کرتی ہے کہ آیا INT0 پن کے بڑھتے ہوئے اور / یا گرتے ہوئے حصے پر بیرونی مداخلت چالو ہے یا ہوش میں ہے۔ پن پر سرگرمی ایک مداخلت کی درخواست کا سبب بنے گی یہاں تک کہ اگر INT0 کو آؤٹ پٹ کے طور پر تشکیل دیا گیا ہو۔ بیرونی مداخلت کی درخواست 0 کے اسی رکاوٹ کو INT0 مداخلت ویکٹر سے پھانسی دی جاتی ہے۔

بٹ 5 - پی سی آئی ای: پن تبدیلی رکاوٹ کو فعال کریں

جب پی سی آئی ای بٹ (ایک) سیٹ ہوجاتا ہے اور اسٹیٹس رجسٹر (ایس ای آر جی) میں آئی بٹ (ایک) سیٹ ہوجاتا ہے تو ، پن تبدیلی رکاوٹ کو فعال کیا جاتا ہے۔ کسی بھی قابل PCINT [5: 0] پن پر کوئی تبدیلی رکاوٹ کا سبب بنے گی۔ پن تبدیلی مداخلت کی درخواست کی اسی رکاوٹ کو پی سی آئی انٹراپٹ ویکٹر سے پھانسی دی جاتی ہے۔ PCINT [5: 0] پنوں کو PCMSK0 رجسٹر کے ذریعہ انفرادی طور پر فعال کیا جاتا ہے۔

GIFR - جنرل مداخلت والا پرچم رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x3A	–	INTF0۔	پی سی آئی ایف	–	–	–	–	–	GIFR
پڑھیں/لکھیں۔	R	R/W	R/W	R	R	R	R	R
ابتدائی قدر	0	0	0	0	0	0	0	0

بٹس 7 ، 4: 0 - ریزرویڈ: ریزروڈ بٹس

یہ بٹس اے ٹی ٹینی 25/45/85 میں محفوظ بٹس ہیں اور ہمیشہ صفر کے طور پر پڑھیں گے۔

بٹ 6 - INTF0: بیرونی مداخلت والا پرچم 0

جب INT0 پن پر کوئی کنارے یا منطق کی تبدیلی کسی مداخلت کی درخواست کو متحرک کرتی ہے تو ، INTF0 سیٹ ہوجاتا ہے (ایک)۔ اگر SREG میں I-bit اور GIMSK میں INT0 بٹ (ایک) مرتب کیا گیا ہے ، MCU اسی وقفے سے متعلق ویکٹر پر چلے گا۔ جب مداخلت والے معمول پر عمل درآمد ہوتا ہے تو پرچم صاف ہوجاتا ہے۔ متبادل کے طور پر ، اس میں منطقی لکھ کر پرچم صاف کیا جاسکتا ہے۔ جب یہ INT0 سطحی مداخلت کے طور پر تشکیل دیا جاتا ہے تو یہ پرچم ہمیشہ کلیئر ہوجاتا ہے۔

بٹ 5 - پی سی آئی ایف: پن تبدیل کریں رکاوٹ پرچم

جب کسی بھی PCINT [5: 0] پن پر کسی منطق کی تبدیلی سے مداخلت کی درخواست شروع ہوجاتی ہے تو ، PCIF سیٹ ہوجاتا ہے (ایک)۔ اگر SREG میں I-bit اور GIMSK میں PCIE بٹ (ایک) مرتب کیا گیا ہے ، MCU اسی وقفے سے متعلق ویکٹر پر چلے گا۔ جب مداخلت والے معمول پر عمل درآمد ہوتا ہے تو پرچم صاف ہوجاتا ہے۔ متبادل کے طور پر ، اس میں منطقی لکھ کر پرچم صاف کیا جاسکتا ہے۔

پی سی ایم ایس کے - پن چینج ماسک رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x15	–	–	PCINT5۔	PCINT4۔	PCINT3۔	PCINT2۔	PCINT1۔	PCINT0۔	پی سی ایم ایس کے۔
پڑھیں/لکھیں۔	R	R	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

بٹس 7: 6 - Res: محفوظ شدہ بٹس

یہ بٹس اے ٹی ٹینی 25/45/85 میں محفوظ بٹس ہیں اور ہمیشہ صفر کے طور پر پڑھیں گے۔

بٹس 5: 0 - PCINT [5: 0]: پن تبدیلی ماسک 5: 0 کو فعال کریں

ہر PCINT [5: 0] تھوڑا سا منتخب کرتا ہے کہ آیا I / O پن سے متعلقہ تبدیلی پر پن چینج مداخلت کو فعال کیا گیا ہے۔ اگر PCINT [5: 0] سیٹ کی گئی ہے اور GIMSK میں PCIE بٹ سیٹ ہے تو ، اسی I / O پن پر پن چینج رکاوٹ کو فعال کیا جاتا ہے۔ اگر پی سی این ٹی [5: 0] صاف ہوجاتا ہے تو ، متعلقہ I / O پن پر پن چینٹ وقفہ غیر فعال ہے۔

I/O پورٹس

تعارف

جب تمام ڈیجیٹل I/O بندرگاہوں کے طور پر استعمال ہوتا ہے تو تمام AVR بندرگاہوں میں ریڈ-موڈیفائی-رائٹ فنکشن ہوتی ہے۔ اس کا مطلب یہ ہے کہ ایس بی آئی اور سی بی آئی کی ہدایات کے ساتھ ایک پورٹ پن کی سمت غیر ارادی طور پر کسی دوسرے پن کی سمت تبدیل کیے بغیر تبدیل کی جا سکتی ہے۔ ڈرائیو ویلیو کو تبدیل کرنے پر (اگر آؤٹ پٹ کے طور پر کنفیگر کیا گیا ہو) یا پل اپ ریسسٹرس کو فعال/غیر فعال کرنے پر (اگر ان پٹ کے طور پر کنفیگر کیا گیا ہو) اسی طرح لاگو ہوتا ہے۔ ہر آؤٹ پٹ بفر میں ہائی سنک اور سورس کی صلاحیت دونوں کے ساتھ ہم آہنگ ڈرائیو کی خصوصیات ہوتی ہیں۔ پن ڈرائیور ایل ای ڈی ڈسپلے کو براہ راست چلانے کے لیے کافی مضبوط ہے۔ تمام پورٹ پنوں میں انفرادی طور پر قابل انتخاب پل اپ مزاحم سپلائی والیوم ہوتے ہیں۔tagای غیر متزلزل مزاحمت۔ تمام I/O پنوں میں VCC اور گراؤنڈ دونوں کے لیے پروٹیکشن ڈائیوڈز ہوتے ہیں جیسا کہ اس میں بتایا گیا ہے۔ شکل 10-1. سے رجوع کریں۔ صفحہ 161 پر "برقی خصوصیات" پیرامیٹرز کی مکمل فہرست کے لیے۔

شکل 10-1۔ I/O پن مساوی اسکیمیٹک

اس سیکشن میں تمام رجسٹر اور بٹ حوالہ جات عام شکل میں لکھے گئے ہیں۔ ایک چھوٹا کیس "x" بندرگاہ کے نمبر نمبر کی نمائندگی کرتا ہے ، اور ایک کم کیس "n" بٹ نمبر کی نمائندگی کرتا ہے۔ تاہم ، کسی پروگرام میں رجسٹر یا بٹ ڈیفائنس کا استعمال کرتے وقت ، عین مطابق فارم استعمال کرنا ضروری ہے۔ سابق کے لیےampلی ، پورٹ بی 3 برائے بٹ نمبر۔ پورٹ بی میں 3 ، یہاں عام طور پر PORTxn کے طور پر دستاویز کیا گیا ہے۔ جسمانی I/O رجسٹر اور بٹ مقامات درج ہیں۔ "رجسٹر تفصیل" آن صفحہ 64.

ہر بندرگاہ کے لئے تین I / O میموری ایڈریس مقامات مختص کیے جاتے ہیں ، ڈیٹا رجسٹر - PORTx ، ڈیٹا ڈائریکشن رجسٹر - DDRx ، اور پورٹ ان پٹ پن - PINx کے لئے ایک ایک۔ پورٹ ان پٹ پنوں I / O محل وقوع کو صرف پڑھا جاتا ہے ، جبکہ ڈیٹا رجسٹر اور ڈیٹا ڈائریکشن رجسٹر پڑھ / لکھتے ہیں۔ تاہم ، پنکس رجسٹر میں تھوڑا سا منطق لکھنے کے نتیجے میں ڈیٹا رجسٹر میں اسی بٹ میں ٹوگل ہوجائے گا۔ اس کے علاوہ ، پل اپ اپ ڈیسبل - MCUCR میں PUD بٹ سیٹ ہونے پر تمام بندرگاہوں میں موجود تمام پنوں کے لئے پل اپ فنکشن کو غیر فعال کردیتا ہے۔

I / O بندرگاہ کو بطور جنرل ڈیجیٹل I / O استعمال کرنا بیان کیا گیا ہے صفحہ 53 پر "بطور جنرل ڈیجیٹل I / O" بندرگاہیں. زیادہ تر پورٹ پنوں کو آلہ میں پردیی خصوصیات کے لtern متبادل افعال کے ساتھ ملٹی پلیکس کیا جاتا ہے۔ ہر متبادل فعل پورٹ پن کے ساتھ کس طرح مداخلت کرتا ہے اس میں بیان کیا گیا ہے صفحہ 57 پر "متبادل بندرگاہ کے افعال". متبادل افعال کی مکمل تفصیل کے لئے انفرادی ماڈیول حصوں کا حوالہ دیں۔

نوٹ کریں کہ کچھ بندرگاہوں کے متبادل فعل کو چالو کرنے سے پورٹ میں موجود دیگر پنوں کے استعمال کو عام ڈیجیٹل I / O پر اثر نہیں پڑتا ہے۔

جنرل ڈیجیٹل I / O کے طور پر بندرگاہیں

بندرگاہیں اختیاری داخلی پل اپ کے ساتھ دو جہتی I / O بندرگاہیں ہیں۔ شکل 10-2 ایک I / O-Port پن کی عملی وضاحت دکھاتا ہے ، جسے عام طور پر Pxn کہا جاتا ہے۔

شکل 10-2۔ جنرل ڈیجیٹل I/O(1)

پن کی تشکیل

ہر بندرگاہ میں تین رجسٹر بٹس ہوتے ہیں: DDxn ، PORTxn ، اور PINxn۔ جیسا کہ میں دکھایا گیا ہے "رجسٹر تفصیل" آن صفحہ 64، DDxn بٹس DDRx I / O پتے ، PORTxn I / O پتے پر PORTxn بٹس ، اور PINx I / O پتے پر پنکسن بٹس تک رسائی حاصل کرتے ہیں۔

DDRx رجسٹر میں DDxn بٹ اس پن کی سمت منتخب کرتا ہے۔ اگر DDxn ایک منطق لکھا ہوا ہے تو ، Pxn کو آؤٹ پٹ پن کی طرح تشکیل دیا گیا ہے۔ اگر DDxn کو منطق صفر لکھا گیا ہے تو ، Pxn کو ان پٹ پن کی طرح تشکیل دیا گیا ہے۔

اگر ان پٹ کو ان پٹ کے بطور کنفیگر کیا جاتا ہے تو PORTxn پر منطق لکھی جاتی ہے ، پل-اپ ریزٹر چالو ہوجاتا ہے۔ پل اپ ریزسٹر کو بند کرنے کے ل To ، PORTxn کو لاجک صفر لکھنا پڑتا ہے یا پن کو آؤٹ پٹ پن کی طرح تشکیل دینا پڑتا ہے۔ جب دوبارہ ترتیب دینے کی حالت فعال ہوجائے تو پورٹ پنوں کو سہ رخی بتایا جاتا ہے ، یہاں تک کہ اگر کوئی گھڑی نہ چل رہی ہو۔

اگر پن کو آؤٹ پٹ پن کے طور پر تشکیل دیا جاتا ہے تو ، اگر پورٹ ایکس این پر لاجک لکھا جاتا ہے تو ، پورٹ پن زیادہ (ایک) چلایا جاتا ہے۔ اگر پن کو آؤٹ پٹ پن کے طور پر تشکیل دیا جاتا ہے تو ، اگر پورٹ ایکس این پر لاجک صفر لکھا جاتا ہے تو ، پورٹ پن کم (صفر) چلتا ہے۔

پن ٹوگلنگ

پنکسن پر ایک منطق لکھنا PDTXn کی قدر کو ٹوگل کرتا ہے ، جو DDRxn کی قدر پر آزاد ہے۔ نوٹ کریں کہ ایس بی آئی کی ہدایت کا استعمال بندرگاہ میں ایک تھوڑا سا ٹوگل کرنے کے لئے کیا جاسکتا ہے۔

ان پٹ اور آؤٹ پٹ کے درمیان سوئچنگ

ٹرائی سٹیٹ ({DDxn, PORTxn} = 0b00) اور آؤٹ پٹ ہائی ({DDxn, PORTxn} = 0b11) کے درمیان سوئچ کرتے وقت، ایک انٹر میڈیٹ حالت جس میں یا تو پل اپ فعال ہو {DDxn, PORTxn} = 0b01) یا آؤٹ پٹ کم ({DDxn, PORTxn} = 0b10) ہونا ضروری ہے۔ عام طور پر، پل اپ فعال حالت مکمل طور پر قابل قبول ہوتی ہے، کیونکہ ایک ہائی امپیڈینٹ ماحول مضبوط ہائی ڈرائیور اور پل اپ کے درمیان فرق محسوس نہیں کرے گا۔ اگر ایسا نہیں ہے تو، MCUCR رجسٹر میں PUD بٹ تمام بندرگاہوں میں تمام پل اپس کو غیر فعال کرنے کے لیے سیٹ کیا جا سکتا ہے۔

پل اپ اور آؤٹ پٹ لو کے ساتھ ان پٹ کے درمیان سوئچ کرنا ایک ہی پریشانی پیدا کرتا ہے۔ صارف کو انٹرمیڈیٹ قدم کے طور پر یا تو سہ رخی ({DDxn ، PORTxn} = 0b00) یا آؤٹ پٹ ہائی اسٹیٹ ({DDxn، PORTxn} = 0b10) کا استعمال کرنا چاہئے۔

جدول 10-1 پن کی قدر کے لئے کنٹرول سگنل کا خلاصہ کرتا ہے۔

جدول 10-1۔ پورٹ پن کنفیگریشنز

ڈی ڈی ایکس این	پورٹ ایکس این	پی یو ڈی (ایم سی یو سی آر میں)	I/O	پل اپ	تبصرہ
0	0	X	ان پٹ	نہیں	سہ رخی (ہائی زیڈ)
0	1	0	ان پٹ	جی ہاں	Pxn موجودہ ذریعہ کرے گا اگر ext. کم نکالا۔
0	1	1	ان پٹ	نہیں	سہ رخی (ہائی زیڈ)
1	0	X	آؤٹ پٹ	نہیں	آؤٹ پٹ لو (سنک)
1	1	X	آؤٹ پٹ	نہیں	اعلی پیداوار (ماخذ)

پن کی قیمت پڑھنا

ڈیٹا ڈائرکشن بٹ DDxn کی ترتیب سے آزاد ، پورٹ پن کو PINxn رجسٹر بٹ کے ذریعے پڑھا جاسکتا ہے۔ جیسا کہ میں دکھایا گیا ہے شکل 10-2، پنکسن رجسٹر بٹ اور اس سے قبل کا لیچ ایک ہم وقت ساز بناتا ہے۔ جسمانی پن داخلی گھڑی کے کنارے کے قریب قدر بدل جائے تو میٹاسٹیبلٹی سے بچنے کے ل This اس کی ضرورت ہے ، لیکن اس میں تاخیر کا بھی تعارف ہوتا ہے۔ شکل 10-3 بیرونی طور پر لاگو پن کی قدر کو پڑھتے وقت ہم وقت سازی کا خاکہ دکھاتا ہے۔ زیادہ سے زیادہ اور کم سے کم پھیلاؤ میں تاخیر بالترتیب tpd، max اور tpd، منٹ سے ظاہر ہوتی ہے۔

سسٹم گھڑی کے پہلے گرتے ہوئے کنارے کے فورا. بعد شروع ہونے والی گھڑی کی مدت پر غور کریں۔ گھڑی کم ہونے پر لیچ بند کردی جاتی ہے ، اور گھڑی اونچی ہونے پر شفاف ہوجاتی ہے ، جیسا کہ "SYNC LATCH" سگنل کے سایہ دار علاقے کی طرف اشارہ کیا جاتا ہے۔ جب سسٹم کی گھڑی کم ہوجاتی ہے تو سگنل ویلیو لیچچ ہوجاتی ہے۔ اس کو مثبت گھڑی کے کامیاب ایج پر پنکسن رجسٹر میں کھڑا کیا گیا ہے۔ جیسا کہ دو تیر ٹی پی ڈی ، زیادہ سے زیادہ اور ٹی پی ڈی ، منٹ کے ذریعہ اشارہ کیا گیا ہے ، پن پر ایک ہی سگنل منتقلی کے وقت کے حساب سے depending اور 1½ نظام گھڑی کی مدت کے درمیان تاخیر ہوگی۔

جب کسی سوفٹویئر کو تفویض کردہ پن کی قیمت کو پڑھتے ہو تو ، اشارہ کے مطابق ایک انجیل ہدایات داخل کی جانی چاہئے شکل 10-4. آؤٹ ہدایات گھڑی کے مثبت کنارے پر "SYNC LATCH" سگنل طے کرتی ہے۔ اس صورت میں ، مطابقت پذیری کے ذریعہ تاخیر ٹی پی ڈی ایک سسٹم گھڑی کی مدت ہے۔

مندرجہ ذیل کوڈ سابق۔ample دکھاتا ہے کہ کس طرح پورٹ B پن 0 اور 1 ہائی، 2 اور 3 لو سیٹ کریں، اور پورٹ پن کو 4 سے 5 تک ان پٹ کے طور پر پورٹ پن 4 کو تفویض کردہ پل اپ کے ساتھ متعین کریں۔ نتیجے میں پن کی قدروں کو دوبارہ پڑھا جاتا ہے، لیکن جیسا کہ پہلے بحث کی گئی ہے، کچھ پنوں کو حال ہی میں تفویض کردہ قدر کو پڑھنے کے قابل ہونے کے لیے ایک nop ہدایات شامل کی گئی ہیں۔

اسمبلی کوڈ سابقample(1)

…

; پل اپس کی وضاحت کریں اور آؤٹ پٹ کو اونچا سیٹ کریں۔

; پورٹ پنوں کے لیے سمتوں کی وضاحت کریں۔

ldi r16,(1<<PB4)|(1<<PB1)|(1<<PB0)

ldi r17,(1<<DDB3)|(1<<DDB2)|(1<<DDB1)|(1<<DDB0)

باہر PORTB,r16

باہر DDRB,r17

; مطابقت پذیری کے لیے nop داخل کریں۔

نہیں

; پورٹ پن پڑھیں

R16، PINB میں

…

نوٹ: اسمبلی پروگرام کے لیے، پل اپس سے وقت کو کم کرنے کے لیے دو عارضی رجسٹر استعمال کیے جاتے ہیں، پن 0، 1 اور 4 پر سیٹ کیے جاتے ہیں، جب تک کہ سمت بٹس درست طریقے سے سیٹ نہ ہو جائیں، بٹ 2 اور 3 کو کم کے طور پر بیان کرتے ہوئے اور بٹس 0 اور کو دوبارہ متعین کیا جائے۔ 1 مضبوط ہائی ڈرائیور کے طور پر۔

سی کوڈ سابقample

غیر دستخط شدہ چار i؛

…

/* پل اپس کی وضاحت کریں اور آؤٹ پٹس کو زیادہ سیٹ کریں*/

/* پورٹ پن کے لیے سمتوں کی وضاحت کریں */ PORTB = (1<

DDRB = (1<<DDB3)|(1<<DDB2)|(1<<DDB1)|(1<<DDB0);

/* ہم وقت سازی کے لیے nop داخل کریں*/

_نپ ()؛

/* پورٹ پن پڑھیں */ i = PINB؛

…

ڈیجیٹل ان پٹ قابل اور نیند کے طریقوں کو

جیسا کہ میں دکھایا گیا ہے۔ شکل 10-2، ڈیجیٹل ان پٹ سگنل cl ہو سکتا ہے۔ampschmitt-trigger کے ان پٹ پر ed کو گراؤنڈ کریں۔ اعداد و شمار میں SLEEP کی طرف اشارہ کیا گیا سگنل MCU سلیپ کنٹرولر کے ذریعے پاور ڈاؤن موڈ میں سیٹ کیا گیا ہے تاکہ زیادہ بجلی کی کھپت سے بچنے کے لیے اگر کچھ ان پٹ سگنل تیرتے رہ جائیں، یا VCC/2 کے قریب ینالاگ سگنل لیول ہو۔

بیرونی رکاوٹ پنوں کے بطور پورٹ پنوں کو چالو کرنے کیلئے سلیپ کو ختم کردیا جاتا ہے۔ اگر بیرونی مداخلت کی درخواست کو اہل نہیں کیا گیا ہے تو ، ان پنوں کے لئے بھی سلیپ فعال ہے۔ اسلیپ کو مختلف دیگر متبادل افعال کے ذریعہ بھی مٹا دیا جاتا ہے جیسا کہ بیان کیا گیا ہے صفحہ 57 پر "متبادل بندرگاہ کے افعال".

اگر لاجک ہائی لیول ("ایک") ایک غیر مطابقت پذیر بیرونی مداخلت پن پر موجود ہے جسے "رائیزنگ ایج، فالنگ ایج، یا پن پر کوئی منطقی تبدیلی" کے طور پر کنفیگر کیا گیا ہے جب کہ ایکسٹرنل انٹرپٹ فعال نہیں ہے، متعلقہ ایکسٹرنل انٹرپٹ فلیگ مندرجہ بالا سلیپ موڈ سے دوبارہ شروع کرتے وقت سیٹ کیا جائے، جیسا کہ clampان سلیپ موڈ میں داخل ہونے سے مطلوبہ منطق میں تبدیلی پیدا ہوتی ہے۔

غیر منسلک پن

اگر کچھ پنوں کو غیر استعمال شدہ استعمال کیا جاتا ہے تو ، اس کی سفارش کی جاتی ہے کہ ان پنوں کی وضاحت شدہ سطح ہو۔ اگرچہ مذکورہ بالا بیان کی طرح گہری نیند کے طریقوں میں زیادہ تر ڈیجیٹل آدانوں کو غیر فعال کردیا جاتا ہے ، دوسرے تمام طریقوں میں جہاں ڈیجیٹل آدانوں کو فعال کیا گیا ہے (ری سیٹ ، ایکٹو موڈ اور آئل موڈ) میں موجودہ کھپت کو کم کرنے سے تیرتے ہوئے آدانوں سے پرہیز کیا جانا چاہئے۔

غیر استعمال شدہ پن کی متعین سطح کو یقینی بنانے کا سب سے آسان طریقہ، اندرونی پل اپ کو فعال کرنا ہے۔ اس صورت میں، پل اپ ری سیٹ کے دوران غیر فعال ہو جائے گا. اگر ری سیٹ کے دوران کم بجلی کی کھپت ضروری ہے، تو بیرونی پل اپ یا پل ڈاؤن استعمال کرنے کی سفارش کی جاتی ہے۔ غیر استعمال شدہ پنوں کو براہ راست VCC یا GND سے جوڑنے کی سفارش نہیں کی جاتی ہے، کیونکہ اگر پن غلطی سے آؤٹ پٹ کے طور پر کنفیگر ہو جائے تو یہ ضرورت سے زیادہ کرنٹ کا سبب بن سکتا ہے۔

متبادل پورٹ افعال

زیادہ تر پورٹ پنوں میں عام ڈیجیٹل I / Os ہونے کے علاوہ متبادل کام ہوتے ہیں۔ شکل 10-5 آسان کرتا ہے کہ کس طرح پورٹ پن کنٹرول سگنل دکھاتا ہے شکل 10-2 متبادل افعال کے ذریعہ اوور رائڈ کیا جاسکتا ہے۔ غالبا sign غالب کے اشارے تمام پورٹ پنوں میں موجود نہیں ہوسکتے ہیں ، لیکن یہ اعداد و شمار عام طور پر اے وی آر مائکروکونٹرولر فیملی میں موجود تمام پورٹ پنوں پر لاگو ہوتا ہے۔

جدول 10-2۔ متبادل افعال کے لیے اوور رائیڈنگ سگنلز کی عمومی تفصیل

سگنل کا نام	پورا نام	تفصیل
پی یو او	پل اپ اوور رائڈ قابل بنائیں	اگر یہ سگنل سیٹ ہے تو ، پل اپ اپ PUOV سگنل کے ذریعہ کنٹرول کیا جاتا ہے۔ اگر یہ سگنل صاف ہوجاتا ہے تو ، جب پل اپ اپ فعال ہوتا ہے {DDxn ، PORTxn ، PUD} = 0b010۔
پی او او	پل اپ اپ اوور رائڈ ویلیو	اگر PUOE سیٹ ہے تو ، DDxn ، PORTxn ، اور PUD رجسٹر بٹس کی ترتیب سے قطع نظر ، PUOV سیٹ / کلیئر ہونے پر پل اپ کو فعال / غیر فعال کیا جاتا ہے۔
ڈی ڈی او ای	ڈیٹا سمت اوور رائڈ قابل بنائیں	اگر یہ سگنل سیٹ ہے تو ، آؤٹ پٹ ڈرائیور قابل کو DDOV سگنل کے ذریعہ کنٹرول کیا جاتا ہے۔ اگر یہ سگنل صاف ہوجاتا ہے تو ، آؤٹ پٹ ڈرائیور DDxn رجسٹر بٹ کے ذریعہ فعال ہوجاتا ہے۔
ڈی ڈی او وی	ڈیٹا ڈائریکشن اوور رائڈ ویلیو	اگر ڈی ڈی او ای سیٹ ہے تو ، ڈی ڈی او ایس رجسٹر بٹ کی ترتیب سے قطع نظر ، اگر ڈی ڈی او وی سیٹ / کلیئر ہوجائے تو آؤٹ پٹ ڈرائیور کو فعال / غیر فعال کردیا جاتا ہے۔
پی وی او	پورٹ ویلیو اوور رائڈ قابل بنائیں	اگر یہ سگنل سیٹ ہے اور آؤٹ پٹ ڈرائیور قابل ہے تو ، پورٹ ویلیو PVOV سگنل کے ذریعہ کنٹرول کی جاتی ہے۔ اگر PVOE کو صاف کر دیا گیا ہے ، اور آؤٹ پٹ ڈرائیور قابل ہے تو ، پورٹ ویلیو PORTxn رجسٹر بٹ کے ذریعہ کنٹرول کیا جاتا ہے۔
پی وی او وی	پورٹ ویلیو اوور رائڈ ویلیو	اگر PVOE سیٹ ہے تو ، پورٹ ایکس این رجسٹر بٹ کی ترتیب سے قطع نظر ، پورٹ ویلیو PVOV پر سیٹ کی گئی ہے۔
پی ٹی او ای	پورٹ ٹوگل اوور رائڈ قابل بنائیں	اگر PTOE سیٹ ہے تو ، PORTxn رجسٹر بٹ الٹا ہے۔
ڈایئو	ڈیجیٹل ان پٹ قابل اوور رائڈ قابل بنائیں	اگر یہ تھوڑا سا سیٹ کیا گیا ہے تو ، ڈیجیٹل ان پٹ قابل ڈی آئی او وی سگنل کے ذریعہ کنٹرول کیا جاتا ہے۔ اگر یہ سگنل صاف ہوجاتا ہے تو ، ڈیجیٹل ان پٹ قابل کا تعی Mن MCU حالت (نارمل موڈ ، نیند موڈ) کے ذریعہ کیا جاتا ہے۔
DIEOV	ڈیجیٹل ان پٹ اوور رائڈ ویلیو کو قابل بناتا ہے	اگر ڈی ای او ای سیٹ ہے تو ، ڈی سی ای وی کو سیٹ / کلیئر کیے جانے پر ڈیجیٹل ان پٹ کو فعال / غیر فعال کیا جاتا ہے ، اس سے قطع نظر ایم سی یو ریاست (نارمل موڈ ، سلیپ موڈ) سے قطع نظر۔
DI	ڈیجیٹل ان پٹ	یہ متبادل افعال کا ڈیجیٹل ان پٹ ہے۔ اعداد و شمار میں ، سگنل اسچمیٹ ٹرگر کی پیداوار سے منسلک ہے لیکن ہم وقت سازی سے پہلے۔ جب تک کہ ڈیجیٹل ان پٹ کو گھڑی کے منبع کے بطور استعمال نہیں کیا جاتا ہے ، متبادل فنکشن والا ماڈیول اپنا ہم وقت سازی استعمال کرے گا۔
اے آئی او	ینالاگ ان پٹ / آؤٹ پٹ	یہ ینالاگ ان پٹ / آؤٹ پٹ ہے / جو متبادل افعال سے / ہے۔ سگنل براہ راست پیڈ سے منسلک ہوتا ہے ، اور اسے دو طرفہ طور پر استعمال کیا جاسکتا ہے۔

مندرجہ ذیل ذیلی دفعات جلد ہی ہر بندرگاہ کے لئے متبادل افعال کی وضاحت کرتے ہیں اور متبادل افعال سے اوور رائیڈنگ سگنل سے متعلق ہیں۔ مزید تفصیلات کے ل function متبادل فعل کی تفصیل دیکھیں۔

پورٹ بی کے متبادل فرائض

متبادل فعل کے ساتھ پورٹ بی پنوں میں دکھایا گیا ہے جدول 10-3.

جدول 10-3۔ پورٹ بی پن متبادل افعال

پورٹ پن	متبادل فنکشن
پی بی 5	RESET: پن کو ری سیٹ کریں dW: debugWIRE I / O ADC0: ADC ان پٹ چینل 0 PCINT5: پن چینج رکاوٹ ، سورس 5
پی بی 4	XTAL2: کرسٹل آسیلیٹر آؤٹ پٹ CLKO: سسٹم گھڑی آؤٹ پٹ ADC2: ADC ان پٹ چینل 2 OC1B: ٹائمر / کاؤنٹر 1 کا موازنہ کریں میچ بی آؤٹ پٹ PCINT4: پن چینج رکاوٹ 0 ، ماخذ 4
پی بی 3	XTAL1: Crystal Oscillator Input CLKI: بیرونی گھڑی ان پٹ ADC3: ADC ان پٹ چینل 3 OC1B: تکمیلی ٹائمر / کاؤنٹر 1 کا موازنہ کریں میچ بی آؤٹ پٹ PCINT3: پن تبدیلی رکاوٹ 0 ، ماخذ 3
پی بی 2	ایس سی کے: سیریل گھڑی ان پٹ ADC1: ADC ان پٹ چینل 1 T0: ٹائمر / کاؤنٹر0 گھڑی کا ماخذ یو ایس سی کے: یو ایس آئی گھڑی (تھری وائر موڈ) ایس سی ایل: یو ایس آئی گھڑی (دو وائر موڈ) INT0: بیرونی رکاوٹ 0 ان پٹ PCINT2: پن تبدیلی رکاوٹ 0 ، ماخذ 2
پی بی 1	MISO: SPI ماسٹر ڈیٹا ان پٹ / غلامی ڈیٹا آؤٹ پٹ AIN1: ینالاگ موازنہ کرنے والا ، منفی ان پٹ OC0B: ٹائمر / کاؤنٹر 0 میچ بی آؤٹ پٹ OC1A کا موازنہ کریں: آؤٹ پٹ کا مقابلہ کریں: USI ڈیٹا آؤٹ پٹ (تھری وائر موڈ) PCINT1: پن چینٹ رکاوٹ 1 ، ماخذ 0
پی بی 0	موسی :: ایس پی آئی ماسٹر ڈیٹا آؤٹ پٹ / غلام ڈیٹا ان پٹ AIN0: ینالاگ موازنہ ، مثبت ان پٹ OC0A: ٹائمر/کاؤنٹر0 میچ A آؤٹ پٹ کا موازنہ کریں۔ OC1A: تکمیلی ٹائمر / کاؤنٹر 1 ایک میچ آؤٹ پٹ کا موازنہ کریں DI: USI ڈیٹا ان پٹ (تھری وائر موڈ) ایس ڈی اے: یو ایس آئی ڈیٹا ان پٹ (دو وائر موڈ) اے آر ایف: بیرونی ینالاگ حوالہ

پورٹ B ، بٹ 5 - RESET / dW / ADC0 / PCINT5

ریسٹ: بیرونی ری سیٹ ان پٹ فعال ہے اور غیر پروگرام ("1") RSTDISBL فیوز کے ذریعہ فعال ہے۔ پل اپ چالو ہوجاتا ہے اور جب پن کو RESET پن کے طور پر استعمال کیا جاتا ہے تو آؤٹ پٹ ڈرائیور اور ڈیجیٹل ان پٹ غیر فعال ہوجاتے ہیں۔

ڈی ڈبلیو: جب ڈیبگ وائیر ایبل (ڈی ڈبلیو ای این) فیوز پروگرام کیا جاتا ہے اور لاک بٹس غیر پروگرام ہوتے ہیں تو ، ہدف والے آلہ میں موجود ڈیبگ وائر سسٹم چالو ہوجاتا ہے۔ RESET پورٹ پن کو پل-ان قابل بنائے ہوئے ایک وائر-اینڈ (اوپن ڈرین) دو طرفہ I / O پن کے طور پر تشکیل دیا گیا ہے اور یہ ہدف اور ایمولیٹر کے مابین مواصلاتی گیٹ وے بن جاتا ہے۔

ADC0: ینالاگ سے ڈیجیٹل کنورٹر، چینل 0۔

PCINT5: پن تبدیل کریں مداخلت کا منبع 5۔

پورٹ B ، بٹ 4 - XTAL2 / CLKO / ADC2 / OC1B / PCINT4

ایکس ٹی اے ایل 2: چپ کلاک آسیلیٹر پن 2. گھریلو پن کے بطور اندرونی کیلیبل ایبل آرسی آسیلیٹر اور بیرونی گھڑی کے علاوہ تمام چپ گھڑی کے ذرائع کے لئے استعمال کیا جاتا ہے۔ جب گھڑی پن کے بطور استعمال ہوتا ہے تو ، پن کو I / O پن کے بطور استعمال نہیں کیا جاسکتا ہے۔ جب چپ گھڑی کے ذرائع کے بطور اندرونی کیلیبریٹیبل آرسی آسلیٹر یا بیرونی گھڑی کا استعمال کرتے ہو تو ، پی بی 4 ایک عام I / O پن کا کام کرتا ہے۔

کلکو: منحرف سسٹم کی گھڑی پن پی بی 4 پر آؤٹ پٹ ہوسکتی ہے۔ اگر PKTB4 اور DDB4 ترتیبات سے قطع نظر CKOUT فیوز پروگرام کیا گیا ہے تو منقسم سسٹم کی گھڑی آؤٹ پٹ ہوگی۔ یہ ری سیٹ کے دوران آؤٹ پٹ بھی ہوگا۔

ADC2: ینالاگ سے ڈیجیٹل کنورٹر، چینل 2۔

OC1B: آؤٹ پٹ میچ کا موازنہ کریں: آؤٹ پٹ (DDB4 سیٹ) کے طور پر تشکیل پانے پر PB1 پن ٹائمر / کاؤنٹر 4 کا موازنہ میچ B کے لئے بیرونی آؤٹ پٹ کا کام کرسکتا ہے۔ OC1B پن PWM موڈ ٹائمر فنکشن کیلئے آؤٹ پٹ پن بھی ہے۔

PCINT4: پن تبدیل کریں مداخلت کا منبع 4۔

پورٹ B ، بٹ 3 - XTAL1 / CLKI / ADC3 / OC1B / PCINT3

XTAL1: چپ گھڑی آسیلیٹر پن 1. اندرونی کیلیبریٹیبل آرسی آسکیلیٹر کے سوا چپ چپ سارے ذرائع کے لئے استعمال کیا جاتا ہے۔ جب گھڑی پن کے بطور استعمال ہوتا ہے تو ، پن کو I / O پن کے بطور استعمال نہیں کیا جاسکتا ہے۔

CLKI: گھڑی کے خارجی ذریعہ سے گھڑی کا ان پٹ ، دیکھیں صفحہ 26 پر "بیرونی گھڑی".

ADC3: ینالاگ سے ڈیجیٹل کنورٹر، چینل 3۔

OC1B: الٹی آؤٹ پٹ موازنہ میچ کا آؤٹ پٹ: PB3 پن ٹائمر / کاؤنٹر 1 کے لئے بیرونی آؤٹ پٹ کے طور پر کام کرسکتا ہے جب آؤٹ پٹ (DDB3 سیٹ) کے طور پر تشکیل دیا جاتا ہے تو میچ بی کا موازنہ کریں۔ OC1B پن PWM موڈ ٹائمر فنکشن کیلئے الٹی آؤٹ پٹ پن بھی ہے۔

PCINT3: پن تبدیل کریں مداخلت کا منبع 3۔

پورٹ B ، بٹ 2 - ایس سی کے / ADC1 / T0 / USCK / SCL / INT0 / PCINT2

ایس سی کے: ماسٹر گھڑی آؤٹ پٹ ، ایس پی آئی چینل کیلئے غلام گھڑی ان پٹ۔ جب ایس پی آئی کو غلام کے بطور فعال کیا جاتا ہے ، تو یہ پن DDB2 کی ترتیب سے قطع نظر ان پٹ کے طور پر تشکیل دیا جاتا ہے۔ جب ایس پی آئی کو بطور ماسٹر فعال کیا جاتا ہے ، تو اس پن کے ڈیٹا کی سمت ڈی ڈی پی بی 2 کے ذریعہ کنٹرول کی جاتی ہے۔ جب پن کو ایس پی آئی کے ذریعہ ایک ان پٹ بننے پر مجبور کیا جاتا ہے ، تو پل کو اپ PORTB2 بٹ کے ذریعہ بھی کنٹرول کیا جاسکتا ہے۔

ADC1: ینالاگ سے ڈیجیٹل کنورٹر، چینل 1۔

T0: ٹائمر / کاؤنٹر 0 کاؤنٹر سورس۔

یو ایس سی کے: تین تار وضع یونیورسل سیریل انٹرفیس گھڑی۔

ایس سی ایل: USI دو وائر موڈ کے لئے دو تار وضع سیریل گھڑی۔

INT0: بیرونی مداخلت کا ذریعہ 0۔

PCINT2: پن تبدیل کریں مداخلت کا منبع 2۔

پورٹ بی ، بٹ 1 - MISO / AIN1 / OC0B / OC1A / DO / PCINT1

MISO: ماسٹر ڈیٹا ان پٹ ، SPI چینل کیلئے غلام ڈیٹا آؤٹ پٹ پن۔ جب ایس پی آئی کو ماسٹر کی حیثیت سے فعال کیا جاتا ہے ، تو یہ پن DDB1 کی ترتیب سے قطع نظر ان پٹ کے بطور تشکیل شدہ ہے۔ جب ایس پی آئی کو بطور غلام فعال کیا جاتا ہے تو ، اس پن کے ڈیٹا کی سمت DDB1 کے ذریعہ کنٹرول کی جاتی ہے۔ جب پن کو ایس پی آئی کے ذریعہ ان پٹ پر مجبور کیا جاتا ہے ، تو پل کو اپ PORTB1 بٹ کے ذریعہ بھی کنٹرول کیا جاسکتا ہے۔

AIN1: ینالاگ موازنہ کرنے والا منفی ان پٹ۔ ڈیجیٹل پورٹ فنکشن کو ینالاگ موازنہ کرنے والے کے کام میں مداخلت کرنے سے روکنے کے لئے پورٹ پن کو اندرونی پل اپ کے ساتھ بطور ان پٹ تشکیل دیں۔

OC0B: آؤٹ پٹ میچ آؤٹ پٹ کا موازنہ کریں۔ PB1 پن ٹائمر / کاؤنٹر 0 موازنہ میچ بی کے لئے بیرونی آؤٹ پٹ کے طور پر کام کرسکتا ہے۔ PB1 پن کو اس فنکشن کی خدمت کے ل an آؤٹ پٹ (DDB1 سیٹ (ایک)) کے طور پر تشکیل کرنا ہوگا۔ OC0B پن PWM موڈ ٹائمر فنکشن کیلئے آؤٹ پٹ پن بھی ہے۔

OC1A: آؤٹ پٹ میچ کی آؤٹ پٹ کا موازنہ کریں: آؤٹ پٹ (DDB1 سیٹ) کے طور پر تشکیل پانے پر PB1 پن ٹائمر / کاؤنٹر 1 کا موازنہ میچ بی کے لئے بیرونی آؤٹ پٹ کا کام کرسکتا ہے۔ OC1A پن PWM موڈ ٹائمر فنکشن کیلئے آؤٹ پٹ پن بھی ہے۔

کرو: تین تار وضع یونیورسل سیریل انٹرفیس ڈیٹا آؤٹ پٹ۔ تھری-تار وضع ڈیٹا آؤٹ پٹ PORTB1 ویلیو کو اوور رائیڈ کرتی ہے اور جب یہ ڈیٹا ڈائرکشن بٹ DDB1 سیٹ ہوتا ہے تو وہ بندرگاہ میں چلایا جاتا ہے (ایک)۔ PORTB1 اب بھی پل اپ کو اہل بناتا ہے ، اگر سمت ان پٹ ہے اور PORTB1 سیٹ ہے (ایک)۔

PCINT1: پن تبدیل کریں مداخلت کا منبع 1۔

پورٹ B ، بٹ 0 - MOSI / AIN0 / OC0A / OC1A / DI / SDA / AREF / PCINT0

موسی: ایس پی آئی ماسٹر ڈیٹا آؤٹ پٹ ، ایس پی آئی چینل کیلئے غلام ڈیٹا ان پٹ۔ جب ایس پی آئی کو بطور غلام فعال کیا جاتا ہے ، تو یہ پن DDB0 کی ترتیب سے قطع نظر ان پٹ کے طور پر تشکیل دیا گیا ہے۔ جب ایس پی آئی کو ماسٹر کی حیثیت سے فعال کیا جاتا ہے تو ، اس پن کے ڈیٹا کی سمت DDB0 کے ذریعہ کنٹرول کی جاتی ہے۔ جب پن کو ایس پی آئی کے ذریعہ ایک ان پٹ بنانے پر مجبور کیا جاتا ہے ، تو پل کو اپ PORTB0 بٹ کے ذریعہ بھی کنٹرول کیا جاسکتا ہے۔

AIN0: ینالاگ موازنہ کرنے والا مثبت ان پٹ۔ ڈیجیٹل پورٹ فنکشن کو ینالاگ موازنہ کرنے والے کے کام میں مداخلت کرنے سے روکنے کے لئے پورٹ پن کو اندرونی پل اپ کے ساتھ بطور ان پٹ تشکیل دیں۔

OC0A: آؤٹ پٹ میچ آؤٹ پٹ کا موازنہ کریں۔ جب آؤٹ پٹ (DDB0 سیٹ (ایک)) کے طور پر تشکیل دیا جاتا ہے تو PB0 پن ٹائمر / کاؤنٹر 0 کے مقابلے بیرونی آؤٹ پٹ کے طور پر کام کرسکتا ہے۔ OC0A پن PWM موڈ ٹائمر فنکشن کیلئے آؤٹ پٹ پن بھی ہے۔

OC1A: الٹی آؤٹ پٹ موازنہ میچ کا آؤٹ پٹ: آؤٹ پٹ (DDB0 سیٹ) کے طور پر تشکیل پانے پر PB1 پن ٹائمر / کاؤنٹر 0 کا موازنہ میچ B کے لئے بیرونی آؤٹ پٹ کا کام کرسکتا ہے۔ OC1A پن PWM موڈ ٹائمر فنکشن کیلئے الٹی آؤٹ پٹ پن بھی ہے۔

ایس ڈی اے: دو تار وضع سیریل انٹرفیس ڈیٹا۔

AREF: ADC کے لیے بیرونی ینالاگ حوالہ۔ پل اپ اور آؤٹ پٹ ڈرائیور PB0 پر غیر فعال ہیں جب پن کو بیرونی حوالہ یا اندرونی جلد کے طور پر استعمال کیا جاتا ہے۔tagای آر ای ایف پن پر بیرونی کیپسیٹر کے ساتھ حوالہ۔

DI: USI تھری وائر وضع میں ڈیٹا ان پٹ۔ یو ایس آئی تھری وائر موڈ عام پورٹ افعال کو اوور رائڈ نہیں کرتا ہے ، لہذا پن کو ڈی آئی فنکشن کے لئے ایک ان پٹ کے طور پر تشکیل دینا ضروری ہے۔

PCINT0: پن تبدیل کریں مداخلت کا منبع 0۔

جدول 10-4 اور جدول 10-5 پورٹ بی کے متبادل افعال کو اوور رائیڈنگ سگنلز سے وابستہ کریں شکل 10-5 صفحہ 58.

جدول 10-4۔ PB میں متبادل افعال کے لیے سگنلز کو اوور رائیڈ کرنا[5:3]

سگنل کا نام	PB5 / RESET / ADC0 / PCINT5	PB4/ADC2/XTAL2/ OC1B/PCINT4	PB3/ADC3/XTAL1/ OC1B/PCINT3
پی یو او	RSTDISBL(1) W DWEN(1)	0	0
پی او او	1	0	0
ڈی ڈی او ای	RSTDISBL(1) W DWEN(1)	0	0
ڈی ڈی او وی	ڈیبگ وائر ٹرانسمیٹ	0	0
پی وی او	0	OC1B اہل کریں	OC1B اہل کریں
پی وی او وی	0	OC1B۔	OC1B۔
پی ٹی او ای	0	0	0
ڈایئو	RSTDISBL(1) + (PCINT5 • PCIE + ADC0D)	PCINT4 • PCIE + ADC2D۔	PCINT3 • PCIE + ADC3D۔
DIEOV	ADC0D۔	ADC2D۔	ADC3D۔
DI	PCINT5 ان پٹ	PCINT4 ان پٹ	PCINT3 ان پٹ
اے آئی او	ری سیٹ ان پٹ ، ADC0 ان پٹ	ADC2 ان پٹ	ADC3 ان پٹ

نوٹ: جب فیوز "0" ہو (پروگرام شدہ)۔

جدول 10-5۔ PB میں متبادل افعال کے لیے سگنلز کو اوور رائیڈ کرنا[2:0]

سگنل کا نام	PB2/SCK/ADC1/T0/ USCK/SCL/INT0/PCINT2	PB1/MISO/DO/AIN1/ OC1A/OC0B/PCINT1	PB0/MOSI/DI/SDA/AIN0/AR EF/OC1A/OC0A/ PCINT0۔
پی یو او	USI_TWO_WIRE۔	0	USI_TWO_WIRE۔
پی او او	0	0	0
ڈی ڈی او ای	USI_TWO_WIRE۔	0	USI_TWO_WIRE۔
ڈی ڈی او وی	(USI_SCL_HOLD + PORTB2) • DDB2	0	(ایس ڈی اے + پورٹ بی0) • ڈی ڈی بی 0
پی وی او	USI_TWO_WIRE • DDB2۔	OC0B قابل + OC1A قابل + USI_THREE_WIRE	OC0A قابل + OC1A قابل + (USI_TWO_WIRE) DDB0)
پی وی او وی	0	OC0B + OC1A + DO۔	OC0A + OC1A۔
پی ٹی او ای	یو ایس آئی ٹی سی	0	0
ڈایئو	PCINT2 • PCIE + ADC1D + USISIE۔	PCINT1 • PCIE + AIN1D۔	PCINT0 • PCIE + AIN0D + USISIE۔
DIEOV	ADC1D۔	AIN1D۔	AIN0D۔
DI	T0 / USCK / SCL / INT0 / PCINT2 ان پٹ	PCINT1 ان پٹ	DI / SDA / PCINT0 ان پٹ
اے آئی او	ADC1 ان پٹ	ینالاگ موازنہ کرنے والا منفی ان پٹ	ینالاگ موازنہ کرنے والا مثبت ان پٹ

تفصیل درج کریں

ایم سی یو سی آر - ایم سی یو کنٹرول رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x35	BODS	پی یو ڈی	SE	ایس ایم 1	ایس ایم 0	BODSE	ISC01	ISC00	ایم سی یو سی آر
پڑھیں/لکھیں۔	R	R/W	R/W	R/W	R/W	R	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

بٹ 6 - پی یو ڈی: پل اپ اپ ڈس ایبل

جب یہ تھوڑا سا ایک پر لکھا جاتا ہے تو ، I / O بندرگاہوں میں پل اپس غیر فعال ہوجاتے ہیں یہاں تک کہ اگر DDxn اور PORTxn رجسٹرز کو پل اپس ({DDxn، PORTxn 0 = 01bXNUMX) کو اہل بنانے کے لئے تشکیل دیا گیا ہو۔ دیکھیں صفحہ 54 پر "پن کی تشکیل" اس خصوصیت کے بارے میں مزید تفصیلات کے ل.

پورٹ بی۔ پورٹ بی ڈیٹا رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x18	–	–	پورٹ بی 5	پورٹ بی 4	پورٹ بی 3	پورٹ بی 2	پورٹ بی 1	پورٹ بی 0	پورٹ بی
پڑھیں/لکھیں۔	R	R	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

ڈی ڈی آر بی۔ پورٹ بی ڈیٹا ڈائریکشن رجسٹر

بٹ	7	6	5	4	3	2	1	0
0x17	–	–	ڈی ڈی بی 5	ڈی ڈی بی 4	ڈی ڈی بی 3	ڈی ڈی بی 2	ڈی ڈی بی 1	ڈی ڈی بی 0	ڈی ڈی آر بی
پڑھیں/لکھیں۔	R	R	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	0	0	0	0	0	0	0	0

پنب - پورٹ بی ان پٹ پِنوں کا پتہ

بٹ	7	6	5	4	3	2	1	0
0x16	–	–	پن بی 5	پن بی 4	پن بی 3	پن بی 2	پن بی 1	پن بی 0	پنب
پڑھیں/لکھیں۔	R	R	R/W	R/W	R/W	R/W	R/W	R/W
ابتدائی قدر	0	0	N/A	N/A	N/A	N/A	N/A	N/A

پی ڈبلیو ایم کے ساتھ 8 بٹ ٹائمر / کاؤنٹر 0

خصوصیات

دو آزاد آؤٹ پٹ یونٹ کا موازنہ کریں

ڈبل بفر شدہ آؤٹ پٹ رجسٹر کا موازنہ کریں

موازنہ میچ پر ٹائمر صاف کریں (آٹو ری لوڈ)

غلطی سے پاک ، فیز درست پلس کی چوڑائی ماڈیولر (PWM)

متغیر PWM مدت

فریکوئینسی جنریٹر

تین آزاد مداخلت ذرائع (TOV0 ، OCF0A ، اور OCF0B)

ختمview

ٹائمر / کاؤنٹر 0 ایک عام مقصد 8 بٹ ٹائمر / کاؤنٹر ماڈیول ہے ، جس میں دو آزاد آؤٹ پٹ موازنہ یونٹس ہیں ، اور پی ڈبلیو ایم سپورٹ ہے۔ یہ پروگرام کو درست طریقے سے چلانے کا وقت (ایونٹ مینجمنٹ) اور لہر نسل کی اجازت دیتا ہے۔

8 بٹ ٹائمر / کاؤنٹر کا ایک آسان بلاک ڈایاگرام میں دکھایا گیا ہے شکل 11-1. I / O پنوں کی اصل جگہ کے ل to ، رجوع کریں صفحہ 25 پر "پن آؤٹ ایٹنی 45/85/2". I / O بٹس اور I / O پنوں سمیت ، CPU قابل رسائ I / O رجسٹر ، کو بولڈ میں دکھایا گیا ہے۔ آلہ سے متعلق I / O رجسٹر اور بٹ مقامات کو درج کیا گیا ہے صفحہ 77 پر "رجسٹر تفصیل".

ٹائمر/کاؤنٹر (TCNT0) اور آؤٹ پٹ کمپیئر رجسٹر (OCR0A اور OCR0B) 8 بٹ رجسٹر ہیں۔ مداخلت کی درخواست (تصویر میں Int.Req کا مخفف) تمام سگنل ٹائمر انٹرپٹ فلیگ رجسٹر (TIFR) میں نظر آتے ہیں۔ تمام رکاوٹوں کو انفرادی طور پر ٹائمر انٹرپٹ ماسک رجسٹر (TIMSK) کے ساتھ ماسک کیا جاتا ہے۔ TIFR اور TIMSK کو تصویر میں نہیں دکھایا گیا ہے۔

ٹائمر/کاؤنٹر کو اندرونی طور پر، prescaler کے ذریعے، یا T0 پن پر کسی بیرونی گھڑی کے ذریعہ سے کلاک کیا جا سکتا ہے۔ کلاک سلیکٹ لاجک بلاک کنٹرول کرتا ہے کہ ٹائمر/کاؤنٹر کس کلاک سورس اور ایج کو اپنی ویلیو بڑھانے (یا کمی) کے لیے استعمال کرتا ہے۔ گھڑی کا کوئی ذریعہ منتخب نہ ہونے پر ٹائمر/کاؤنٹر غیر فعال ہوتا ہے۔ کلاک سلیکٹ منطق سے حاصل ہونے والے آؤٹ پٹ کو ٹائمر کلاک (clkT0) کہا جاتا ہے۔

ڈبل بفر والے آؤٹ پٹ موازنہ کے رجسٹر (OCR0A اور OCR0B) کو ہر وقت ٹائمر / کاؤنٹر کی قیمت سے موازنہ کیا جاتا ہے۔ موازنہ کا نتیجہ آؤٹ پٹ موازنہ پنوں (OC0A اور OC0B) پر پی ڈبلیو ایم یا متغیر فریکوئینسی آؤٹ پٹ پیدا کرنے کیلئے Waveform Generator کے ذریعہ استعمال کیا جاسکتا ہے۔ صفحہ 69 پر "آؤٹ پٹ موازنہ یونٹ" دیکھیں۔ تفصیلات کے ل. موازنہ میچ ایونٹ موازنہ پرچم (OCF0A یا OCF0B) بھی طے کرے گا جسے آؤٹ پٹ موازنہ کی مداخلت کی درخواست پیدا کرنے کے لئے استعمال کیا جاسکتا ہے۔

تعریفیں

اس حصے میں بہت سارے رجسٹر اور بٹ ریفرنس عام شکل میں لکھے گئے ہیں۔ ایک نچلا معاملہ "این" ٹائمر / کاؤنٹر نمبر کی جگہ لے لیتا ہے ، اس معاملے میں۔ ایک نچلا کیس "ایکس" آؤٹ پٹ موازنہ یونٹ کی جگہ لے لیتا ہے ، اس معاملے میں یونٹ اے کا موازنہ کریں یا یونٹ بی کا موازنہ کریں۔ تاہم ، جب رجسٹر کا استعمال کرتے ہوئے یا تھوڑا سا وضاحتیں کسی پروگرام میں ، ٹائمر / کاؤنٹر 0 کاؤنٹر ویلیو تک رسائی کے ل the ، عین مطابق فارم کا استعمال کرنا چاہئے ، جیسے ، TCNT0۔

میں تعریفیں جدول 11-1 پوری دستاویز میں بھی بڑے پیمانے پر استعمال ہوتے ہیں۔

جدول 11-1۔ تعریفیں

مستقل	تفصیل
نیچے	کاؤنٹر BOTTOM تک جاتا ہے جب یہ 0x00 ہوجاتا ہے
MAX	جب 0xFF (اعشاریہ 255) ہوجاتا ہے تو کاؤنٹر اس کی زیادہ سے زیادہ حد تک پہنچ جاتا ہے
ٹاپ	کاؤنٹر TOP تک پہنچتا ہے جب یہ گنتی ترتیب میں اعلی قیمت کے برابر ہوجاتا ہے۔ ٹاپ ویلیو کو مقررہ قدر 0xFF (MAX) یا OCR0A رجسٹر میں محفوظ کردہ قدر مقرر کی جاسکتی ہے۔ اسائنمنٹ کا انحصار آپریشن کے موڈ پر ہوتا ہے

ٹائمر / کاؤنٹر پریسکلر اور گھڑی کے ذرائع

ٹائمر / کاؤنٹر کو کسی اندرونی یا بیرونی گھڑی کے ذریعہ سے گھڑا کیا جاسکتا ہے۔ گھڑی کے منبع کا انتخاب کلاک سلیکٹ منطق کے ذریعہ کیا جاتا ہے جسے گھڑی کے انتخاب (c) بٹس کے ذریعے ٹائمر / کاؤنٹر 0 کنٹرول رجسٹر (TCCR0B) میں واقع ہوتا ہے۔

پریسکلر کے ساتھ اندرونی گھڑی کا ماخذ

ٹائمر/کاؤنٹر0 کو سسٹم کلاک کے ذریعے براہ راست کلاک کیا جا سکتا ہے (CS0 [2:0] = 1 سیٹ کرکے)۔ یہ سسٹم کلاک فریکوئنسی (fCLK_I/O) کے برابر زیادہ سے زیادہ ٹائمر/کاؤنٹر کلاک فریکوئنسی کے ساتھ تیز ترین آپریشن فراہم کرتا ہے۔ متبادل طور پر، prescaler کے چار نلکوں میں سے ایک کو گھڑی کے ذریعہ کے طور پر استعمال کیا جا سکتا ہے۔ پہلے سے تیار کی گئی گھڑی میں کسی ایک کی فریکوئنسی ہوتی ہے۔

پریسلر ری سیٹ کریں

پری سکیلر مفت چل رہا ہے ، یعنی یہ ٹائمر/کاؤنٹر 0 کی گھڑی منتخب منطق سے آزادانہ طور پر کام کرتا ہے۔ چونکہ ٹائمر/کاؤنٹر کلاک سلیکٹ سے پری سکیلر متاثر نہیں ہوتا ہے ، اس لیے پری سکیلر کی حالت ان حالات کے لیے مضمر ہوگی جہاں پری سکیلڈ گھڑی استعمال ہوتی ہے۔ ایک سابقampپری سکلنگ آرٹفیکٹ کا وقت تب ہوتا ہے جب ٹائمر/کاؤنٹر کو فعال کیا جاتا ہے اور پریسکلر (6> CS0 [2: 0]> 1) کے ذریعے گھڑی جاتی ہے۔ سسٹم کلاک سائیکلوں کی تعداد جب سے ٹائمر کو پہلی گنتی کے لیے فعال کیا جاتا ہے 1 سے N+1 سسٹم کلاک سائیکل تک ہوسکتا ہے ، جہاں N پریسکلر تقسیم کرنے والے (8 ، 64 ، 256 ، یا 1024) کے برابر ہوتا ہے۔

پروگرام پر عمل درآمد کیلئے ٹائمر / کاؤنٹر کی ہم وقت سازی کے لئے پریسلر ری سیٹ کا استعمال کرنا ممکن ہے۔

بیرونی گھڑی کا ماخذ

T0 پن پر لاگو ایک بیرونی گھڑی کا ذریعہ ٹائمر/کاؤنٹر کلاک (clkT0) کے طور پر استعمال کیا جا سکتا ہے۔ T0 پن s ہے۔ampپن سنکرونائزیشن منطق کے ذریعہ ہر نظام گھڑی کے چکر میں ایک بار قیادت کی۔ مطابقت پذیر (sampقیادت) سگنل پھر گزر جاتا ہے۔

ایج ڈیٹیکٹر کے ذریعے۔ شکل 11-2 T0 سنکرونائزیشن اور ایج ڈیٹیکٹر لاجک کا ایک فعال مساوی بلاک ڈایاگرام دکھاتا ہے۔ رجسٹر اندرونی سسٹم کلاک (clkI/O) کے مثبت کنارے پر بند کیے جاتے ہیں۔ اندرونی نظام کی گھڑی کے اعلی دورانیے میں لیچ شفاف ہے۔

کنارے کا پتہ لگانے والا ہر مثبت (CS0[0:2] = 0) یا منفی (CS7[0:2] = 0) کنارے کے لیے ایک clkT6 پلس تیار کرتا ہے جس کا یہ پتہ لگاتا ہے۔

پلس کی چوڑائی ماڈولیشن (پی ڈبلیو ایم) طریقوں میں سے کسی کو استعمال کرتے وقت OCR0x رجسٹر دوگنا بفر کرتے ہیں۔ معمولی اور صاف ٹائمر آن کمپیئر (سی ٹی سی) طریق کار کے لئے ، ڈبل بفرنگ غیر فعال ہے۔ ڈبل بفرنگ رجسٹریوں کا موازنہ کریں گنتی ترتیب کے اوپر یا نیچے کی طرف OCR0x کی تازہ کاری کو مطابقت پذیر بناتا ہے۔ مطابقت پذیری عجیب لمبائی ، غیر سڈول PWM دالوں کی موجودگی کو روکتی ہے ، جس سے آؤٹ پٹ خرابی سے پاک ہوجاتا ہے۔

OCR0x رجسٹر تک رسائی پیچیدہ معلوم ہوسکتی ہے ، لیکن ایسا نہیں ہے۔ جب ڈبل بفرننگ فعال ہوجاتا ہے تو ، سی پی یو کو OCR0x بفر رجسٹر تک رسائی حاصل ہوتی ہے ، اور اگر ڈبل بفرنگ غیر فعال ہے تو سی پی یو او سی آر0x کو براہ راست رسائی حاصل کرسکتا ہے۔

زبردستی آؤٹ پٹ کا موازنہ کریں

نان پی ڈبلیو ایم ویوفورم جنریشن طریقوں میں ، موازنہ کنندہ کے میچ آؤٹ پٹ کو فورس آؤٹ پٹ موازنہ (FOC0x) بٹ پر ایک لکھ کر مجبور کیا جاسکتا ہے۔ زبردستی موازنہ میچ OCF0x پرچم طے نہیں کرے گا یا ٹائمر کو دوبارہ لوڈ / صاف نہیں کرے گا ، لیکن OC0x پن کو اپ ڈیٹ کیا جائے گا جیسے کوئی حقیقی موازنہ میچ ہو (COM0x [1: 0] بٹس کی ترتیبات کی وضاحت کرتی ہے کہ آیا OC0x پن سیٹ ہے ، صاف ہے) یا ٹوگل)۔

میچ مسدود کرنے کا موازنہ TCNT0 لکھنے سے کریں

TCNT0 رجسٹر میں تمام CPU تحریری عمل اگلے ٹائمر گھڑی کے دور میں ہونے والے کسی بھی موازنہ میچ کو روکیں گے ، یہاں تک کہ ٹائمر بند ہونے پر بھی۔ جب یہ ٹائمر / کاؤنٹر گھڑی فعال ہوجائے گی تو یہ خصوصیت OCR0x کو TCNT0 کی طرح قدر میں ابتدا کرنے کی اجازت دیتی ہے۔

آؤٹ پٹ موازنہ یونٹ کا استعمال کرتے ہوئے

چونکہ کسی بھی طریقہ کار میں TCNT0 لکھنے سے ایک ٹائمر گھڑی کے چکر کے لئے تمام موازنہ میچز کو روک دیا جائے گا ، لہذا آؤٹ پٹ موازنہ یونٹ کا استعمال کرتے وقت TCNT0 تبدیل کرتے وقت اس میں خطرہ لاحق ہوتے ہیں ، آزادانہ طور پر کہ ٹائمر / کاؤنٹر چل رہا ہے یا نہیں۔ اگر TCNT0 پر لکھی گئی قیمت OCR0x قدر کے برابر ہے تو ، موازنہ میچ چھوٹ جائے گا ، جس کے نتیجے میں غلط ویوورفورم جنریشن پیدا ہوگا۔ اسی طرح ، جب کاؤنٹر نیچے گنتی ہے تو TCNT0 قدر BOTTOM کے برابر مت لکھیں۔

OC0x کا سیٹ اپ پورٹ پن کے لئے ڈیٹا ڈائریکشن رجسٹر ترتیب دینے سے پہلے انجام دینا چاہئے۔ OC0x ویلیو کو سیٹ کرنے کا آسان ترین طریقہ یہ ہے کہ نارمل موڈ میں فورس آؤٹ پٹ کمپیئر (FOC0x) اسٹروب بٹس کا استعمال کریں۔ OC0x رجسٹر اپنی اقدار کو برقرار رکھتے ہیں یہاں تک کہ Waveform جنریشن طریقوں کے مابین بدلا جاتا ہے۔

آگاہ رہیں کہ COM0x [1: 0] بٹس موازنہ کی قیمت کے ساتھ مل کر ڈبل نہیں ہوتے ہیں۔ COM0x [1: 0] بٹس کو تبدیل کرنا فوری طور پر نافذ ہوجائے گا۔

میچ آؤٹ پٹ یونٹ کا موازنہ کریں

موازنہ آؤٹ پٹ وضع (COM0x [1: 0]) بٹس کے دو کام ہوتے ہیں۔ ویوفارم جنریٹر COM0x [1: 0] بٹس کو اگلے موازنہ میچ میں آؤٹ پٹ موازنہ (OC0x) حالت کی وضاحت کے لئے استعمال کرتا ہے۔ نیز ، COM0x [1: 0] بٹس OC0x پن آؤٹ پٹ ذریعہ کو کنٹرول کرتے ہیں۔ شکل 11-6 COM0x [1: 0] بٹ سیٹنگ سے متاثر منطق کا ایک آسان منصوبہ بناتا ہے۔ I / O اندراجات ، I / O بٹس ، اور اعداد و شمار میں I / O پنوں کو بولڈ میں دکھایا گیا ہے۔ COM0x [1: 0] بٹس سے متاثر ہونے والے صرف I / O پورٹ کنٹرول رجسٹر (DDR اور PORT) کے کچھ حصے دکھائے گئے ہیں۔ جب OC0x حالت کا حوالہ دیتے ہیں تو ، حوالہ داخلی OC0x رجسٹر کے لئے ہوتا ہے ، OC0x پن نہیں۔ اگر سسٹم کی دوبارہ ترتیب واقع ہوتی ہے تو ، OC0x رجسٹر کو "0" پر دوبارہ ترتیب دیا جاتا ہے۔

جب OC0A / OC0B I / O پن سے منسلک ہوتا ہے تو ، COM0A [1: 0] / COM0B [1: 0] بٹس کا کام WGM0 [2: 0] بٹ سیٹنگ پر منحصر ہوتا ہے۔ جدول 11-2 جب WGM0 [1: 0] بٹس عام یا CTC وضع (نان PWM) پر سیٹ کیے جاتے ہیں تو COM0x [2: 0] بٹ فعالیت دکھاتا ہے۔

جدول 11-2۔ آؤٹ پٹ موڈ، نان پی ڈبلیو ایم موڈ کا موازنہ کریں۔

COM0A1 COM0B1۔	COM0A0 COM0B0۔	تفصیل
0	0	عمومی پورٹ آپریشن ، OC0A / OC0B منقطع۔
0	1	موازنہ میچ پر OC0A / OC0B ٹوگل کریں
1	0	موازنہ میچ پر OC0A / OC0B کو صاف کریں
1	1	OC0A / OC0B کا موازنہ میچ پر مقرر کریں

جدول 11-3 جب WGM0 [1: 0] بٹس تیزی سے PWM وضع پر سیٹ کیے جاتے ہیں تو COM0x [2: 0] بٹ فعالیت دکھاتا ہے۔

جدول 11-3۔ آؤٹ پٹ موڈ، فاسٹ پی ڈبلیو ایم موڈ کا موازنہ کریں۔(1)

COM0A1 COM0B1۔	COM0A0 COM0B0۔	تفصیل
0	0	عمومی پورٹ آپریشن ، OC0A / OC0B منقطع۔
0	1	محفوظ
1	0	موازنہ میچ پر OC0A / OC0B کو صاف کریں ، BOTTOM پر OC0A / OC0B سیٹ کریں (نان الورٹنگ موڈ)
1	1	OC0A / OC0B کا موازنہ میچ پر مقرر کریں ، BOTTOM پر OC0A / OC0B کو صاف کریں (الٹا موڈ)

نوٹ: ایک خاص صورت اس وقت ہوتی ہے جب OCR0A یا OCR0B TOP کے برابر ہو اور COM0A1/COM0B1 سیٹ ہو۔ اس صورت میں، موازنہ میچ کو نظر انداز کیا جاتا ہے، لیکن سیٹ یا کلیئر BOTTOM پر کیا جاتا ہے۔ دیکھیں صفحہ 73 پر "فاسٹ پی ڈبلیو ایم وضع" مزید تفصیلات کے لیے

جدول 11-4 جب WGM0 [1: 0] بٹس درست PWM وضع کرنے کے لئے سیٹ کیے جاتے ہیں تو COM0x [2: 0] بٹ فعالیت دکھاتا ہے۔

جدول 11-4۔ آؤٹ پٹ موڈ، فیز درست پی ڈبلیو ایم موڈ کا موازنہ کریں۔(1)

COM0A1 COM0B1۔	COM0A0 COM0B0۔	تفصیل
0	0	عمومی پورٹ آپریشن ، OC0A / OC0B منقطع۔
0	1	محفوظ
1	0	اپ گنتی کے وقت موازنہ میچ پر OC0A / OC0B کو صاف کریں۔ نیچے گنتی ہونے پر OC0A / OC0B کا موازنہ میچ پر سیٹ کریں۔
1	1	اپ گنتی کے وقت موازنہ میچ پر OC0A / OC0B سیٹ کریں۔ نیچے گنتی ہونے پر موازنہ میچ پر OC0A / OC0B کو صاف کریں۔

نوٹ: 1. ایک خاص صورت اس وقت ہوتی ہے جب OCR0A یا OCR0B TOP کے برابر ہو اور COM0A1/COM0B1 سیٹ ہو۔ اس صورت میں، موازنہ میچ کو نظر انداز کر دیا جاتا ہے، لیکن سیٹ یا کلیئر TOP پر کیا جاتا ہے۔ دیکھیں صفحہ 74 پر "فیز کریکٹ پی ڈبلیو ایم وضع" مزید تفصیلات کے لیے

بٹس 3: 2 - Res: محفوظ شدہ بٹس

یہ بٹس اے ٹی ٹینی 25/45/85 میں محفوظ بٹس ہیں اور ہمیشہ صفر کے طور پر پڑھیں گے۔

بٹس 1: 0 - WGM0 [1: 0]: ویوفارم جنریشن وضع

TCCR02B رجسٹر میں پائے جانے والے WGM0 بٹ کے ساتھ مل کر ، یہ بٹس کاؤنٹر کی گنتی کی ترتیب ، زیادہ سے زیادہ (TOP) کاؤنٹر ویلیو کا ذریعہ ، اور کس طرح کے طول و عرض کی نسل کو استعمال کرنے کے ل control ، کنٹرول کرتے ہیں۔ جدول 11-5. ٹائمر / کاؤنٹر یونٹ کے تعاون سے چلائے جانے والے آپریشن کے طریقے یہ ہیں: نارمل موڈ (کاؤنٹر) ، موازنہ میچ (سی ٹی سی) موڈ پر کلئیر ٹائمر ، اور پلس کی چوڑائی ماڈیولیشن (پی ڈبلیو ایم) کی دو اقسام (ملاحظہ کریں) "آپریشن کے طریقوں" صفحہ 71 پر).

جدول 11-5۔ ویوفارم جنریشن موڈ بٹ کی تفصیل

موڈ	ڈبلیو جی ایم 02۔	ڈبلیو جی ایم 01۔	ڈبلیو جی ایم 00۔	آپریشن کا ٹائمر / کاؤنٹر وضع	ٹاپ	پر OCRx کی تازہ کاری	TOV پرچم سیٹ کریں
0	0	0	0	نارمل	0xFF	فوری	MAX(1)
1	0	0	1	پی ڈبلیو ایم ، فیز درست	0xFF	ٹاپ	نیچے(2)
2	0	1	0	سی ٹی سی	او سی آر اے	فوری	MAX(1)
3	0	1	1	فاسٹ پی ڈبلیو ایم	0xFF	نیچے(2)	MAX(1)
4	1	0	0	محفوظ	–	–	–
5	1	0	1	پی ڈبلیو ایم ، فیز درست	او سی آر اے	ٹاپ	نیچے(2)
6	1	1	0	محفوظ	–	–	–
7	1	1	1	فاسٹ پی ڈبلیو ایم	او سی آر اے	نیچے(2)	ٹاپ

Bit 7 - FOC0A: فورس آؤٹ پٹ کا موازنہ

FOC0A بٹ صرف اس وقت فعال ہے جب WGM بٹس غیر PWM وضع کی وضاحت کرتی ہے۔

تاہم ، مستقبل کے آلات کے ساتھ مطابقت کو یقینی بنانے کے ل P ، جب PWM وضع میں کام کرتے وقت TCCR0B لکھا جاتا ہے تو یہ تھوڑا سا صفر پر سیٹ ہونا چاہئے۔ جب FOC0A بٹ پر ایک منطقی تحریر کرتے ہیں تو ، ایک فوری موازنہ میچ Waveform جنریشن یونٹ پر مجبور کیا جاتا ہے۔ OC0A آؤٹ پٹ کو اس کی COM0A [1: 0] بٹس کی ترتیب کے مطابق تبدیل کیا گیا ہے۔ نوٹ کریں کہ FOC0A بٹ اسٹروب کی طرح نافذ ہے۔ لہذا یہ COM0A [1: 0] بٹس میں موجود قیمت ہے جو جبری موازنہ کے اثر کا تعین کرتی ہے۔

ایک FOC0A اسٹروب کوئی رکاوٹ پیدا نہیں کرے گا ، اور نہ ہی OCR0A کو بطور TOP استعمال کرکے سی ٹی سی موڈ میں ٹائمر کو صاف کرے گا۔ FOC0A بٹ ہمیشہ صفر کی طرح پڑھا جاتا ہے۔

بٹ 6 - ایف او سی 0 بی: فورس آؤٹ پٹ کا موازنہ کریں بی

FOC0B بٹ صرف اس وقت فعال ہے جب WGM بٹس غیر PWM وضع کی وضاحت کرتی ہے۔

تاہم ، مستقبل کے آلات کے ساتھ مطابقت کو یقینی بنانے کے ل P ، جب PWM وضع میں کام کرتے وقت TCCR0B لکھا جاتا ہے تو یہ تھوڑا سا صفر پر سیٹ ہونا چاہئے۔ جب FOC0B بٹ پر ایک منطقی تحریر کرتے ہیں تو ، فوری طور پر موازنہ میچ Waveform جنریشن یونٹ پر مجبور کیا جاتا ہے۔ OC0B آؤٹ پٹ کو اس کے COM0B [1: 0] بٹس کی ترتیب کے مطابق تبدیل کیا گیا ہے۔ نوٹ کریں کہ FOC0B بٹ اسٹروب کی طرح نافذ ہے۔ لہذا یہ COM0B [1: 0] بٹس میں موجود قیمت ہے جو جبری موازنہ کے اثر کا تعین کرتی ہے۔

ایک FOC0B اسٹروب کوئی رکاوٹ پیدا نہیں کرے گا ، اور نہ ہی OCR0B کو بطور TOP استعمال کرکے سی ٹی سی موڈ میں ٹائمر کو صاف کرے گا۔

FOC0B بٹ ہمیشہ صفر کی طرح پڑھا جاتا ہے۔

بٹس 5: 4 - Res: محفوظ شدہ بٹس

یہ بٹس اے ٹی ٹینی 25/45/85 میں محفوظ بٹس ہیں اور ہمیشہ صفر کے طور پر پڑھیں گے۔

بٹ 3 - WGM02: Waveform جنریشن وضع

میں تفصیل دیکھیں صفحہ 0 پر "TCCR77A - ٹائمر / کاؤنٹر کنٹرول رجسٹر A".

بٹس 2: 0 - CS0 [2: 0]: گھڑی کا انتخاب

ٹائم / کاؤنٹر کے ذریعہ استعمال کرنے کیلئے گھڑی کے منبع کو منتخب کرنے والے تین گھڑیوں کا انتخاب بٹس۔

جدول 11-6۔ گھڑی سلیکٹ بٹ تفصیل

CS02	CS01	CS00	تفصیل
0	0	0	گھڑی کا کوئی ماخذ نہیں (ٹائمر / کاؤنٹر رک گیا)
0	0	1	clkI/O/(کوئی پریسکلنگ نہیں)
0	1	0	clkI/O/8 (prescaler سے)
0	1	1	clkI/O/64 (prescaler سے)
1	0	0	clkI/O/256 (prescaler سے)
1	0	1	clkI/O/1024 (prescaler سے)
1	1	0	بیرونی گھڑی کا ذریعہ T0 پن پر۔ گرتے ہوئے کنارے پر گھڑی۔
1	1	1	بیرونی گھڑی کا ذریعہ T0 پن پر۔ بڑھتی ہوئی کنارے پر گھڑی.

اگر بیرونی پن موڈیم ٹائمر / کاؤنٹر 0 کے لئے استعمال کیے جاتے ہیں تو ، T0 پن پر ٹرانزیشن کاؤنٹر کو گھڑی کر دیتی ہے چاہے پن کو آؤٹ پٹ کے طور پر تشکیل دیا گیا ہو۔ یہ خصوصیت گنتی پر سافٹ ویئر کنٹرول کرنے کی سہولت دیتی ہے۔

کاؤنٹر اور موازنہ یونٹس

ٹائمر / کاؤنٹر 1 جنرل آپریشن کو سنجیدگی سے متعلق حالت میں بیان کیا گیا ہے اور سنکرروس موڈ میں آپریشن کا تذکرہ صرف اسی صورت میں کیا گیا ہے جب ان دونوں طریقوں کے مابین اختلافات ہوں۔ شکل 12-2 ٹائمر / کاؤنٹر 1 ہم وقت سازی کے اندراج کو بلاک ڈایاگرام اور رجسٹروں کے مابین ہم وقت سازی میں تاخیر دکھاتا ہے۔ نوٹ کریں کہ اعداد و شمار میں گھڑی کے تمام سامان کی تفصیل نہیں دکھائی گئی ہے۔ ٹائمر / کاؤنٹر 1 رجسٹر اقدار کاؤنٹر آپریشن کو متاثر کرنے سے پہلے اندرونی ہم آہنگی کے اندراجات کے ذریعہ گزرتے ہیں ، جو ان پٹ ہم وقت سازی میں تاخیر کا سبب بنتے ہیں۔ رجسٹر TCCR1 ، GTCCR ، OCR1A ، OCR1B ، اور OCR1C رجسٹر لکھنے کے بعد دائیں پڑھ سکتے ہیں۔ ان پٹ اور آؤٹ پٹ مطابقت پذیری کی وجہ سے ٹائمر / کاؤنٹر 1 (ٹی سی این ٹی 1) رجسٹر اور جھنڈوں (OCF1A ، OCF1B ، اور TOV1) کے لئے پڑھنے والی بیک ویلیوز میں تاخیر ہوتی ہے۔

ٹائمر / کاؤنٹر 1 میں اعلی ریزولوشن اور کم درستگی کے مواقع کے ساتھ اعلی درستگی کا استعمال شامل ہے۔ یہ 8 میگا ہرٹز (یا کم اسپیڈ موڈ میں 64 میگا ہرٹز) تک گھڑی کی رفتار کا استعمال کرتے ہوئے دو درست ، تیز رفتار ، 32 بٹ پلس کی چوڑائی ماڈیولرز کی بھی حمایت کرسکتا ہے۔ اس موڈ میں ، ٹائمر / کاؤنٹر 1 اور آؤٹ پٹ موازنہ کے رجسٹر دوہری اسٹینڈ اکیلے پی ڈبلیو ایم کے طور پر کام کرتے ہیں جن میں غیر اوورلیپنگ غیر الٹ اور الٹی آؤٹ پٹ ہوتے ہیں۔ کا حوالہ دیتے ہیں صفحہ 86 اس فنکشن کے بارے میں تفصیلی وضاحت کے لئے۔ اسی طرح ، اعلی نسخہ سازی کے مواقع اس یونٹ کو کم رفتار افعال یا عین وقت افعال کے لئے کارآمد بناتے ہیں جو کبھی کبھار افعال کے ساتھ ہوں۔

شکل 12-2۔ ٹائمر/کاؤنٹر 1 سنکرونائزیشن رجسٹر بلاک ڈایاگرام۔

ٹائمر / کاؤنٹر 1 اور پریسکلر کسی بھی گھڑی کے منبع سے سی پی یو چلانے کی اجازت دیتے ہیں جبکہ پریسلر تیز رفتار 64 میگاہرٹز (یا 32 میگاہرٹز کم اسپیڈ موڈ میں) پی سی کے گھڑی کو غیر سنجیدہ حالت میں چلارہا ہے۔

نوٹ کریں کہ سسٹم گھڑی کی فریکوئنسی پی سی کے تعدد کے ایک تہائی سے کم ہونی چاہئے۔ جب نظام کی گھڑی زیادہ ہو تو اسائنکرونوس ٹائمر / کاؤنٹر 1 کی ہم وقت سازی کے طریقہ کار کو پی سی کے کے کم از کم دو کناروں کی ضرورت ہوتی ہے۔ اگر سسٹم گھڑی کی فریکوئنسی بہت زیادہ ہے تو ، یہ خطرہ ہے کہ ڈیٹا یا کنٹرول کی قدریں ضائع ہوجاتی ہیں۔

درج ذیل شکل 12-3 ٹائمر / کاؤنٹر 1 کیلئے بلاک ڈایاگرام دکھاتا ہے۔

جدول 12-1۔ پی ڈبلیو ایم موڈ میں موڈ سلیکٹ کا موازنہ کریں۔

COM1x1۔	COM1x0۔	پن کا موازنہ کرنے پر آؤٹ پٹ پر اثر
0	0	OC1x مربوط نہیں ہے۔ OC1x مربوط نہیں ہے۔
0	1	OC1x موازنہ میچ پر کلیئر ہوگیا۔ جب سیٹ کریں TTCNT1 = $ 00۔ OC1x مقابلے کا میچ پر سیٹ۔ جب TCNT1 = $ 00 صاف ہوجاتا ہے۔
1	0	OC1x موازنہ میچ پر کلیئر ہوگیا۔ جب TCNT1 = $ 00 مقرر کریں۔ OC1x مربوط نہیں ہے۔
1	1	OC1x سیٹ موازنہ میچ پر۔ جب TCNT1 = $ 00 صاف ہوجاتا ہے۔ OC1x مربوط نہیں ہے۔

اے ڈی سی کی خصوصیات

جدول 21-8۔ ADC کی خصوصیات، سنگل اینڈیڈ چینلز۔ TA = -40°C سے +85°C

علامت	پیرامیٹر	حالت	کم از کم	ٹائپ کریں۔	زیادہ سے زیادہ	یونٹس
	قرارداد				10	بٹس
	مطلق درستگی (بشمول INL ، DNL ، اور Quantiization ، حاصل اور آفسیٹ کی غلطیاں)	VREF = 4V، VCC = 4V، ADC گھڑی = 200 kHz		2		ایل ایس بی
		VREF = 4V، VCC = 4V، ADC گھڑی = 1 میگاہرٹز		3		ایل ایس بی
		VREF = 4V، VCC = 4V، ADC گھڑی = 200 kHz شور کم کرنے کا طریقہ		1.5		ایل ایس بی
		VREF = 4V، VCC = 4V، ADC گھڑی = 1 میگاہرٹز شور کم کرنے کا طریقہ		2.5		ایل ایس بی
	انٹیگرل نان لکیریٹی (INL) (آفسیٹ کے بعد درستگی اور حاصل انشانکن)	VREF = 4V، VCC = 4V، ADC گھڑی = 200 kHz		1		ایل ایس بی
	فرق غیر لکیریٹی (DNL)	VREF = 4V، VCC = 4V، ADC گھڑی = 200 kHz		0.5		ایل ایس بی
	غلطی	VREF = 4V، VCC = 4V، ADC گھڑی = 200 kHz		2.5		ایل ایس بی
	آفسیٹ میں خرابی	VREF = 4V، VCC = 4V، ADC گھڑی = 200 kHz		1.5		ایل ایس بی
	تبادلوں کا وقت	مفت چل رہا تبادلہ	14		280	.s
	گھڑی تعدد		50		1000	kHz
VIN	ان پٹ جلدtage		جی این ڈی		وی آر ای ایف	V
	ان پٹ بینڈوتھ			38.4		kHz
اے آر ای ایف	خارجی حوالہ جلدtage		2.0		وی سی سی	V
VINT	اندرونی جلد۔tagای حوالہ		1.0	1.1	1.2	V
VINT	اندرونی 2.56V حوالہ (1)	VCC > 3.0V	2.3	2.56	2.8	V
آر آر ای ایف				32		kΩ
بارش	ینالاگ ان پٹ مزاحمت			100		MΩ
	اے ڈی سی آؤٹ پٹ		0		1023	ایل ایس بی

نوٹ: 1. اقدار صرف رہنما خطوط ہیں۔

جدول 21-9۔ ADC کی خصوصیات، مختلف چینلز (یونی پولر موڈ)۔ TA = -40°C سے +85°C

علامت	پیرامیٹر	حالت	کم از کم	ٹائپ کریں۔	زیادہ سے زیادہ	یونٹس
	قرارداد	فائدہ = 1x			10	بٹس
	قرارداد	فائدہ = 20x			10	بٹس
	مطلق درستگی (بشمول INL ، DNL ، اور کوانٹائزیشن ، فائدہ اور آفسیٹ غلطیاں)	فائدہ = 1x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		10.0		ایل ایس بی
		فائدہ = 20x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		20.0		ایل ایس بی
	انٹیگرل نان لکیریٹی (INL) (آفسیٹ کے بعد درستگی اور حاصل کیلیبریشن)	فائدہ = 1x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		4.0		ایل ایس بی
		فائدہ = 20x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		10.0		ایل ایس بی
	غلطی	فائدہ = 1x		10.0		ایل ایس بی
	غلطی	فائدہ = 20x		15.0		ایل ایس بی
	آفسیٹ میں خرابی	فائدہ = 1x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		3.0		ایل ایس بی
	آفسیٹ میں خرابی	فائدہ = 20x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		4.0		ایل ایس بی
	تبادلوں کا وقت	مفت چل رہا تبادلہ	70		280	.s
	گھڑی تعدد		50		200	kHz
VIN	ان پٹ جلدtage		جی این ڈی		وی سی سی	V
وی ڈی آئی ایف ایف	ان پٹ تفریق والیومtage				VREF/گین	V
	ان پٹ بینڈوتھ			4		kHz
اے آر ای ایف	خارجی حوالہ جلدtage		2.0		VCC - 1.0	V
VINT	اندرونی جلد۔tagای حوالہ		1.0	1.1	1.2	V
VINT	اندرونی 2.56V حوالہ (1)	VCC > 3.0V	2.3	2.56	2.8	V
آر آر ای ایف	حوالہ ان پٹ مزاحمت			32		kΩ
بارش	ینالاگ ان پٹ مزاحمت			100		MΩ
	ADC تبادلوں کا آؤٹ پٹ		0		1023	ایل ایس بی

نوٹ: اقدار صرف رہنما خطوط ہیں۔

جدول 21-10۔ ADC کی خصوصیات، مختلف چینلز (بائپولر موڈ)۔ TA = -40°C سے +85°C

علامت	پیرامیٹر	حالت	کم از کم	ٹائپ کریں۔	زیادہ سے زیادہ	یونٹس
	قرارداد	فائدہ = 1x			10	بٹس
	قرارداد	فائدہ = 20x			10	بٹس
	مطلق درستگی (بشمول INL ، DNL ، اور کوانٹائزیشن ، فائدہ اور آفسیٹ غلطیاں)	فائدہ = 1x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		8.0		ایل ایس بی
		فائدہ = 20x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		8.0		ایل ایس بی
	انٹیگرل نان لکیریٹی (INL) (آفسیٹ کے بعد درستگی اور حاصل کیلیبریشن)	فائدہ = 1x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		4.0		ایل ایس بی
		فائدہ = 20x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		5.0		ایل ایس بی
	غلطی	فائدہ = 1x		4.0		ایل ایس بی
	غلطی	فائدہ = 20x		5.0		ایل ایس بی
	آفسیٹ میں خرابی	فائدہ = 1x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		3.0		ایل ایس بی
	آفسیٹ میں خرابی	فائدہ = 20x VREF = 4V، VCC = 5V ADC گھڑی = 50 - 200 kHz		4.0		ایل ایس بی
	تبادلوں کا وقت	مفت چل رہا تبادلہ	70		280	.s
	گھڑی تعدد		50		200	kHz
VIN	ان پٹ جلدtage		جی این ڈی		وی سی سی	V
وی ڈی آئی ایف ایف	ان پٹ تفریق والیومtage				VREF/گین	V
	ان پٹ بینڈوتھ			4		kHz
اے آر ای ایف	خارجی حوالہ جلدtage		2.0		VCC - 1.0	V
VINT	اندرونی جلد۔tagای حوالہ		1.0	1.1	1.2	V
VINT	اندرونی 2.56V حوالہ (1)	VCC > 3.0V	2.3	2.56	2.8	V
آر آر ای ایف	حوالہ ان پٹ مزاحمت			32		kΩ
بارش	ینالاگ ان پٹ مزاحمت			100		MΩ
	ADC تبادلوں کا آؤٹ پٹ		-512		511	ایل ایس بی

انسٹرکشن سیٹ کا خلاصہ

یادداشت	آپریشنز	تفصیل	آپریشن	جھنڈے	# کلاک
مہارت اور منطقی ہدایات
شامل کریں۔	آر ڈی ، آر آر	دو رجسٹر شامل کریں	Rd ← Rd + Rr	زیڈ ، سی ، این ، وی ، ایچ	1
اے ڈی سی	آر ڈی ، آر آر	کیری ٹو رجسٹر کے ساتھ شامل کریں	Rd ← Rd + Rr + C	زیڈ ، سی ، این ، وی ، ایچ	1
ADIW	Rdl، K	فوری الفاظ میں شامل کریں	Rdh:Rdl ← Rdh:Rdl + K	زیڈ ، سی ، این ، وی ، ایس	2
SUB	آر ڈی ، آر آر	دو رجسٹر جمع کروانا	Rd ← Rd – Rr	زیڈ ، سی ، این ، وی ، ایچ	1
سبی	Rd، K	رجسٹر سے مستقل منہا کریں	Rd ← Rd – K	زیڈ ، سی ، این ، وی ، ایچ	1
ایس بی سی	آر ڈی ، آر آر	کیری ٹو رجسٹر کے ساتھ منہا کریں	Rd ← Rd – Rr – C	زیڈ ، سی ، این ، وی ، ایچ	1
ایس بی سی آئی	Rd، K	Reg سے کیری کانسٹیٹینٹ کے ساتھ منہا کریں۔	Rd ← Rd – K – C	زیڈ ، سی ، این ، وی ، ایچ	1
ایس بی آئی ڈبلیو	Rdl، K	کلام سے فورا. منہا کریں	Rdh:Rdl ← Rdh:Rdl – K	زیڈ ، سی ، این ، وی ، ایس	2
اور	آر ڈی ، آر آر	منطقی اور اندراجات	Rd ← Rd ∙ Rr	زیڈ ، این ، وی	1
ANDI	Rd، K	منطقی اور رجسٹر اور مستقل	Rd ← Rd ∙ K	زیڈ ، این ، وی	1
OR	آر ڈی ، آر آر	منطقی یا رجسٹر	Rd ← Rd v Rr	زیڈ ، این ، وی	1
ORI	Rd، K	منطقی یا رجسٹر اور مستقل	Rd ← Rd بمقابلہ K	زیڈ ، این ، وی	1
ای او آر	آر ڈی ، آر آر	خصوصی یا رجسٹر	Rd ← Rd ⊕ Rr	زیڈ ، این ، وی	1
COM	Rd	ایک کی تکمیل	Rd ← 0xFF − Rd	زیڈ ، سی ، این ، وی	1
این ای جی	Rd	دو کی تکمیل	Rd ← 0x00 − Rd	زیڈ ، سی ، این ، وی ، ایچ	1
ایس بی آر	Rd، K	رجسٹر میں بٹ (زبانیں) مرتب کریں	Rd ← Rd بمقابلہ K	زیڈ ، این ، وی	1
سی بی آر	Rd، K	رجسٹر میں صاف بٹ (زبانیں) صاف کریں	Rd ← Rd ∙ (0xFF – K)	زیڈ ، این ، وی	1
INC	Rd	اضافہ	Rd ← Rd + 1	زیڈ ، این ، وی	1
ڈی ای سی	Rd	کمی	Rd ← Rd − 1	زیڈ ، این ، وی	1
TST	Rd	زیرو یا مائنس کیلئے ٹیسٹ	Rd ← Rd ∙ Rd	زیڈ ، این ، وی	1
سی ایل آر	Rd	کلیئر رجسٹر	Rd ← Rd ⊕ Rd	زیڈ ، این ، وی	1
SER	Rd	رجسٹر مقرر کریں	Rd ← 0xFF	کوئی نہیں۔	1
برانچ ہدایات
آر جے ایم پی	k	رشتہ دار چھلانگ	PC ← PC + k + 1	کوئی نہیں۔	2
آئی جے ایم پی		(Z) پر بالواسطہ چھلانگ لگائیں	PC ← Z	کوئی نہیں۔	2
آر سی ایل	k	رشتہ دار سبروٹین کال	PC ← PC + k + 1	کوئی نہیں۔	3
آئی سی اے ایل ایل		(Z) پر بالواسطہ کال	PC ← Z	کوئی نہیں۔	3
RET		سبروٹین ریٹرن	پی سی ← اسٹیک	کوئی نہیں۔	4
RETI		رکاوٹ واپسی	پی سی ← اسٹیک	I	4
سی پی ایس ای	آر ڈی ، آر آر	موازنہ کریں ، اگر برابر ہوں تو چھوڑ دیں	اگر (Rd = Rr) PC ← PC + 2 یا 3	کوئی نہیں۔	1/2/3
CP	آر ڈی ، آر آر	موازنہ کریں۔	Rd - Rr	زیڈ ، این ، وی ، سی ، ایچ	1
سی پی سی	آر ڈی ، آر آر	کیری کے ساتھ موازنہ کریں	Rd − Rr − C	زیڈ ، این ، وی ، سی ، ایچ	1
سی پی آئی	Rd، K	فوری کے ساتھ رجسٹر کا موازنہ کریں	Rd - K	زیڈ ، این ، وی ، سی ، ایچ	1
ایس بی آر سی	Rr ، بی	اگر رجسٹر میں بٹ صاف ہو گیا ہو تو چھوڑ دیں	اگر (Rr(b)=0) PC ← PC + 2 یا 3	کوئی نہیں۔	1/2/3
ایس بی آر ایس	Rr ، بی	اگر رجسٹر میں بٹ سیٹ ہو تو چھوڑ دیں	اگر (Rr(b)=1) PC ← PC + 2 یا 3	کوئی نہیں۔	1/2/3
ایس بی آئی سی	پی ، بی	اگر I / O رجسٹر میں بٹ صاف ہو گیا ہو تو چھوڑ دیں	اگر (P(b)=0) PC ← PC + 2 یا 3	کوئی نہیں۔	1/2/3
ایس بی آئی ایس	پی ، بی	اگر I / O رجسٹر میں بٹ سیٹ ہو تو چھوڑ دیں	اگر (P(b)=1) PC ← PC + 2 یا 3	کوئی نہیں۔	1/2/3
بی آر بی ایس	s، K	برانچ اگر اسٹیٹس فلیگ سیٹ ہو	اگر (SREG(s) = 1) تو PC←PC+k + 1	کوئی نہیں۔	1/2
بی آر بی سی	s، K	برانچ اگر اسٹیٹس پرچم صاف ہو گیا ہے	اگر (SREG(s) = 0) تو PC←PC+k + 1	کوئی نہیں۔	1/2
BREQ	k	برانچ اگر برابر ہے۔	اگر (Z = 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر این ای	k	برانچ اگر برابر نہ ہو۔	اگر (Z = 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر سی ایس	k	برانچ اگر کیری سیٹ کریں	اگر (C = 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر سی سی	k	برانچ اگر کیری کلیئر ہو	اگر (C = 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر ایس ایچ	k	برانچ اگر ایک ہی یا اس سے زیادہ	اگر (C = 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر ایل او	k	برانچ اگر لوئر	اگر (C = 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر ایم آئی	k	شاخ اگر مائنس	اگر (N = 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر پی ایل	k	برانچ اگر پلس	اگر (N = 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر جی ای	k	برانچ اگر گریٹر یا مساوی ، دستخط شدہ	اگر (N ⊕ V= 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر ایل ٹی۔	k	برانچ اگر صفر سے کم ، دستخط شدہ	اگر (N ⊕ V= 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر ایچ ایس	k	برانچ اگر آدھا کیری فلیگ سیٹ کریں	اگر (H = 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر ایچ سی	k	برانچ اگر آدھا کیری جھنڈا صاف ہوگیا	اگر (H = 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر ٹی ایس	k	شاخ اگر ٹی پرچم سیٹ کریں	اگر (T = 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر ٹی سی	k	شاخ اگر ٹی پرچم صاف ہو گیا ہے	اگر (T = 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر وی ایس	k	اگر اوور فلو پرچم سیٹ ہو تو برانچ	اگر (V = 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بی آر وی سی	k	اگر اوور فلو پرچم صاف ہوجائے تو برانچ	اگر (V = 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
برائ	k	اگر مداخلت کو قابل بنایا جائے تو برانچ	اگر ( I = 1) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
برڈ	k	اگر مداخلت سے معذور ہو تو برانچ	اگر ( I = 0) تو PC ← PC + k + 1	کوئی نہیں۔	1/2
بٹ اور بٹ ٹیسٹ کی ہدایات
ایس بی آئی	پی ، بی	I / O رجسٹر میں بٹ لگائیں	I/O(P,b) ← 1	کوئی نہیں۔	2
سی بی آئی	پی ، بی	I / O رجسٹر میں صاف بٹ صاف کریں	I/O(P,b) ← 0	کوئی نہیں۔	2
ایل ایس ایل	Rd	منطقی شفٹ بائیں	Rd(n+1) ← Rd(n), Rd(0) ← 0	زیڈ ، سی ، این ، وی	1
ایل ایس آر	Rd	منطقی شفٹ دائیں	Rd(n) ← Rd(n+1), Rd(7) ← 0	زیڈ ، سی ، این ، وی	1
کردار	Rd	کیری کے ذریعے بائیں گھومیں	Rd(0)←C,Rd(n+1)← Rd(n),C←Rd(7)	زیڈ ، سی ، این ، وی	1
آر او آر	Rd	کیری کے ذریعے دائیں گھمائیں	Rd(7)←C,Rd(n)← Rd(n+1),C←Rd(0)	زیڈ ، سی ، این ، وی	1
اے ایس آر	Rd	ریاضی کی شفٹ دائیں	Rd(n) ← Rd(n+1), n=0..6	زیڈ ، سی ، این ، وی	1

یادداشت	آپریشنز	تفصیل	آپریشن	جھنڈے	# کلاک
تبادلہ	Rd	تبادلہ نبلز	Rd(3..0)←Rd(7..4),Rd(7..4)←Rd(3..0)	کوئی نہیں۔	1
بی ایس ای ٹی	s	فلیگ سیٹ	SREG(s) ← 1	SREG (ے)	1
بی سی ایل آر	s	پرچم صاف	SREG(s) ← 0	SREG (ے)	1
بی ایس ٹی	Rr ، بی	رجسٹر سے ٹی تک بٹ اسٹور	T ← Rr(b)	T	1
بی ایل ڈی	آر ڈی ، بی	T سے رجسٹر تک بٹ بوجھ	Rd(b) ← T	کوئی نہیں۔	1
ایس ای سی		کیری سیٹ کریں	ج ← 1	C	1
سی ایل سی		صاف کیری	ج ← 0	C	1
سین		منفی پرچم طے کریں	ن ← 1	N	1
سی ایل این		منفی پرچم صاف کریں	ن ← 0	N	1
SEZ		زیرو فلیگ سیٹ کریں	Z ← 1	Z	1
سی ایل زیڈ		صفر پرچم صاف کریں	Z ← 0	Z	1
SEI		عالمی مداخلت کو فعال کریں۔	میں ← 1	I	1
سی ایل آئی		عالمی مداخلت غیر فعال	میں ← 0	I	1
SES		دستخط شدہ ٹیسٹ پرچم طے کریں	S ← 1	S	1
سی ایل ایس		دستخط شدہ ٹیسٹ پرچم صاف کریں	S ← 0	S	1
SEV		Twos تکمیل کا بہاؤ طے کریں۔	V ← 1	V	1
سی ایل وی		ٹوؤس کمپلینٹ اوور فلو کو صاف کریں	V ← 0	V	1
سیٹ		ٹی کو SREG میں طے کریں	T ← 1	T	1
سی ایل ٹی		T SREG میں صاف کریں	T ← 0	T	1
ایس ای ایچ		SREG میں نصف کیری جھنڈا طے کریں	H ← 1	H	1
سی ایل ایچ		SREG میں نصف کیری جھنڈا صاف کریں	H ← 0	H	1
ڈیٹا ٹرانسفر ہدایات
MOV	آر ڈی ، آر آر	رجسٹروں کے درمیان منتقل کریں	آر ڈی ← آر آر	کوئی نہیں۔	1
منتقل	آر ڈی ، آر آر	کاپی رجسٹر ورڈ	Rd+1:Rd ← Rr+1:Rr	کوئی نہیں۔	1
ایل ڈی آئی	Rd، K	فوری طور پر لوڈ کریں	Rd ← K	کوئی نہیں۔	1
LD	Rd، X	بالواسطہ لوڈ کریں	Rd ← (X)	کوئی نہیں۔	2
LD	Rd ، X +	بالواسطہ اور پوسٹ انک۔	Rd ← (X)، X ← X + 1	کوئی نہیں۔	2
LD	Rd، - X	بالواسطہ اور دسمبر سے قبل لوڈ کریں۔	X ← X – 1, Rd ← (X)	کوئی نہیں۔	2
LD	Rd، Y	بالواسطہ لوڈ کریں	Rd ← (Y)	کوئی نہیں۔	2
LD	Rd ، Y +	بالواسطہ اور پوسٹ انک۔	Rd ← (Y)، Y ← Y + 1	کوئی نہیں۔	2
LD	Rd ، - Y	بالواسطہ اور دسمبر سے قبل لوڈ کریں۔	Y ← Y – 1، Rd ← (Y)	کوئی نہیں۔	2
ایل ڈی ڈی	Rd، Y + q	نقل مکانی کے ساتھ بالواسطہ لوڈ کریں	Rd ← (Y + q)	کوئی نہیں۔	2
LD	آر ڈی ، زیڈ	بالواسطہ لوڈ کریں	Rd ← (Z)	کوئی نہیں۔	2
LD	آر ڈی ، زیڈ +	بالواسطہ اور پوسٹ انک۔	Rd ← (Z)، Z ← Z+1	کوئی نہیں۔	2
LD	Rd، -Z	بالواسطہ اور دسمبر سے قبل لوڈ کریں۔	Z ← Z – 1، Rd ← (Z)	کوئی نہیں۔	2
ایل ڈی ڈی	آر ڈی ، زیڈ + کیو	نقل مکانی کے ساتھ بالواسطہ لوڈ کریں	Rd ← (Z + q)	کوئی نہیں۔	2
ایل ڈی ایس	Rd، K	SRAM سے براہ راست لوڈ کریں	Rd ← (k)	کوئی نہیں۔	2
ST	X ، Rr	اسٹور بالواسطہ	(X) ← آر آر	کوئی نہیں۔	2
ST	X + ، Rr	اسٹور بلاواسطہ اور پوسٹ انک۔	(X) ← Rr، X ← X + 1	کوئی نہیں۔	2
ST	- X ، Rr	اسٹور بالواسطہ اور پری دسمبر۔	X ← X – 1, (X) ← Rr	کوئی نہیں۔	2
ST	Y ، Rr	اسٹور بالواسطہ	(Y) ← آر آر	کوئی نہیں۔	2
ST	Y + ، Rr	اسٹور بلاواسطہ اور پوسٹ انک۔	(Y) ← Rr، Y ← Y + 1	کوئی نہیں۔	2
ST	- Y ، Rr	اسٹور بالواسطہ اور پری دسمبر۔	Y ← Y – 1، (Y) ← Rr	کوئی نہیں۔	2
ایس ٹی ڈی	Y + Q ، Rr	نقل مکانی کے ساتھ بالواسطہ ذخیرہ کریں	(Y + q) ← Rr	کوئی نہیں۔	2
ST	زیڈ ، آر آر	اسٹور بالواسطہ	(Z) ← آر آر	کوئی نہیں۔	2
ST	زیڈ + ، آر آر	اسٹور بلاواسطہ اور پوسٹ انک۔	(Z) ← Rr، Z ← Z + 1	کوئی نہیں۔	2
ST	-Z ، Rr	اسٹور بالواسطہ اور پری دسمبر۔	Z ← Z – 1، (Z) ← Rr	کوئی نہیں۔	2
ایس ٹی ڈی	زیڈ + کیو ، آر آر	نقل مکانی کے ساتھ بالواسطہ ذخیرہ کریں	(Z + q) ← Rr	کوئی نہیں۔	2
ایس ٹی ایس	k ، Rr	اسٹور کو براہ راست ایسآرام	(k) ← آر آر	کوئی نہیں۔	2
ایل پی ایم		پروگرام کی یادداشت لوڈ کریں	R0 ← (Z)	کوئی نہیں۔	3
ایل پی ایم	آر ڈی ، زیڈ	پروگرام کی یادداشت لوڈ کریں	Rd ← (Z)	کوئی نہیں۔	3
ایل پی ایم	آر ڈی ، زیڈ +	لوڈ پروگرام میموری اور پوسٹ انک	Rd ← (Z)، Z ← Z+1	کوئی نہیں۔	3
ایس پی ایم		اسٹور پروگرام میموری	(z) ← R1:R0	کوئی نہیں۔
IN	آر ڈی ، پی	بندرگاہ میں	Rd ← P	کوئی نہیں۔	1
باہر	پی ، آر آر	آؤٹ پورٹ	پی ← آر آر	کوئی نہیں۔	1
پش	Rr	اسٹیک پر رجسٹر دبائیں	اسٹیک ← آر آر	کوئی نہیں۔	2
POP	Rd	اسٹیک سے پاپ رجسٹر کریں	Rd ← اسٹیک	کوئی نہیں۔	2
ایم سی یو کنٹرول ہدایات
NOP		کوئی آپریشن نہیں۔		کوئی نہیں۔	1
سونا		سونا	(سوئے ہوئے فنکشن کے لئے مخصوص ڈی سی آر ملاحظہ کریں)	کوئی نہیں۔	1
ڈبلیو ڈی آر		واچ ڈاگ ری سیٹ کریں	(ڈبلیو ڈی آر / ٹائمر کے لئے مخصوص ڈیسکر دیکھیں)	کوئی نہیں۔	1
BREAK		توڑنا

اسپیڈ (میگاہرٹز) (1)	سپلائی جلدtagای (وی)	درجہ حرارت کی حد	پیکج (2)	آرڈرنگ کوڈ (3)
10	1.8 - 5.5	صنعتی (-40 ° C سے + 85 ° C) (4)	8P3	ATtiny45V-10PU
			8S2	ATtiny45V-10SU ATtiny45V-10SUR ATtiny45V-10SH ATtiny45V-10SHR
			8X	ATtiny45V-10XU ATtiny45V-10XUR۔
			20M1	ATtiny45V-10MU ATtiny45V-10MUR۔
20	2.7 - 5.5	صنعتی (-40 ° C سے + 85 ° C) (4)	8P3	ATtiny45-20PU
			8S2	ATtiny45-20SU ATtiny45-20SUR۔ ATtiny45-20SH ATtiny45-20SHR۔
			8X	ATtiny45-20XU ATtiny45-20XUR۔
			20M1	ATtiny45-20MU ATtiny45-20MUR

نوٹس: 1. سپیڈ بمقابلہ سپلائی والیوم۔tagای ، سیکشن دیکھیں۔ صفحہ 21.3 پر 163 "رفتار".

تمام پیکیجز پی بی فری ، ہالیڈ فری اور مکمل طور پر سبز ہیں اور وہ خطرہ مضامین کی روک تھام کے لئے یورپی ہدایت نامہ (RoHS) کی تعمیل کرتے ہیں۔

کوڈ کے اشارے

H: NiPdAu لیڈ ختم

U: دھندلا ٹن

R: ٹیپ اور ریل

ان آلات کو ویفر شکل میں بھی فراہم کیا جاسکتا ہے۔ براہ کرم تفصیلی آرڈر کرنے والی معلومات اور کم سے کم مقدار کے لئے اپنے مقامی اٹیم سیل آفس سے رابطہ کریں۔

اراٹا

اراٹا ایٹنی 25

اس سیکشن میں ترمیمی خط سے مراد ای ٹی ٹینی 25 ڈیوائس پر نظر ثانی ہے۔

Rev D - F

معلوم نہیں ایرراٹا۔

Rev B - C

EEPROM پڑھنا کم سپلائی والیوم میں ناکام ہو سکتا ہے۔tagای / کم گھڑی تعدد

کم گھڑی تعدد اور/یا کم سپلائی والیوم پر EEPROM پڑھنے کی کوشش کر رہا ہے۔tage کے نتیجے میں غلط ڈیٹا ہو سکتا ہے۔

مسئلہ فکس / ورک آرونائونڈ

EEPROM استعمال نہ کریں جب گھڑی کی فریکوئنسی 1MHz سے کم ہو اور سپلائی والیوم ہو۔tagای 2V سے نیچے ہے۔ اگر آپریٹنگ فریکوئنسی 1MHz سے اوپر نہیں بڑھائی جا سکتی تو پھر وولٹ سپلائی کریں۔tagای 2V سے زیادہ ہونا چاہیے۔ اسی طرح ، اگر سپلائی والیوم۔tagای 2V سے اوپر نہیں اٹھایا جا سکتا پھر آپریٹنگ فریکوئنسی 1MHz سے زیادہ ہونی چاہیے۔

یہ خصوصیت درجہ حرارت پر منحصر ہے لیکن اس کی خصوصیات نہیں ہے۔ صرف کمرے کے درجہ حرارت کے لئے رہنما خطوط دیئے گئے ہیں۔

ریو اے۔

ایس نہیں۔ampایل. ای. ڈی.

اراٹا ایٹنی 45

اس سیکشن میں ترمیمی خط سے مراد ای ٹی ٹینی 45 ڈیوائس پر نظر ثانی ہے۔

Rev F - G

معلوم نہیں ایرراٹا

Rev D - E

EEPROM پڑھنا کم سپلائی والیوم میں ناکام ہو سکتا ہے۔tagای / کم گھڑی تعدد

کم گھڑی تعدد اور/یا کم سپلائی والیوم پر EEPROM پڑھنے کی کوشش کر رہا ہے۔tage کے نتیجے میں غلط ڈیٹا ہو سکتا ہے۔

مسئلہ فکس / ورک آرونائونڈ

Rev B - C

PLL تالا لگا نہیں ہے

ایپرووم ایپلی کیشن کوڈ سے پڑھا ہوا لاک بٹ وضع 3 میں کام نہیں کرتا ہے

EEPROM پڑھنا کم سپلائی والیوم میں ناکام ہو سکتا ہے۔tagای / کم گھڑی تعدد

OC1B- XOC1B پر ٹائمر کاؤنٹر 1 PWM آؤٹ پٹ پیداوار صحیح طور پر کام نہیں کرتی ہے

PLL تالا لگا نہیں ہے

جب تعدد 6.0 میگاہرٹز سے کم ہو تو ، PLL لاک نہیں ہوگا

دشواری ٹھیک کرنا / کام کرنا

جب PLL استعمال کرتے ہو تو ، 6.0 میگاہرٹز یا اس سے زیادہ پر چلائیں۔

ایپرووم ایپلی کیشن کوڈ سے پڑھا ہوا لاک بٹ وضع 3 میں کام نہیں کرتا ہے

جب میموری لاک بٹس LB2 اور LB1 کو 3 موڈ میں پروگرام کیا جاتا ہے تو ، ایپرووم پڑھنے کی درخواست کے کوڈ سے کام نہیں کرتا ہے۔

دشواری ٹھیک / کام کے ارد گرد

جب ایپلی کیشن کو EEPROM سے پڑھنے کی ضرورت ہو تو لاک بٹ پروٹیکشن موڈ 3 سیٹ نہ کریں۔

EEPROM پڑھنا کم سپلائی والیوم میں ناکام ہو سکتا ہے۔tagای / کم گھڑی تعدد

کم گھڑی تعدد اور/یا کم سپلائی والیوم پر EEPROM پڑھنے کی کوشش کر رہا ہے۔tage کے نتیجے میں غلط ڈیٹا ہو سکتا ہے۔

مسئلہ فکس / ورک آرونائونڈ

OC1B - XOC1B پر ٹائمر کاؤنٹر 1 PWM آؤٹ پٹ جنریشن درست طریقے سے کام نہیں کرتی ہے

ٹائمر کاؤنٹر 1 پی ڈبلیو ایم آؤٹ پٹ OC1B-XOC1B صحیح طریقے سے کام نہیں کرتا ہے۔ صرف اس صورت میں جب کنٹرول بٹس ، COM1B1 اور COM1B0 اسی موڈ میں ہوں جیسے بالترتیب COM1A1 اور COM1A0 ، OC1B-XOC1B آؤٹ پٹ صحیح طریقے سے کام کرتی ہے۔

دشواری ٹھیک / کام کے ارد گرد

واحد کام یکساں ہے کہ COM1A [1: 0] اور COM1B [1: 0] کنٹرول بٹس پر ایک ہی کنٹرول سیٹنگ کا استعمال کریں ، ڈیٹا شیٹ میں ٹیبل 14- 4 دیکھیں۔ ٹنی 45 ریو ڈی کے لئے مسئلہ طے کرلیا گیا ہے۔

ریو اے۔

بجلی کی کھپت بہت زیادہ ہے

جب مداخلت میں ایک قدم بڑھتا ہے تو ڈیبگ وائیر مواصلات سے محروم ہوجاتا ہے

PLL تالا لگا نہیں ہے

ایپرووم ایپلی کیشن کوڈ سے پڑھا ہوا لاک بٹ وضع 3 میں کام نہیں کرتا ہے

EEPROM پڑھنا کم سپلائی والیوم میں ناکام ہو سکتا ہے۔tagای / کم گھڑی تعدد

بجلی کی کھپت بہت زیادہ ہے

تین حالات بجلی کی کھپت میں بہت زیادہ طاقت کا باعث بنیں گے۔ یہ ہیں:

فیوز کے ذریعہ ایک بیرونی گھڑی کا انتخاب کیا جاتا ہے ، لیکن I / O پورٹ اب بھی آؤٹ پٹ کے طور پر فعال ہے۔

EEPROM بجلی بند کرنے سے پہلے پڑھا جاتا ہے۔

وی سی سی 4.5 وولٹ یا اس سے زیادہ ہے۔

دستبرداری: اس دستاویز میں معلومات Atmel مصنوعات کے سلسلے میں فراہم کی گئی ہیں۔ اس دستاویز کے ذریعے یا Atmel پروڈکٹس کی فروخت کے سلسلے میں کوئی بھی لائسنس، ظاہر یا مضمر، estoppel یا دوسری صورت میں، کسی بھی دانشورانہ املاک کا حق نہیں دیا گیا ہے۔ اے ٹی ایم ایل پر موجود فروخت کی شرائط و ضوابط کے علاوہ WEBسائٹ، ATMEL کسی بھی قسم کی کوئی ذمہ داری قبول نہیں کرتا ہے اور اس کے پروڈکٹس سے متعلق کسی بھی اظہار، مضمر یا قانونی وارنٹی کا اعلان کرتا ہے، جس میں شامل ہے، لیکن اس تک محدود نہیں، ذمہ داری کی ضمانت، غیر ذمہ دارانہ ضمانت۔ کسی بھی صورت میں ATMEL کسی بھی براہ راست، بالواسطہ، نتیجہ خیز، تعزیری، خصوصی یا حادثاتی نقصانات کے لیے ذمہ دار نہیں ہوگا (بشمول، بغیر کسی حد کے، نقصانات اور منافع کے لیے نقصانات، غیر قانونی طور پر استعمال کرنے کے لیے استعمال کی جانے والی تجارت کے لیے یہ دستاویز، یہاں تک کہ اگر ATMEL کو اس طرح کے نقصانات کے امکان کے بارے میں مشورہ دیا گیا ہو۔

Atmel اس دستاویز کے مندرجات کی درستگی یا مکمل ہونے کے حوالے سے کوئی نمائندگی یا وارنٹی نہیں دیتا اور کسی بھی وقت بغیر اطلاع کے وضاحتیں اور مصنوعات کی تفصیل میں تبدیلی کرنے کا حق محفوظ رکھتا ہے۔ Atmel یہاں موجود معلومات کو اپ ڈیٹ کرنے کا کوئی عہد نہیں کرتا ہے۔ جب تک کہ خاص طور پر بصورت دیگر فراہم نہ کیا جائے، Atmel مصنوعات آٹوموٹیو ایپلی کیشنز کے لیے موزوں نہیں ہیں، اور ان کا استعمال نہیں کیا جائے گا۔ ایٹمل پروڈکٹس زندگی کو سہارا دینے یا برقرار رکھنے کے لیے ایپلی کیشنز میں اجزاء کے طور پر استعمال کرنے کے لیے ارادہ، مجاز، یا اس کی ضمانت نہیں ہیں۔

حوالہ جات

صارف دستی

Atmel 8-bit AVR مائکروکنٹرولر 2/4/8K بائٹس ان سسٹم پروگرام ایبل فلیش کے ساتھ

خصوصیات

ختمview

ڈیٹا برقرار رکھنا

تعارف

عمومی مقصد رجسٹر۔ File

اسٹیک پوائنٹر

ہدایت پر عملدرآمد کا وقت

ری سیٹ اور مداخلت ہینڈلنگ

مداخلت کے جواب کا وقت

ایپروم بدعنوانی کی روک تھام

سسٹم گھڑی اور گھڑی کے اختیارات

اندرونی 128 کلو ہرٹز آسکیلیٹر

ڈیفالٹ گھڑی کا ماخذ

تفصیل درج کریں

حدود

تفصیل درج کریں

سسٹم کنٹرول اور ری سیٹ کریں

بھوری آؤٹ کھوج

رکاوٹیں

I/O پورٹس

متبادل پورٹ افعال

ٹائمر / کاؤنٹر پریسکلر اور گھڑی کے ذرائع

کاؤنٹر اور موازنہ یونٹس

کوڈ کے اشارے

مسئلہ فکس / ورک آرونائونڈ

حوالہ جات

ایک تبصرہ چھوڑیں۔

جواب منسوخ کریں۔