Pautas de migración de Intel AN 932 Flash Access de dispositivos basados en bloques de control a dispositivos basados en SDM
Directrices de migración de Flash Access de dispositivos basados en bloques de control a dispositivos basados en SDM
Introducción
Las pautas de migración de acceso flash brindan una idea sobre cómo puede implementar un diseño con acceso flash y operación de actualización remota del sistema (RSU) en dispositivos de la serie V, Intel® Arria® 10, Intel Stratix® 10 e Intel Agilex™. Estas pautas también pueden ayudarlo a migrar del diseño basado en bloques de control al diseño basado en Secure Device Manager (SDM) con acceso flash y operación RSU. Los dispositivos más nuevos, como Intel Stratix 10 e Intel Agilex, utilizan una arquitectura basada en SDM con diferente acceso flash y actualización remota del sistema en comparación con los dispositivos de la serie V e Intel Arria 10.
Migración de dispositivos basados en bloques de control a dispositivos basados en SDM en acceso flash y operación RSU
Dispositivos basados en bloques de control (dispositivos Intel Arria 10 y serie V)
La siguiente figura muestra las direcciones IP utilizadas en el acceso flash y la operación de actualización remota del sistema en los dispositivos serie V e Intel Arria 10, así como las interfaces de cada dirección IP.
Figura 1. Diagrama de bloques de dispositivos basados en bloques de control (dispositivos Intel Arria 10 y V-Series)
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Puede utilizar la IP de Intel FPGA de interfaz flash serial genérica y el controlador II de interfaz periférica serial (SPI) QUAD para realizar el acceso flash, de manera similar, se utiliza la IP Intel FPGA de actualización remota para realizar la operación RSU. Intel recomienda que utilice la IP de Intel FPGA de interfaz flash serie genérica, ya que esta IP es más nueva y se puede utilizar con cualquier dispositivo flash de interfaz periférica serial cuádruple (QSPI). Los dispositivos flash se pueden conectar a pines Active Serial (AS) dedicados o pines de E/S de uso general (GPIO). Si desea utilizar los dispositivos flash QSPI para la configuración de FPGA y para almacenar datos de usuario, el dispositivo QSPI debe estar conectado al pin de la interfaz de memoria serial activa (ASMI) dedicada. En una configuración en serie activa, la configuración del pin MSEL es sampled cuando la FPGA está encendida. El bloque de control recibe datos flash QSPI de los dispositivos de configuración y configura la FPGA.
Dispositivos basados en SDM (dispositivos Intel Stratix 10 e Intel Agilex)
Hay tres formas de acceder al flash QSPI en dispositivos basados en SDM cuando migra desde dispositivos basados en bloques de control en acceso flash y actualización remota del sistema. Intel recomienda que utilice Mailbox Client Intel FPGA IP tanto para el acceso flash como para la actualización remota del sistema, como se muestra en la siguiente figura. Cuando la configuración flash está conectada a los pines de E/S de SDM, Intel también recomienda que utilice la IP de Intel FPGA de Mailbox Client.
Figura 2. Acceder a QSPI Flash y actualizar Flash mediante Mailbox Client Intel FPGA IP (recomendado)
Puede utilizar la IP FPGA de Intel Mailbox Client para acceder a la memoria flash QSPI que está conectada a la E/S de SDM y realizar la actualización remota del sistema en los dispositivos Intel Stratix 10 e Intel Agilex. Los comandos y/o las imágenes de configuración se envían al controlador de host. Luego, el controlador de host traduce el comando al formato mapeado en memoria de Avalon® y lo envía a la IP FPGA de Intel Mailbox Client. El Mailbox Client Intel FPGA IP maneja los comandos/datos y recibe las respuestas del SDM. El SDM escribe las imágenes de configuración en el dispositivo flash QSPI. El Mailbox Client Intel FPGA IP también es un componente esclavo mapeado en memoria de Avalon. El controlador de host puede ser un maestro de Avalon, como JTAG maestro, un procesador Nios® II, PCIe, una lógica personalizada o IP Ethernet. Puede utilizar la IP FPGA de Intel Mailbox Client para ordenar al SDM que realice la reconfiguración con la imagen nueva/actualizada en los dispositivos flash QSPI. Intel recomienda que utilice la dirección IP Intel FPGA del cliente de buzón de correo en los nuevos diseños porque esta dirección IP puede acceder a la memoria flash QSPI y realizar la operación RSU. Esta IP también es compatible con los dispositivos Intel Stratix 10 e Intel Agilex, lo que facilita la migración del diseño de Intel Stratix 10 a los dispositivos Intel Agilex.
Figura 3. Acceder a QSPI Flash y actualizar Flash usando Serial Flash Mailbox Client Intel FPGA IP y Mailbox Client Intel FPGA IP
Solo puede utilizar la IP de FPGA de Intel del cliente de buzón de correo flash en serie para acceder a la memoria flash QSPI conectada a la E/S de SDM en los dispositivos Intel Stratix 10. Los comandos y/o las imágenes de configuración se envían al controlador de host. Luego, el controlador de host traduce el comando al formato mapeado en memoria de Avalon y lo envía a la IP FPGA de Intel Serial Flash Mailbox Client. El IP FPGA de Intel Serial Flash Mailbox Client luego envía los comandos/datos y recibe respuestas del SDM. El SDM escribe las imágenes de configuración en el dispositivo flash QSPI. Serial Flash Mailbox Client Intel FPGA IP es un componente esclavo mapeado en memoria de Avalon. Por lo tanto, el controlador de host puede ser un maestro de Avalon, como un JTAG maestro, procesador Nios II, PCI Express (PCIe), una lógica personalizada o IP Ethernet. Se requiere la dirección IP Intel FPGA de Mailbox Client para realizar la operación de actualización remota del sistema. Por lo tanto, no se recomienda la IP FPGA de Intel Serial Flash Mailbox Client en diseños más nuevos, ya que solo es compatible con dispositivos Intel Stratix 10 y solo se puede usar para acceder a dispositivos flash QSPI.
Figura 4. Acceder a QSPI Flash y actualizar Flash mediante Mailbox Client Intel FPGA IP con Avalon Streaming Interface
El Mailbox Client con Avalon Streaming Interface Intel FPGA IP proporciona un canal de comunicación entre su lógica personalizada y el administrador de dispositivos seguros (SDM) en Intel Agilex. Puede usar esta IP para enviar paquetes de comando y recibir paquetes de respuesta de los módulos periféricos SDM, incluido QSPI. El SDM escribe las nuevas imágenes en el dispositivo flash QSPI y luego reconfigura el dispositivo Intel Agilex a partir de la imagen nueva o actualizada. El cliente de buzón con interfaz de transmisión de Avalon Intel FPGA IP utiliza la interfaz de transmisión de Avalon. Debe usar un controlador de host con interfaz de transmisión de Avalon para controlar la IP. El Mailbox Client con Avalon Streaming Interface Intel FPGA IP tiene una transmisión de datos más rápida que el Mailbox Client Intel FPGA IP. Sin embargo, esta IP no admite dispositivos Intel Stratix 10, lo que significa que no puede migrar su diseño directamente desde Intel Stratix 10 a dispositivos Intel Agilex.
Información relacionada
- Guía del usuario de Intel FPGA IP del cliente de buzón
- Guía del usuario de Intel FPGA IP del cliente de buzón flash serie
- Cliente de buzón con Avalon Streaming Interface Intel FPGA IP User Guide
Comparación entre Serial Flash Mailbox, Mailbox Client y Mailbox Client con Avalon Streaming Interface Intel FPGA IP
La siguiente tabla resume la comparación entre cada una de las IP.
| Cliente de buzón con Avalon Streaming Interface Intel FPGA IP | Serial Flash Buzón Cliente Intel FPGA IP | Buzón Cliente Intel FPGA IP | |
| Dispositivos compatibles | Intel Agilex | Solo Intel Stratix 10 | Intel Agilex e Intel Stratix 10 |
| Interfaces | Interfaz de transmisión Avalon | Interfaz mapeada en memoria de Avalon | Interfaz mapeada en memoria de Avalon |
| Recomendaciones | Controlador de host que utiliza la interfaz de transmisión de Avalon para transmitir datos. | Controlador de host que utiliza la interfaz mapeada en memoria de Avalon para realizar operaciones de lectura y escritura. | • Controlador de host que utiliza la interfaz mapeada en memoria de Avalon para realizar operaciones de lectura y escritura.
• Recomendado para usar esta IP en dispositivos Intel Stratix 10. • Fácil de migrar de Intel Stratix 10 a dispositivos Intel Agilex. |
| Velocidad de transferencia de datos | Transmisión de datos más rápida que Serial Flash Mailbox Client Intel FPGA IP y Mailbox Client Intel FPGA IP. | Transmisión de datos más lenta que Mailbox Client con Avalon Streaming Interface Intel FPGA IP. | Transmisión de datos más lenta que Mailbox Client con Avalon Streaming Interface Intel FPGA IP. |
Uso de GPIO como interfaz para acceder a dispositivos flash
Figura 5. Acceso a QSPI Flash
Puede transferir el diseño en dispositivos basados en bloques de control a dispositivos basados en SDM directamente si el diseño utiliza IP FPGA de Intel de interfaz flash serial genérica con pin flash exportado a GPIO. En algunos casos raros, el dispositivo flash QSPI está conectado al pin GPIO en FPGA. El dispositivo flash QSPI solo se utilizará como almacenamiento de memoria de uso general cuando esté conectado a GPIO. Se puede acceder al dispositivo flash a través de la IP de Intel FPGA de interfaz de flash serial genérica (recomendado) o la IP de Intel FPGA de QUAD SPI Controller II genérica seleccionando la opción para exportar el pin SPI a GPIO.
En los dispositivos Intel Stratix 10 e Intel Agilex, puede conectar los dispositivos flash al pin GPIO en la FPGA para usarlos también como almacenamiento de memoria de propósito general. Sin embargo, tenga en cuenta que la configuración de parámetros para habilitar la interfaz de pines SPI debe estar habilitada en la IP FPGA de Intel de interfaz serial genérica cuando utiliza dispositivos Intel Stratix 10 e Intel Agilex para evitar errores durante la compilación. Esto se debe a que no hay una interfaz serial activa dedicada disponible en los dispositivos Intel Stratix 10 e Intel Agilex. Para fines de configuración en estos dispositivos, debe conectar los dispositivos flash a la E/S de SDM como se describe en la sección Dispositivos basados en SDM (Dispositivos Intel Stratix 10 e Intel Agilex).
Información relacionada
Dispositivos basados en SDM (dispositivos Intel Stratix 10 e Intel Agilex)
Dispositivos QSPI compatibles según el tipo de controlador
La siguiente tabla resume los dispositivos flash admitidos basados en la IP FPGA de Intel de interfaz flash serie genérica y la IP de FPGA Intel QUAD SPI Controller II genérica.
| Dispositivo | IP | Dispositivos QSPI |
| Cyclone® V, Intel Arria 10, Intel Stratix 10(1), Intel Agilex(1) | Interfaz genérica serial flash Intel FPGA IP | Todos los dispositivos QSPI |
| Ciclón V, Intel Arria 10, Intel Stratix | Controlador genérico QUAD SPI II Intel | • EPCQ16 (compatible con Micron*) |
| 10(1), Intel Agilex(1) | IP de FPGA | • EPCQ32 (compatible con Micron*) |
| • EPCQ64 (compatible con Micron*) | ||
| • EPCQ128 (compatible con Micron*) | ||
| • EPCQ256 (compatible con Micron*) | ||
| • EPCQ512 (compatible con Micron*) | ||
| • EPCQL512 (compatible con Micron*) | ||
| • EPCQL1024 (compatible con Micron*) | ||
| • N25Q016A13ESF40 | ||
| • N25Q032A13ESF40 | ||
| • N25Q064A13ESF40 | ||
| • N25Q128A13ESF40 | ||
| • N25Q256A13ESF40 | ||
| • N25Q256A11E1240 (baja vol.tage) | ||
| • MT25QL512ABA | ||
| • N2Q512A11G1240 (baja vol.tage) | ||
| • N25Q00AA11G1240 (baja vol.tage) | ||
| • N25Q512A83GSF40F | ||
| • MT25QL256 | ||
| • MT25QL512 | ||
| • MT25QU256 | ||
| • MT25QU512 | ||
| • MT25QU01G |
Para obtener más información sobre los dispositivos flash admitidos por Serial Flash Mailbox y Mailbox Client Intel FPGA IP, consulte la sección Dispositivos de configuración admitidos por Intel en la página Configuración de dispositivos: centro de soporte.
Información relacionada
Dispositivos de configuración compatibles con Intel, Configuración de dispositivos – Centro de soporte
Historial de revisión de documentos para AN 932: Directrices de migración de acceso flash de dispositivos basados en bloques de control a dispositivos basados en SDM
| Versión del documento | Cambios |
| 2020.12.21 | Lanzamiento inicial. |
AN 932: Directrices de migración de acceso flash de dispositivos basados en bloques de control a dispositivos basados en SDM
Documentos / Recursos
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