intel AN 496 Uzante la Internan Oscilatoron IP Kerno

Uzante la Internan Oscillator IP Kerno

La subtenataj Intel®-aparatoj ofertas unikan internan oscilatoran funkcion. Kiel montrite en la dezajno ekzamples priskribitaj en ĉi tiu aplika noto, internaj oscilatoroj faras bonegan elekton por efektivigi dezajnojn, kiuj postulas horloĝigon, tiel ŝparante surŝipan spacon kaj kostojn asociitajn kun ekstera horloĝa cirkvito.

Rilataj Informoj

• Dezajno Ekzample por MAX® II
  • Provizas la dezajnon MAX® II files por ĉi tiu aplikaĵa noto (AN 496).
• Dezajno Ekzample por MAX® V
  • Provizas la dezajnon MAX® V files por ĉi tiu aplikaĵa noto (AN 496).
• Dezajno Ekzample por Intel MAX® 10
  • Provizas la dezajnon Intel MAX® 10 files por ĉi tiu aplikaĵa noto (AN 496).

Internaj Oscilatoroj

Plej multaj dezajnoj postulas horloĝon por normala funkciado. Vi povas uzi la internan oscilatoran IP-kernon por horloĝfonto en uzantdezajno aŭ sencimigaj celoj. Kun interna oscilatoro, la subtenataj Intel-aparatoj ne postulas eksteran horloĝan cirkuladon. Por ekzampvi povas uzi la internan oscilatoron por plenumi la horloĝan postulon de LCD-regilo, sistemadministra buso (SMBus) regilo aŭ ajna alia interfaca protokolo, aŭ por efektivigi pulsan larĝmodulilon. Ĉi tio helpas minimumigi komponan nombron, tabulspacon kaj reduktas la totalkoston de la sistemo. Vi povas instantigi la internan oscilatoron sen instantiigi la uzantan fulmmemoron (UFM) uzante la IP-kernon de la oscilatoro de la subtenataj Intel-aparatoj en la programaro Intel Quartus® Prime por aparatoj MAX® II kaj MAX V. Por Intel MAX 10-aparatoj, la oscilatoroj estas apartaj de la UFM. La produktfrekvenco de la oscilatoro, osc, estas unu-kvarono de la nedividita frekvenco de la interna oscilatoro.

Frekvenca Gamo por Subtenataj Intel-Aparatoj

Aparatoj	Eliga Horloĝo de Interna Oscilatoro (1) (MHz)
MAX II	3.3 – 5.5
MAX V	3.9 – 5.3
Intel MAX 10	55 – 116 (2), 35 – 77 (3)

1. La elira haveno por interna oscilatora IP-kerno estas osc en aparatoj MAX II kaj MAX V, kaj clkout en ĉiuj aliaj subtenataj aparatoj.

Aparatoj	Eliga Horloĝo de Interna Oscilatoro (1) (MHz)
Cyclone® III (4)	80 (maksimumo)
Ciklono IV	80 (maksimumo)
Ciklono V	100 (maksimumo)
Intel Cyclone 10 GX	100 (maksimumo)
Intel Cyclone 10 longdisko	80 (maksimumo)
Arria® II GX	100 (maksimumo)
Arria V	100 (maksimumo)
Intel Arria 10	100 (maksimumo)
Stratix® V	100 (maksimumo)
Intel Stratix 10	170 – 230

1. La elira haveno por interna oscilatora IP-kerno estas osc en aparatoj MAX II kaj MAX V, kaj clkout en ĉiuj aliaj subtenataj aparatoj.
2. Por 10M02, 10M04, 10M08, 10M16, kaj 10M25.
3. Por 10M40 kaj 10M50.
4. Subtenata en la programaro Intel Quartus Prime versio 13.1 kaj pli frue.

Interna Oscilatoro kiel Parto de la UFM por MAX II kaj MAX V-Aparatoj

La interna oscilatoro estas parto de la Program Erase Control-bloko, kiu kontrolas la programadon kaj forigon de la UFM. La datenregistro tenas la datumojn por esti senditaj aŭ prenitaj de la UFM. La adresregistro tenas la adreson de kiu datumoj estas prenitaj aŭ la adreson al kiu la datumoj estas skribitaj. La interna oscilatoro por la UFM-bloko estas ebligita kiam la operacio ERASE, PROGRAM kaj READ estas efektivigita.

Pin Priskribo por la Interna Oscilatoro IP Kerno

Signalo	Priskribo
oscena	Uzu por ebligi la internan oscilatoron. Enigo alta por ebligi la oscilatoron.
osc/clkout (5)	Eligo de la interna oscilatoro.

Uzante la Internan Oscilatoron en Aparatoj MAX II kaj MAX V

La interna oscilatoro havas ununuran enigaĵon, oscenon, kaj ununuran produktaĵon, osc. Por aktivigi la internan oscilatoron, uzu oscena. Kiam aktivigite, horloĝo kun la frekvenco estas disponigita ĉe la eligo. Se oscena estas movita malalte, la eligo de la interna oscilatoro estas konstanta alta.

Por instantigi la internan oscilatoron, sekvu ĉi tiujn paŝojn

1. En la menuo Iloj de la programaro Intel Quartus Prime, alklaku IP Katalogo.
2. Sub la kategorio Biblioteko, vastigu la Bazajn Funkciojn kaj I/O.
3. Elektu MAX II/MAX V oscilatoron kaj post klako Aldoni, la IP Parametro Redaktilo aperas. Vi nun povas elekti la oscilatoran eligfrekvencon.
4. En Simulation Libraries, la modelo fileoj kiuj devas esti inkluzivitaj estas listigitaj. Klaku Sekva.
5. Elektu la files kreotaj. Klaku Fini. La elektita files estas kreitaj kaj alireblaj de la eligo file dosierujo. Post kiam la instantiiga kodo estas aldonita al la file, la oscena enigo devas esti farita kiel drato kaj asignita kiel logika valoro de "1" por ebligi la oscilatoron.

Uzante la Internan Oscilatoron en Ĉiuj Subtenataj Aparatoj (krom MAX II kaj MAX V-aparatoj)

La interna oscilatoro havas ununuran enigaĵon, oscenon, kaj ununuran produktaĵon, osc. Por aktivigi la internan oscilatoron, uzu oscena. Kiam aktivigite, horloĝo kun la frekvenco estas disponigita ĉe la eligo. Se oscena estas movita malalte, la produktado de la interna oscilatoro estas konstanta malkulmino.

Por instantigi la internan oscilatoron, sekvu ĉi tiujn paŝojn

1. En la menuo Iloj de la programaro Intel Quartus Prime, alklaku IP Katalogo.
2. Sub la kategorio Biblioteko, vastigu la Bazajn Funkciojn kaj Programadon de Agordo.
3. Elektu Internan Oscilatoron (aŭ Intel FPGA S10 Agorda Horloĝo por Intel Stratix 10-aparatoj) kaj post alklako Aldoni, la IP Parametro Redaktilo aperas.
4. En la dialogujo Nova IP-Okazaĵo:
   • Agordu la plej altan nomon de via IP.
   • Elektu la Aparato-familion.
   • Elektu la Aparato.
5. Klaku OK.
6. Por generi la HDL, alklaku Genera HDL.
7. Klaku Generu.

La elektita files estas kreitaj kaj alireblaj de la eligo file dosierujo kiel specifita en la eliga dosierujo-vojo. Post kiam la instantiiga kodo estas aldonita al la file, la oscena enigo devas esti farita kiel drato kaj asignita kiel logika valoro de "1" por ebligi la oscilatoron.

Efektivigo

Vi povas efektivigi ĉi tiujn dezajnojn ekzamples kun aparatoj MAX II, MAX V kaj Intel MAX 10, ĉiuj el kiuj havas la internan oscilatoran funkcion. Efektivigo implikas pruvon de la interna oscilatora funkcio asignante la oscilatoran produktaĵon al nombrilo kaj kondukante la ĝeneraluzeblajn I/O (GPIO) pinglojn sur MAX II, MAX V, kaj Intel MAX 10-aparatoj.

Dezajno Ekzample 1: Celante MDN-82-Demonstran Tabulon (MAX II-Aparatoj)

Dezajno Ekzample 1 estas farita por peli la LED-ojn por krei movadan efikon, tiel pruvante la internan oscilatoron uzante la MDN-82 demo-tabulo.

EPM240G Pintassignoj por Dezajno Ekzample 1 Uzante la MDN-82 Demo-tabulo

EPM240G Pintaj Asignoj
Signalo	Pinglo	Signalo	Pinglo
d2	Pinglo 69	d3	Pinglo 40
d5	Pinglo 71	d6	Pinglo 75
d8	Pinglo 73	d10	Pinglo 73
d11	Pinglo 75	d12	Pinglo 71
d4_1	Pinglo 85	d4_2	Pinglo 69
d7_1	Pinglo 87	d7_2	Pinglo 88
d9_1	Pinglo 89	d9_2	Pinglo 90
sw9	Pinglo 82	—	—

Asignu la neuzatajn pinglojn Kiel enigo tri-deklarita en la Intel Quartus Prime-programaro.

Por pruvi ĉi tiun dezajnon sur la demo-tabulo MDN-B2, sekvu ĉi tiujn paŝojn

1. Ŝaltu la potencon al la demo-tabulo (uzante glitŝaltilon SW1).
2. Elŝutu la dezajnon sur la MAX II CPLD per la JTAG kaplinio JP5 sur la demonstraĵtabulo kaj konvencia programa kablo (Intel FPGA Parallel Port Cable aŭ Intel FPGA Download Cable). Tenu SW4 sur la demo-tabulo premita antaŭ kaj dum la komenco de la programa procezo. Post kiam ĝi finiĝas, malŝaltu la potencon kaj forigu la JTAG konektilo.
3. Observu la ruliĝantan LED-sekvencon sur la ruĝaj LED-oj kaj la dukoloraj LED-oj. Premante SW9 sur la demo-tabulo malŝaltas la internan oscilatoron kaj la ruliĝantaj LED-oj frostos ĉe siaj nunaj pozicioj.

Dezajno Ekzample 2: Celi MAX V-Aparatan Disvolvan Ilaron

En Dezajno Ekzample 2, la oscilatora eligofrekvenco estas dividita per 221 antaŭ horloĝi 2-bitan nombrilon. La eligo de ĉi tiu 2-bita nombrilo estas uzata por veturi la LED-ojn, tiel pruvante la internan oscilatoron sur la MAX V-disvolva aparato.

5M570Z Pintaj Taskoj por Dezajno Ekzample 2 Uzante la MAX V-Aparatan Disvolvan Ilaron

5M570Z Pintaj Asignoj
Signalo	Pinglo	Signalo	Pinglo
pb0	M9	LED[0]	P4
osc	M4	LED[1]	R1
clk	P2	—	—

Por pruvi ĉi tiun dezajnon sur la MAX V-disvolva kompleto, sekvu ĉi tiujn paŝojn

1. Enigu la USB-kablon en la USB-Konektilon por funkciigi la aparaton.
2. Elŝutu la dezajnon sur la MAX V-aparaton per la enigita Intel FPGA Elŝuta Kablo.
3. Observu la palpemantajn LED-ojn (LED[0] kaj LED[1]). Premante pb0 sur la demo-tabulo malŝaltas la internan oscilatoron kaj la palpebrumaj LED-oj frostos ĉe sia nuna stato.

Dokumenta Revizia Historio por AN 496: Uzante la Internan Oscillator IP Core

Dato	Versio	Ŝanĝoj
novembro 2017	2017.11.06	Aldonita subteno por la sekvaj aparatoj: Ciklono III Ciklono IV Ciklono V Intel Cyclone 10 GX Intel Cyclone 10 longdisko Arria II GX Arria V Intel Arria 10 Stratix V Intel Stratix 10 Ŝanĝis la titolon de la dokumento de Uzante la Internan Oscilatoron en Altera MAX Series al Uzante la Internan Oscillator IP Kerno inkluzivi aliajn subtenatajn aparatojn. Remarkite kiel Intel.
novembro 2014	2014.11.04	Ĝisdatigis la frekvencon por nedividita interna oscilatoro kaj eliga horloĝo de internaj oscilatoraj frekvencaj valoroj por MAX 10-aparatoj en la tabelo de Frekvenca Gamo por Subtenataj Altera Aparatoj.
septembro 2014	2014.09.22	Aldonitaj MAX 10 aparatoj.
januaro 2011	2.0	Ĝisdatigita por inkluzivi MAX V-aparatojn.
decembro 2007	1.0	Komenca eldono.

ID: 683653
Versio: 2017.11.06

Dokumentoj/Rimedoj

intel AN 496 Uzante la Internan Oscilatoron IP Kerno [pdf] Instrukcioj AN 496 Uzante la Internan Oscilatoran IP Kernon, AN 496, Uzante la Internan Oscilatoran IP Kernon, Internan Oscilatoran IP Kernon, Oscilatoran IP Kernon, IP Kernon, Kernon

Referencoj

• Uzanto Manlibro