intel AN 496 з выкарыстаннем IP-ядра ўнутранага асцылятара
Выкарыстанне ядра ўнутранага асцылятара IP
Падтрымоўваныя прылады Intel® прапануюць унікальную функцыю ўнутранага асцылятара. Як паказана ў канструкцыі exampЯк апісана ў гэтай нататцы па дадатку, унутраныя асцылятары з'яўляюцца выдатным выбарам для рэалізацыі праектаў, якія патрабуюць тактавання, тым самым эканомячы прастору на борце і выдаткі, звязаныя са знешняй схемай тактавання.
Звязаная інфармацыя
- Дызайн Example для MAX® II
- Забяспечвае дызайн MAX® II files для гэтай заўвагі да заяўкі (AN 496).
- Дызайн Example для MAX® V
- Забяспечвае дызайн MAX® V files для гэтай заўвагі да заяўкі (AN 496).
- Дызайн Example для Intel MAX® 10
- Забяспечвае дызайн Intel MAX® 10 files для гэтай заўвагі да заяўкі (AN 496).
Унутраныя асцылятары
Для нармальнай працы большасці канструкцый патрэбныя гадзіны. Вы можаце выкарыстоўваць унутранае IP-ядро асцылятара ў якасці крыніцы тактавага сігналу пры распрацоўцы карыстальніка або ў мэтах адладкі. З унутраным асцылятарам падтрымоўваным прыладам Intel не патрабуецца знешняя схема тактавання. Напрыкладample, вы можаце выкарыстоўваць унутраны асцылятар для задавальнення патрабаванняў да тактавання ВК-кантролера, кантролера шыны кіравання сістэмай (SMBus) або любога іншага пратаколу ўзаемадзеяння, або для рэалізацыі шыротна-імпульснага мадулятара. Гэта дапамагае мінімізаваць колькасць кампанентаў, месца на плаце і зніжае агульны кошт сістэмы. Вы можаце стварыць асобнік унутранага асцылятара без стварэння асобніка карыстальніцкай флэш-памяці (UFM), выкарыстоўваючы ядро IP-генератара падтрымоўваных прылад Intel у праграмным забеспячэнні Intel Quartus® Prime для прылад MAX® II і MAX V. Для прылад Intel MAX 10 асцылятары асобныя ад UFM. Выхадная частата асцылятара, osc, складае адну чацвёртую непадзеленай частаты ўнутранага асцылятара.
Дыяпазон частот для падтрымоўваных прылад Intel
| прылады | Выхад Clock з унутранага асцылятара (1) (МГц) |
| МАКС II | 3.3 - 5.5 |
| МАКС В | 3.9 - 5.3 |
| Intel MAX 10 | 55 – 116 (2), 35 – 77 (3) |
- Выхадны порт для IP-ядра ўнутранага асцылятара - osc у прыладах MAX II і MAX V і clkout ва ўсіх іншых падтрымоўваных прыладах.
| прылады | Выхад Clock з унутранага асцылятара (1) (МГц) |
| Cyclone® III (4) | 80 (макс.) |
| Цыклон IV | 80 (макс.) |
| Цыклон V | 100 (макс.) |
| Intel Цыклон 10 GX | 100 (макс.) |
| Intel Cyclone 10 LP | 80 (макс.) |
| Arria® II GX | 100 (макс.) |
| Арыя В | 100 (макс.) |
| Intel Arria 10 | 100 (макс.) |
| Stratix® V | 100 (макс.) |
| Intel Stratix 10 | 170 - 230 |
- Выхадны порт для IP-ядра ўнутранага асцылятара - osc у прыладах MAX II і MAX V і clkout ва ўсіх іншых падтрымоўваных прыладах.
- Для 10M02, 10M04, 10M08, 10M16 і 10M25.
- Для 10М40 і 10М50.
- Падтрымліваецца ў праграмным забеспячэнні Intel Quartus Prime версіі 13.1 і раней.
Унутраны асцылятар як частка UFM для прылад MAX II і MAX V
Унутраны асцылятар з'яўляецца часткай блока Program Erase Control, які кіруе праграмаваннем і сціраннем UFM. Рэгістр даных захоўвае даныя, якія будуць адпраўлены або атрыманы з UFM. Адрасны рэгістр захоўвае адрас, з якога здабываюцца дадзеныя, або адрас, на які запісваюцца дадзеныя. Унутраны асцылятар для блока UFM уключаецца, калі выконваюцца аперацыі ERASE, PROGRAM і READ.
Апісанне штыфта для IP-ядра ўнутранага асцылятара
| Сігнал | Апісанне |
| сцэна | Выкарыстоўвайце для ўключэння ўнутранага асцылятара. Увядзіце высокі ўзровень, каб уключыць асцылятар. |
| osc/clkout (5) | Выхад унутранага асцылятара. |
Выкарыстанне ўнутранага асцылятара ў прыладах MAX II і MAX V
Унутраны асцылятар мае адзіны ўваход, oscena, і адзін выхад, osc. Каб актываваць унутраны асцылятар, выкарыстоўвайце oscena. Пры актывацыі на выхадзе з'яўляюцца гадзіны з частатой. Калі oscena знаходзіцца на нізкім узроўні, выхадны сігнал унутранага асцылятара з'яўляецца пастаянным высокім.
Каб стварыць асобнік унутранага асцылятара, выканайце наступныя дзеянні
- У меню Інструменты праграмнага забеспячэння Intel Quartus Prime націсніце IP Catalog.
- У катэгорыі «Бібліятэка» разгарніце «Асноўныя функцыі і ўвод-вывад».
- Выберыце асцылятар MAX II/MAX V і пасля націску «Дадаць» з'явіцца рэдактар параметраў IP. Цяпер вы можаце выбраць выходную частату генератара.
- У бібліятэках мадэлявання мадэль files, якія павінны быць уключаны ў спісе. Націсніце Далей.
- Выберыце files быць створаны. Націсніце «Гатова». Выбранае files ствараюцца і могуць быць даступныя з выхаду file папка. Пасля таго, як код стварэння асобніка будзе дададзены ў file, для ўключэння асцылятара ўваход Oscena павінен быць зроблены ў выглядзе правадоў і прызначаны ў якасці лагічнага значэння «1».
Выкарыстанне ўнутранага асцылятара ва ўсіх падтрымоўваных прыладах (акрамя прылад MAX II і MAX V)
Унутраны асцылятар мае адзіны ўваход, oscena, і адзін выхад, osc. Каб актываваць унутраны асцылятар, выкарыстоўвайце oscena. Пры актывацыі на выхадзе з'яўляюцца гадзіны з частатой. Калі oscena знаходзіцца на нізкім узроўні, выхадны сігнал унутранага асцылятара з'яўляецца пастаянным нізкім.
Каб стварыць асобнік унутранага асцылятара, выканайце наступныя дзеянні
- У меню Інструменты праграмнага забеспячэння Intel Quartus Prime націсніце IP Catalog.
- У катэгорыі «Бібліятэка» разгарніце «Асноўныя функцыі і праграмаванне канфігурацыі».
- Выберыце Internal Oscillator (або Intel FPGA S10 Configuration Clock для прылад Intel Stratix 10) і пасля націску Add з'явіцца рэдактар IP-параметраў.
- У дыялогавым акне New IP Instance:
- Усталюйце імя верхняга ўзроўню для вашага IP.
- Выберыце сямейства прылад.
- Выберыце прыладу.
- Націсніце OK.
- Каб стварыць HDL, націсніце Generate HDL.
- Націсніце Стварыць.
Выбранае files ствараюцца і могуць быць даступныя з выхаду file тэчка, як указана ў шляху выхаднога каталога. Пасля таго, як код стварэння асобніка будзе дададзены ў file, для ўключэння асцылятара ўваход Oscena павінен быць зроблены ў выглядзе правадоў і прызначаны ў якасці лагічнага значэння «1».
Рэалізацыя
Вы можаце рэалізаваць гэты дызайн напрampз прыладамі MAX II, MAX V і Intel MAX 10, усе з якіх маюць функцыю ўнутранага асцылятара. Рэалізацыя прадугледжвае дэманстрацыю функцыі ўнутранага асцылятара шляхам прызначэння выхаду асцылятара лічыльніку і кіравання кантактамі ўводу-вываду агульнага прызначэння (GPIO) на прыладах MAX II, MAX V і Intel MAX 10.
Дызайн ExampЧастка 1: арыентацыя на дэманстрацыйную плату MDN-82 (прылады MAX II)
Дызайн Example 1 зроблены для кіравання святлодыёдамі для стварэння эфекту пракруткі, дэманструючы тым самым унутраны асцылятар з дапамогай дэманстрацыйнай платы MDN-82.
EPM240G Прызначэнне кантактаў для Design Example 1 Выкарыстанне дэманстрацыйнай платы MDN-82
| EPM240G Прызначэнне кантактаў | |||
| Сігнал | Pin | Сігнал | Pin |
| d2 | Штыфт 69 | d3 | Штыфт 40 |
| d5 | Штыфт 71 | d6 | Штыфт 75 |
| d8 | Штыфт 73 | d10 | Штыфт 73 |
| d11 | Штыфт 75 | d12 | Штыфт 71 |
| d4_1 | Штыфт 85 | d4_2 | Штыфт 69 |
| d7_1 | Штыфт 87 | d7_2 | Штыфт 88 |
| d9_1 | Штыфт 89 | d9_2 | Штыфт 90 |
| sw9 | Штыфт 82 | — | — |
Прызначыць нявыкарыстаныя штыфты ў якасці ўводу, указанага ў праграмным забеспячэнні Intel Quartus Prime.
Каб прадэманстраваць гэты дызайн на дэманстрацыйнай плаце MDN-B2, выканайце наступныя дзеянні
- Уключыце сілкаванне дэма-платы (з дапамогай паўзунковага перамыкача SW1).
- Спампуйце дызайн на MAX II CPLD праз JTAG загаловак JP5 на дэманстрацыйнай плаце і звычайны кабель для праграмавання (кабель паралельнага порта Intel FPGA або кабель загрузкі Intel FPGA). Утрымлівайце SW4 на дэманстрацыйнай плаце націснутай да і падчас пачатку працэсу праграмавання. Пасля завяршэння выключыце сілкаванне і зніміце JTAG раз'ём.
- Сачыце за паслядоўнасцю пракруткі святлодыёдаў на чырвоных і двухколерных святлодыёдах. Націсканне SW9 на дэманстрацыйнай плаце адключае ўнутраны асцылятар, і святлодыёды, якія пракручваюцца, замарозяцца на сваіх бягучых пазіцыях.
Дызайн ExampLe 2: Арыентацыя на MAX V Device Development Kit
У Design ExampУ раздзеле 2 выхадная частата асцылятара дзеліцца на 221 перад тактаваннем 2-бітнага лічыльніка. Выхад гэтага 2-бітнага лічыльніка выкарыстоўваецца для кіравання святлодыёдамі, дэманструючы тым самым унутраны асцылятар у камплекце для распрацоўкі прылады MAX V.
5M570Z Прызначэнне штыфтоў для Design Example 2 Выкарыстанне камплекта распрацоўшчыка прылады MAX V
| 5M570Z Прызначэнне кантактаў | |||
| Сігнал | Pin | Сігнал | Pin |
| pb0 | M9 | святлодыёд [0] | P4 |
| асн | M4 | святлодыёд [1] | R1 |
| clk | P2 | — | — |
Каб прадэманстраваць гэты дызайн на камплекце распрацоўніка MAX V, выканайце наступныя дзеянні
- Падключыце кабель USB да раздыма USB, каб уключыць прыладу.
- Спампуйце дызайн на прыладу MAX V праз убудаваны кабель загрузкі Intel FPGA.
- Звярніце ўвагу на мірганне святлодыёдаў (святлодыёд [0] і святлодыёд [1]). Націсканне pb0 на дэманстрацыйнай плаце адключае ўнутраны асцылятар, і міргаючыя святлодыёды замарозяцца ў сваім бягучым стане.
Гісторыя версій дакумента для AN 496: выкарыстанне IP-ядра ўнутранага асцылятара
| Дата | Версія | Змены |
| 2017 лістапада | 2017.11.06 |
|
| 2014 лістапада | 2014.11.04 | Абноўлена частата для непадзеленага ўнутранага генератара і выхаднога тактавага сігналу са значэнняў частаты ўнутранага генератара для прылад MAX 10 у табліцы "Дыяпазон частот для падтрымоўваных прылад Altera". |
| верасень 2014 г | 2014.09.22 | Дададзена МАКСІМУМ 10 прылад. |
| Студзень 2011 г | 2.0 | Абноўлена, каб уключыць прылады MAX V. |
| снежань 2007 г | 1.0 | Першапачатковы выпуск. |
ID: 683653
Версія: 2017.11.06
Дакументы / Рэсурсы
 |
intel AN 496 з выкарыстаннем IP-ядра ўнутранага асцылятара [pdfІнструкцыі AN 496 з выкарыстаннем унутранага ядра IP-генератара, AN 496, выкарыстанне ядра ўнутранага IP-генератара, ядра ўнутранага генератара IP, ядро IP-генератара, ядро IP, ядро |
