GPIO Intel® FPGA IP Giya sa Gumagamit

---

Intel® Arria® 10 ug Intel® Cyclone® 10 GX Devices

Gi-update alang sa Intel® Quartus® Prime Design Suite: 21.2
IP nga Bersyon: 20.0.0

Online nga Bersyon                                                               ID: 683136
Ipadala ang Feedback             ug-altera_gpio            Bersyon: 2021.07.15

---

Ang GPIO Intel® FPGA IP core nagsuporta sa kinatibuk-ang katuyoan nga I/O (GPIO) nga mga bahin ug mga sangkap. Mahimo nimong gamiton ang mga GPIO sa mga kinatibuk-ang aplikasyon nga dili espesipiko sa mga transceiver, mga interface sa memorya, o LVDS.

Ang GPIO IP core anaa lamang alang sa Intel Arria® 10 ug Intel Cyclone® 10 GX device lamang. Kung mobalhin ka og mga disenyo gikan sa Stratix® V, Arria V, o Cyclone V nga mga device, kinahanglan nimong ibalhin ang ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP cores.

May Kalabutan nga Impormasyon

• IP Migration Flow para sa Arria V, Cyclone V, ug Stratix V Devices sa panid 22
• Mga Giya sa Pagpatuman sa Intel Stratix 10 I/O
  Naghatag sa GPIOIP core user guide para sa Intel Stratix 10 device.
• Pasiuna sa Intel FPGA IP Cores
  Naghatag og kinatibuk-ang impormasyon mahitungod sa tanang Intel FPGA IP cores, lakip ang parameterizing, generating, upgrade, ug simulating IP cores.
• Paghimo sa Bersyon-Independent nga IP ug Qsys Simulation Scripts
  Paghimo og mga simulation script nga wala magkinahanglan og manwal nga mga update para sa software o IP nga bersyon sa pag-upgrade.
• Mga Kinamaayohang Praktis sa Pagdumala sa Proyekto
  Mga giya alang sa episyente nga pagdumala ug kadali sa imong proyekto ug IP files.
• GPIO Intel FPGA IP User Guide Archives sa panid 24
  Naghatag usa ka lista sa mga giya sa gumagamit alang sa miaging mga bersyon sa GPIO IP core.
• Dobleng Data Rate I/O (ALTDDIO_IN, ALTDDIO_OUT, ug ALTDDIO_BIDIR) IP Cores User Guide
• I/O Buffer (ALTIOBUF) IP Core User Guide

Pagpagawas sa Impormasyon alang sa GPIO Intel FPGA IP

Ang mga bersyon sa Intel FPGA IP motakdo sa mga bersyon sa software sa Intel Quartus® Prime Design Suite hangtod sa v19.1. Sugod sa Intel Quartus Prime Design Suite software version 19.2, ang Intel FPGA IP adunay bag-ong versioning scheme.

---

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

ISO 9001:2015 Rehistrado

Ang Intel FPGA IP version (XYZ) nga numero mahimong mausab sa matag Intel Quartus Prime software version. Usa ka pagbag-o sa:

• Ang X nagpakita sa usa ka mayor nga rebisyon sa IP. Kung imong gi-update ang Intel Quartus Prime software, kinahanglan nimo nga i-regenerate ang IP.
• Gipakita sa Y nga ang IP naglakip sa bag-ong mga bahin. I-regenerate ang imong IP aron maapil kining mga bag-ong feature.
• Gipakita sa Z nga ang IP naglakip sa gagmay nga mga pagbag-o. I-regenerate ang imong IP aron maapil kini nga mga pagbag-o.

Talaan 1. GPIO Intel FPGA IP Core Current Release Information

butang	Deskripsyon
Bersyon sa IP	20.0.0
Intel Quartus Prime nga Bersyon	21.2
Petsa sa Pagpagawas	2021.06.23

GPIO Intel FPGA IP Features

Ang GPIO IP core naglakip sa mga feature aron suportahan ang device I/O blocks. Mahimo nimong gamiton ang editor sa parameter sa Intel Quartus Prime aron ma-configure ang GPIO IP core.

Ang GPIO IP core naghatag niini nga mga sangkap:

• Doble nga data rate input/output (DDIO)—usa ka digital component nga nagdoble o nagtunga sa rate sa data sa usa ka channel sa komunikasyon.
• Mga kadena sa paglangan-i-configure ang mga kadena sa paglangan aron mahimo ang piho nga paglangan ug pagtabang sa pagsira sa oras sa I/O.
• I/O buffers—ikonektar ang mga pad sa FPGA.

GPIO Intel FPGA IP Data Paths

Hulagway 1. High-Level View sa Single-Ended GPIO

Talaan 2. GPIO IP Core Data Path Modes

Dalan sa Data	Register Mode
	Bypass	Yano nga Register	DDR I/O
			Bug-os nga Rate	Katunga nga Rate
Input	Ang mga datos gikan sa elemento sa paglangan hangtod sa kinauyokan, nga gilaktawan ang tanan nga doble nga rate sa datos nga I/Os (DDIOs).	Ang full-rate nga DDIO naglihok isip usa ka yano nga rehistro, nga nag-bypass sa mga halfrate nga DDIO. Gipili sa Fitter kung i-pack ba ang rehistro sa I / O o ipatuman ang rehistro sa kinauyokan, depende sa lugar ug oras sa mga trade-off.	Ang full-rate nga DDIO naglihok isip usa ka regular nga DDIO, nga nag-bypass sa mga half-rate nga DDIO.	Ang full-rate nga DDIO naglihok isip usa ka regular nga DDIO. Ang half-rate nga DDIOs nag-convert sa full-rate nga datos ngadto sa half-rate nga datos.
Output	Ang mga datos gikan sa kinauyokan diretso sa elemento sa paglangan, nga gilaktawan ang tanan nga mga DDIO.	Ang full-rate nga DDIO naglihok isip usa ka yano nga rehistro, nga nag-bypass sa mga halfrate nga DDIO. Gipili sa Fitter kung i-pack ba ang rehistro sa I / O o ipatuman ang rehistro sa kinauyokan, depende sa lugar ug oras sa mga trade-off.	Ang full-rate nga DDIO naglihok isip usa ka regular nga DDIO, nga nag-bypass sa mga half-rate nga DDIO.	Ang full-rate nga DDIO naglihok isip usa ka regular nga DDIO. Ang half-rate nga DDIOs nag-convert sa full-rate nga datos ngadto sa half-rate nga datos.
Duha nga Kapilian	Ang output buffer nagmaneho sa usa ka output pin ug usa ka input buffer.	Ang full-rate nga DDIO naglihok isip usa ka yano nga rehistro. Ang output buffer nagmaneho sa usa ka output pin ug usa ka input buffer.	Ang full-rate nga DDIO naglihok isip usa ka regular nga DDIO. Ang output buffer nagmaneho sa usa ka output pin ug usa ka input buffer. Ang input buffer nagduso sa usa ka set sa tulo ka mga flip-flops.	Ang full-rate nga DDIO naglihok isip usa ka regular nga DDIO. Ang half-rate nga DDIOs nag-convert sa full-rate nga datos ngadto sa half-rate. Ang output buffer nagmaneho sa usa ka output pin ug usa ka input buffer. Ang input buffer nagduso sa usa ka set sa tulo ka mga flip-flops.

Kung mogamit ka ug asynchronous nga klaro ug preset nga mga signal, ang tanan nga mga DDIO adunay parehas nga mga signal.

Ang half-rate ug full-rate nga mga DDIO nagkonektar sa bulag nga mga orasan. Kung mogamit ka og half-rate ug full-rate nga DDIOs, ang full-rate nga orasan kinahanglang modagan sa doble sa half-rate frequency. Mahimo nimong gamiton ang lainlaing mga relasyon sa yugto aron matubag ang mga kinahanglanon sa oras.

May Kalabutan nga Impormasyon
Input ug Output Bus High ug Low Bits sa pahina 12

Dalan sa Pag-input

Ang pad nagpadala sa datos sa input buffer, ug ang input buffer nagpakaon sa delay nga elemento. Human ang data moadto sa output sa delay nga elemento, ang programmable bypass multiplexers mopili sa mga feature ug mga dalan nga gamiton. Matag input path adunay duha ka stages sa mga DDIO, nga full-rate ug half-rate.

Hulagway 2. Gipasimple View sa Single-Ended GPIO Input Path

1. Ang pad nakadawat data.
2. Gikuha sa DDIO IN (1) ang datos sa pagtaas ug pagkahulog sa mga kilid sa ck_fr ug ipadala ang datos, signal (A) ug (B) sa mosunod nga waveform nga numero, sa usa ka rate sa datos.
3. Ang DDIO IN (2) ug DDIO IN (3) nagtunga sa rate sa datos.
4. Ang dout[3:0] nagpresentar sa datos isip tunga sa rate nga bus.

Figure 3. Input Path Waveform sa DDIO Mode nga adunay Half-Rate Conversion

Niini nga numero, ang datos gikan sa full-rate nga orasan sa doble nga rate sa datos hangtod sa tunga nga rate nga orasan sa usa ka rate sa datos. Ang rate sa datos gibahin sa upat ug ang gidak-on sa bus nadugangan sa parehas nga ratio. Ang kinatibuk-ang throughput pinaagi sa GPIO IP core nagpabilin nga wala mausab.

Ang aktuwal nga timing nga relasyon tali sa lain-laing mga signal mahimong magkalahi depende sa espesipikong disenyo, mga paglangan, ug mga hugna nga imong pilion para sa full-rate ug half-rate nga mga orasan.

Matikdi: Ang GPIO IP core wala nagsuporta sa dinamikong pagkakalibrate sa bidirectional pins. Para sa mga aplikasyon nga nanginahanglan ug dinamikong pag-calibrate sa bidirectional nga mga pin, tan-awa ang may kalabutan nga impormasyon.

May Kalabutan nga Impormasyon

• PHY Lite para sa Parallel Interfaces Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX Devices
  Naghatag ug dugang nga impormasyon para sa mga aplikasyon nga nanginahanglan ug dinamikong OCT para sa bidirectional pin.
• Output ug Output Enable Paths sa pahina 7

Output ug Output Enable Paths

Ang elemento sa paglangan sa output nagpadalag datos sa pad pinaagi sa buffer sa output.

Ang matag agianan sa output adunay duha ka stages sa mga DDIO, nga half-rate ug full-rate.

Hulagway 4. Gipasimple View sa Single-Ended GPIO Output Path

Figure 5. Output Path Waveform sa DDIO Mode nga adunay Half-Rate Conversion

Hulagway 6. Gipasimple View sa Output Enable Path

Ang kalainan tali sa output path ug output enable (OE) nga agianan mao nga ang OE path wala maglangkob sa full-rate nga DDIO. Aron suportahan ang mga pagpatuman sa packed-register sa dalan sa OE, usa ka yano nga rehistro ang naglihok isip full-rate nga DDIO. Sa samang rason, usa lang ka half-rate nga DDIO ang anaa.

Ang dalan sa OE naglihok sa mosunod nga tulo ka sukaranang mga paagi:

• Bypass—ang kinauyokan nagpadala ug data direkta ngadto sa delay nga elemento, nga nag-bypass sa tanang DDIO.
• Naka-pack nga Register—molaktaw sa half-rate nga DDIO.
• SDR nga output sa half-rate—half-rate DDIOs nag-convert sa datos gikan sa full-rate ngadto sa half-rate.

Matikdi: Ang GPIO IP core wala nagsuporta sa dinamikong pagkakalibrate sa bidirectional pins. Para sa mga aplikasyon nga nanginahanglan ug dinamikong pag-calibrate sa bidirectional nga mga pin, tan-awa ang may kalabutan nga impormasyon.

May Kalabutan nga Impormasyon

• PHY Lite para sa Parallel Interfaces Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX Devices
  Naghatag ug dugang nga impormasyon para sa mga aplikasyon nga nanginahanglan ug dinamikong OCT para sa bidirectional pin.
• Pag-input nga Dalan sa panid 5

GPIO Intel FPGA IP Interface Signals

Depende sa mga setting sa parameter nga imong gipiho, lain-laing mga interface signal anaa alang sa GPIO IP core.

Figure 7. GPIO IP Core Interfaces

Hulagway 8. GPIO Interface Signals

Talaan 3. Pad Interface Signals

Ang pad interface mao ang pisikal nga koneksyon gikan sa GPIO IP core ngadto sa pad. Kini nga interface mahimong usa ka input, output o bidirectional interface, depende sa IP core configuration. Niini nga lamesa, ang SIZE mao ang gilapdon sa datos nga gipiho sa IP core parameter editor.

Ngalan sa Signal	Direksyon	Deskripsyon
pad_in[SIZE-1:0]	Input	Input signal gikan sa pad.
pad_in_b[SIZE-1:0]	Input	Negatibo nga node sa differential input signal gikan sa pad. Kini nga pantalan magamit kung imong i-on ang Gamita ang differential buffer kapilian.
pad_out[SIZE-1:0]	Output	Output signal sa pad.
pad_out_b[SIZE-1:0]	Output	Negatibo nga node sa differential output signal sa pad. Kini nga pantalan magamit kung imong i-on ang Gamita ang differential buffer kapilian.
pad_io[SIZE-1:0]	Duha nga Kapilian	Bidirectional nga koneksyon sa signal sa pad.
pad_io_b[SIZE-1:0]	Duha nga Kapilian	Negatibo nga node sa differential bidirectional signal koneksyon sa pad. Kini nga pantalan magamit kung imong i-on ang Gamita ang differential buffer kapilian.

Talaan 4. Mga Signal sa Interface sa Data

Ang data interface kay usa ka input o output interface gikan sa GPIO IP core ngadto sa FPGA core. Niini nga lamesa, ang SIZE mao ang gilapdon sa datos nga gipiho sa IP core parameter editor.

Ngalan sa Signal	Direksyon	Deskripsyon
din[DATA_SIZE-1:0]	Input	Data input gikan sa FPGA core sa output o bidirectional mode. Ang DATA_SIZE nagdepende sa mode sa pagrehistro: Bypass o simple nga rehistro—DATA_SIZE = SIZE DDIO nga walay half-rate nga lohika—DATA_SIZE = 2 × SIZE DDIO nga adunay half-rate nga lohika—DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Output	Data output sa FPGA core sa input o bidirectional mode, Ang DATA_SIZE nagdepende sa mode sa pagrehistro: Bypass o simple nga rehistro—DATA_SIZE = SIZE DDIO nga walay half-rate nga lohika—DATA_SIZE = 2 × SIZE DDIO nga adunay half-rate nga lohika—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Input	OE input gikan sa FPGA core sa output mode uban sa I-enable ang output enable port gi-on, o bidirectional mode. Ang OE aktibo nga taas. Kung magpadala ug data, itakda kini nga signal sa 1. Kung makadawat ug data, ibutang kini nga signal sa 0. Ang OE_SIZE nagdepende sa mode sa pagrehistro: Bypass o simple nga rehistro—DATA_SIZE = SIZE DDIO nga walay half-rate nga lohika—DATA_SIZE = SIZE DDIO nga adunay half-rate nga lohika—DATA_SIZE = 2 × SIZE

Talaan 5. Mga Signal sa Interface sa Orasan

Ang interface sa orasan usa ka interface sa input nga orasan. Kini naglangkob sa lain-laing mga signal, depende sa configuration. Ang GPIO IP core mahimong adunay zero, usa, duha, o upat ka mga input sa orasan. Ang mga port sa orasan lahi nga makita sa lainlaing mga pag-configure aron ipakita ang aktuwal nga function nga gihimo sa signal sa orasan.

Ngalan sa Signal	Direksyon	Deskripsyon
ck	Input	Sa mga agianan sa input ug output, kini nga orasan nagpakaon sa usa ka naka-pack nga rehistro o DDIO kung imong i-off ang Half Rate nga lohika parametro. Sa bidirectional mode, kini nga orasan mao ang talagsaon nga orasan alang sa input ug output nga mga agianan kung imong i-off ang Gilain nga mga orasan sa input/output parametro.
ck_fr	Input	Sa mga agianan sa input ug output, kini nga mga orasan nagpakaon sa full-rate ug half-rate nga mga DDIO kung imong i-on ang Half Rate nga lohika parametro. Sa bidirectional mode, ang input ug output nga mga agianan naggamit niini nga mga orasan kung imong i-off ang Gilain nga mga orasan sa input/output parametro.
ck_hr
ck_in	Input	Sa bidirectional mode, kini nga mga orasan nagpakaon sa usa ka naka-pack nga rehistro o DDIO sa input ug output nga mga agianan kung imong gitakda ang duha niini nga mga setting: I-off ang Half Rate nga lohika parametro. I-on ang Gilain nga mga orasan sa input/output parametro.
ck_out
ck_fr_in	Input	Sa bidirectional mode, kini nga mga orasan nagpakaon sa usa ka full-rate ug half-rate nga DDIOS sa input ug output nga mga agianan kung imong itakda ang duha niini nga mga setting I-on ang Half Rate nga lohika parametro. I-on ang Gilain nga mga orasan sa input/output parametro. Kay example, ang ck_fr_out nagpakaon sa full-rate nga DDIO sa output path.
ck_fr_out
ck_hr_in
ck_hr_out
cke	Input	I-enable ang orasan.

Talaan 6. Mga Signal sa Interface sa Pagtapos

Ang interface sa pagtapos nagkonektar sa GPIO IP core sa I/O buffers.

Ngalan sa Signal	Direksyon	Deskripsyon
pagkontrol sa serye nga pagtapos	Input	Input gikan sa termination control block (OCT) ngadto sa mga buffer. Gitakda niini ang buffer series impedance value.
paralleltermination control	Input	Input gikan sa termination control block (OCT) ngadto sa mga buffer. Gitakda niini ang buffer parallel impedance value.

Talaan 7. I-reset ang Interface Signals

Ang reset interface nagkonektar sa GPIO IP core sa mga DDIO.

Ngalan sa Signal	Direksyon	Deskripsyon
sclr	Input	Synchronous nga tin-aw nga input. Dili magamit kung mahimo nimo ang sset.
aclr	Input	Asynchronous nga tin-aw nga input. Aktibo nga taas. Dili magamit kung mahimo nimo ang aset.
aset	Input	Asynchronous nga set input. Aktibo nga taas. Dili magamit kung imong mahimo ang aclr.
sset	Input	Kadungan nga set input. Dili magamit kung imong mahimo ang sclr.

May Kalabutan nga Impormasyon
Input ug Output Bus High ug Low Bits sa pahina 12

Gipaambit nga mga Signal

• Ang input, output, ug OE nga mga agianan adunay parehas nga klaro ug preset nga signal.
• Ang output ug OE nga agianan nag-ambit sa parehas nga mga signal sa orasan.

Data Bit-Order alang sa Data Interface

Figure 9. Data Bit-Order Convention

Kini nga numero nagpakita sa bit-order convention alang sa din, dout ug oe data signal.

• Kung ang kantidad sa gidak-on sa data bus mao ang SIZE, ang LSB naa sa labing tuo nga posisyon.
• Kung ang kantidad sa gidak-on sa data bus 2 × SIZE, ang bus gihimo sa duha ka pulong nga SIZE .
• Kung ang kantidad sa gidak-on sa data bus 4 × SIZE, ang bus gihimo sa upat ka pulong nga SIZE.
• Ang LSB anaa sa labing tuo nga posisyon sa matag pulong.
• Ang pinaka-tuo nga pulong nagtino sa unang pulong nga mogawas para sa mga output bus ug ang unang pulong nga mosulod para sa input bus.

May Kalabutan nga Impormasyon
Pag-input nga Dalan sa panid 5

Input ug Output Bus Taas ug Ubos nga Bits

Ang taas ug ubos nga bits sa input o output signal gilakip sa din ug dout input ug output bus.

Input nga Bus

Alang sa din bus, kung ang datain_h ug datain_l mao ang taas ug ubos nga mga bit, nga ang matag gilapdon kay datain_width:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(datain_width – 1):0]

Kay example, para sa din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Output Bus

Alang sa dout bus, kung ang dataout_h ug dataout_l mao ang taas ug ubos nga mga bit, nga ang matag gilapdon mao ang dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Kay example, para sa dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Mga Signal sa Interface sa Data ug Katugbang nga mga Orasan

Talaan 8. Mga Signal sa Interface sa Data ug Katugbang nga mga Orasan

Ngalan sa Signal	Pag-configure sa Parameter			Relo
	Register Mode	Half Rate	Panagbulag nga mga Relo
din	Yano nga Register DDIO	Off	Off	ck
	DDIO	On	Off	ck_hr
	Yano nga Register DDIO	Off	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Yano nga Register DDIO	Off	Off	ck
	DDIO	On	Off	ck_hr
	Yano nga Register DDIO	Off	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset Tanan nga pad signal	Yano nga Register DDIO	Off	Off	ck
	DDIO	On	Off	ck_fr
	Yano nga Register DDIO	Off	On	Input nga agianan: ck_in Output nga agianan: ck_out
	DDIO	On	On	Input nga agianan: ck_fr_in Output nga agianan: ck_fr_out

Pag-verify sa Paggamit sa Resource ug Performance sa Disenyo

Mahimo nimong i-refer ang mga report sa kompilasyon sa Intel Quartus Prime aron makakuha mga detalye bahin sa paggamit sa kapanguhaan ug paghimo sa imong disenyo.

1. Sa menu, i-klik Pagproseso ➤ Pagsugod sa Compilation sa pagdagan sa usa ka bug-os nga compilation.
2. Human sa paghugpong sa disenyo, i-klik Pagproseso ➤ Kompilasyon Report.
3. Gamit ang Talaan sa mga Sulod, navigate sa Fitter ➤ Resource Section.
   a. Sa view ang impormasyon sa paggamit sa kapanguhaan, pilia Summary sa Paggamit sa Kapanguhaan.
   b. Sa view ang impormasyon sa paggamit sa kapanguhaan, pilia Paggamit sa Kapanguhaan sa Entidad.

GPIO Intel FPGA IP Parameter Settings

Mahimo nimong itakda ang mga setting sa parameter alang sa GPIO IP core sa Intel Quartus Prime software. Adunay tulo ka mga grupo sa mga kapilian: Heneral, Buffer, ug Mga rehistro.

Talaan 9. GPIO IP Core Parameters – Kinatibuk-an

Parameter	kahimtang	Gitugotan nga mga Bili	Deskripsyon
Direksyon sa Data	—	Input Output  Bidir	Gipiho ang direksyon sa datos alang sa GPIO.
Gilapdon sa datos	—	1 hangtod 128	Gipiho ang gilapdon sa datos.
Gamita ang legacy top-level nga mga ngalan sa port	—	On Off	Gamita ang parehas nga mga ngalan sa pantalan sama sa Stratix V, Arria V, ug Cyclone V nga mga aparato. Kay example, ang dout nahimong dataout_h ug dataout_l, ug ang din nahimong datain_h ug datain_l. Pahinumdom: Ang kinaiya niini nga mga pantalan lahi kay sa Stratix V, Arria V, ug Cyclone V nga mga himan. Para sa giya sa paglalin, tan-awa ang may kalabutan nga impormasyon.

Talaan 10. GPIO IP Core Parameters – Buffer

Parameter	kahimtang	Gitugotan nga mga Bili	Deskripsyon
Gamita ang differential buffer	—	On  Off	Kung gi-on, mahimo ang differential I/O buffers.
Gamita ang pseudo differential buffer	Direksyon sa Data = Output Gamita ang differential buffer = On	On  Off	Kung gi-on sa output mode, makapahimo sa pseudo differential output buffers. Kini nga opsyon awtomatik nga gi-on para sa bidirectional mode kon imong i-on Gamita ang differential buffer.
Gamita ang bus-hold circuitry	Direksyon sa Data = Input o Bidir Gamita ang differential buffer = Off	On  Off	Kung gi-on, ang bus hold circuitry mahimong huyang nga magkupot sa signal sa usa ka I/O pin sa katapusan nga gimaneho nga estado diin ang output buffer state mahimong 1 o 0 apan dili taas nga impedance.
Gamita ang open drain nga output	Direksyon sa Data = Output o Bidir Gamita ang differential buffer = Off	On  Off	Kon ma-on, ang open drain nga output makapahimo sa device sa paghatag og system-level control signals sama sa interrupt and write enable signals nga mahimong ipahayag sa daghang mga device sa imong system.
I-enable ang output enable port	Direksyon sa Data = Output	On  Off	Kung gi-on, makapahimo sa user input sa OE port. Kini nga opsyon awtomatik nga gi-on para sa bidirectional mode.
I-enable ang seriestermination / paralleltermination ports	—	On  Off	Kung gi-on, makapahimo sa serye nga pagtapos sa pagkontrol ug paralleltermination nga pagkontrol sa mga pantalan sa output buffer.

Talaan 11. GPIO IP Core Parameters – Mga Register

Parameter	kahimtang	Gitugotan nga mga Bili	Deskripsyon
Register mode	—	Wala  Simple nga rehistro  DDIO	Gipiho ang register mode para sa GPIO IP core: Wala—nagtino sa usa ka yano nga koneksyon sa wire gikan/ngadto sa buffer. Simple nga rehistro—nagtino nga ang DDIO gigamit isip yanong rehistro sa single data-rate mode (SDR). Ang Fitter mahimong mag-pack niini nga rehistro sa I/O. DDIO- nagtino nga ang IP core naggamit sa DDIO.
I-enable ang synchronous clear / preset nga pantalan	Register mode = DDIO	Wala  Klaro  Preset	Nagtino kung giunsa pagpatuman ang dungan nga pag-reset nga pantalan. Wala—Gi-disable ang synchronous reset port. Klaro— Makapahimo sa SCLR port para sa dungan nga paghawan. Preset—Nakapahimo sa SSET port para sa dungan nga preset.
I-enable ang asynchronous clear / preset nga pantalan	Register mode = DDIO	Wala  Klaro  Preset	Nagtino kung giunsa pagpatuman ang asynchronous reset port. Wala—Gipugngan ang asynchronous reset port. Klaro— Makapahimo sa ACLR port para sa asynchronous clears. Preset—Nakapahimo sa ASET port para sa asynchronous nga preset. Ang mga signal sa ACLR ug ASET aktibo nga taas.
I-enable ang orasan nga makapahimo sa mga pantalan	Register mode = DDIO	On  Off	On—nagpadayag sa clock enable (CKE) nga pantalan aron tugotan ka nga makontrol kung ang data gi-clock sa o paggawas. Kini nga signal nagpugong sa data nga mapasa nga wala nimo kontrola. Off—ang clock enable port dili ma-expose ug ang data kanunay nga moagi sa rehistro awtomatik.
Half Rate nga lohika	Register mode = DDIO	On  Off	Kung gi-on, mahimo ang half-rate nga DDIO.
Pagbulag sa mga orasan sa input / output	Direksyon sa Data = Bidir  Register mode = Simple nga rehistro o DDIO	On  Off	Kung gi-on, mahimo ang bulag nga mga orasan (CK_IN ug CK_OUT) alang sa input ug output nga mga agianan sa bidirectional mode.

May Kalabutan nga Impormasyon

• Input ug Output Bus High ug Low Bits sa pahina 12
• Giya: Pagbaylo sa datain_h ug datain_l Mga Port sa Migrated IP sa panid 23

Pagrehistro sa Pagputos

Ang GPIO IP core nagtugot kanimo sa pag-pack sa rehistro sa periphery aron makatipig sa lugar ug paggamit sa kapanguhaan.

Mahimo nimong i-configure ang full-rate nga DDIO sa input ug output nga agianan ingon usa ka flip flop. Aron mahimo kini, idugang ang .qsf nga mga buluhaton nga gilista niini nga lamesa.

Talaan 12. Pagrehistro sa Pag-pack sa Mga Assignment sa QSF

Dalan	QSF Assignment
Pagputos sa rehistro sa input	QSF Assignment set_instance_assignment -ngalan FAST_INPUT_REGISTER ON -to
Pag-pack sa rehistro sa output	set_instance_assignment -ngalan FAST_OUTPUT_REGISTER ON -to
Ang output makapahimo sa pagrehistro sa pagputos	set_instance_assignment -ngalan FAST_OUTPUT_ENABLE_REGISTER ON -to

Mubo nga sulat: Kini nga mga buluhaton dili garantiya sa pag-pack sa rehistro. Bisan pa, kini nga mga buluhaton makapahimo sa Fitter nga makapangita usa ka ligal nga pagbutang. Kung dili, ang Fitter nagtago sa flip flop sa kinauyokan.

GPIO Intel FPGA IP Timing

Ang performance sa GPIO IP core nagdepende sa I/O constraints ug clock phases. Aron ma-validate ang timing sa imong GPIO configuration, girekomenda sa Intel nga imong gamiton ang Timing Analyzer.

May Kalabutan nga Impormasyon
Ang Intel Quartus Prime Timing Analyzer

Mga bahin sa Timing

Ang GPIO IP core timing component naglangkob sa tulo ka mga dalan.

• I/O interface paths—gikan sa FPGA ngadto sa external receiving device ug gikan sa external transmitting device ngadto sa FPGA.
• Ang kinauyokan nga mga agianan sa interface sa datos ug orasan—gikan sa I/O ngadto sa kinauyokan ug gikan sa kinauyokan ngadto sa I/O.
• Pagbalhin mga agianan—gikan sa tunga nga rate ngadto sa full-rate nga DDIO, ug gikan sa bug-os nga rate ngadto sa tunga nga rate nga DDIO.

Matikdi: Gitratar sa Timing Analyzer ang agianan sulod sa DDIO_IN ug DDIO_OUT nga mga bloke isip itom nga mga kahon.

Figure 10. Input Path Timing Components

Figure 11. Output Path Timing Components

Figure 12. Output Enable Path Timing Components

Mga Elemento sa Paglangan

Ang software sa Intel Quartus Prime dili awtomatik nga nagtakda sa mga elemento sa paglangan aron mapadako ang pagkahinay sa pagtuki sa oras sa I/O. Aron masira ang timing o ma-maximize ang slack, i-set ang mga elemento sa paglangan sa mano-mano sa mga setting sa Intel Quartus Prime file (.qsf).

Talaan 13. Mga Elemento sa Paglangan .qsf Mga Assignment

Ipiho kini nga mga buluhaton sa .qsf aron ma-access ang mga elemento sa paglangan.

Elemento sa paglangan	.qsf Assignment
Input Delay Element	set_instance_assignment sa -ngalan INPUT_DELAY_CHAIN ​​<0..63>
Output Delay Element	set_instance_assignment sa -ngalan OUTPUT_DELAY_CHAIN ​​<0..15>
Output Enable Delay Element	set_instance_assignment sa -ngalan OE_DELAY_CHAIN ​​<0..15>

Pagtuki sa Tayming

Ang Intel Quartus Prime software dili awtomatik nga makamugna sa SDC timing constraints alang sa GPIO IP core. Kinahanglan nimo nga mano-mano ang pagsulod sa mga limitasyon sa oras.

Sunda ang timing guidelines ug examples aron masiguro nga ang Timing Analyzer mag-analisar sa I/O timing sa husto.

• Aron mahimo ang tukma nga pag-analisa sa oras alang sa mga agianan sa interface sa I/O, ipiho ang mga limitasyon sa lebel sa sistema sa mga pin sa data batok sa pin sa orasan sa sistema sa .sdc file.
• Aron mahimo ang tukma nga pagtuki sa timing alang sa kinauyokan nga mga agianan sa interface, ipasabut kini nga mga setting sa orasan sa .sdc file:
  — Orasan sa kinauyokan nga mga rehistro
  — Orasan sa I/O nga mga rehistro para sa simple nga rehistro ug DDIO mode

May Kalabutan nga Impormasyon
AN 433: Pagpugong ug Pag-analisar sa Source-Synchronous Interfaces
Naghulagway sa mga teknik sa pagpugong ug pag-analisar sa source-synchronous nga mga interface.

Single Data Rate Input Register

Figure 13. Single Data Rate Input Register

Talaan 14. Single Data Rate Input Register .sdc Command Examples

Sugo	Sugo Example	Deskripsyon
create_clock	create_clock -ngalan sdr_in_clk -period "100 MHz" sdr_in_clk	Naghimo og setting sa orasan alang sa input nga orasan.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Gisugo ang Timing Analyzer sa pag-analisar sa timing sa input I/O nga adunay 0.15 ns input delay.

Full-Rate o Half-Rate DDIO Input Register

Ang input nga bahin sa full-rate ug half-rate nga DDIO input registers parehas. Mahimo nimong mapugngan ang sistema pinaagi sa paggamit sa usa ka virtual nga orasan aron ma-modelo ang off-chip transmitter sa FPGA.

Figure 14. Full-Rate o Half-Rate DDIO Input Register

Talaan 15. Full-Rate o Half-Rate DDIO Input Register .sdc Command Examples

Sugo	Sugo Example	Deskripsyon
create_clock	create_clock -ngalan virtual_clock -panahon "200 MHz" create_clock -ngalan ddio_in_clk -panahon “200 MHz” ddio_in_clk	Paghimo og setting sa orasan para sa virtual nga orasan ug sa DDIO nga orasan.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	Tudloi ang Timing Analyzer sa pag-analisar sa positibo nga sulab sa orasan ug sa negatibo nga sulab sa orasan sa pagbalhin. Timan-i ang -add_delay sa ikaduhang set_input_delay nga sugo.
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	Tudloi ang Timing Analyzer nga ibaliwala ang positibo nga ngilit sa orasan sa negatibo nga ngilit nga na-trigger nga rehistro, ug ang negatibo nga ngilit sa orasan sa positibo nga ngilit nag-trigger nga rehistro. Pahinumdom: Ang ck_hr frequency kinahanglang katunga sa ck_fr frequency. Kung ang I/O PLL ang magmaneho sa mga orasan, mahimo nimong ikonsiderar ang paggamit sa derive_pll_clocks .sdc nga sugo.

Single Data Rate Output Register

Figure 15. Single Data Rate Output Register

Talaan 16. Single Data Rate Output Register .sdc Command Examples

Sugo	Sugo Example	Deskripsyon
create_clock ug create_generated_clock	create_clock -ngalan sdr_out_clk -panahon “100 MHz” sdr_out_clk create_generated_clock -source sdr_out_clk -ngalan sdr_out_outclk sdr_out_outclk	Paghimo sa gigikanan nga orasan ug ang output nga orasan aron ipadala.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Gisugo ang Timing Analyzer sa pag-analisar sa output data nga ipadala batok sa output clock nga ipadala.

Full-Rate o Half-Rate DDIO Output Register

Ang output nga bahin sa full-rate ug half-rate nga DDIO output registers parehas.

Talaan 17. DDIO Output Register .sdc Command Examples

Sugo	Sugo Example	Deskripsyon
create_clock ug create_generated_clock	create_clock -ngalan ddio_out_fr_clk -panahon “200 MHz” ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -ngalan ddio_out_fr_outclk ddio_out_fr_outclk	Paghimo sa mga orasan sa DDIO ug ang orasan aron ipadala.
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data	Tudloi ang Timing Analyzer sa pag-analisar sa positibo ug negatibo nga datos batok sa output nga orasan.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Tudloi ang Timing Analyzer nga ibaliwala ang nagtaas nga ngilit sa source clock batok sa nahulog nga ngilit sa output clock, ug ang nahulog nga ngilit sa source clock batok sa pagtaas sa ngilit sa output clock

Mga Giya sa Pagsira sa Tayming

Para sa GPIO input registers, ang input I/O transfer lagmit mapakyas sa hold time kon dili nimo ibutang ang input delay chain. Kini nga kapakyasan gipahinabo sa paglangan sa orasan nga mas dako kaysa pagkalangan sa datos.

Aron matubag ang oras sa pagpugong, idugang ang paglangan sa agianan sa data sa input gamit ang kadena sa paglangan sa input. Sa kinatibuk-an, ang kadena sa paglangan sa input hapit sa 60 ps matag lakang sa 1 ka tulin nga grado. Aron makakuha og gibanabana nga input delay chain setting aron mapasa ang timing, bahina ang negatibo nga hold slack sa 60 ps.

Apan, kung ang I/O PLL ang magmaneho sa mga orasan sa GPIO input registers (simple register o DDIO mode), mahimo nimong i-set ang compensation mode ngadto sa source synchronous mode. Ang Fitter mosulay sa pag-configure sa I/O PLL para sa mas maayo nga setup ug maghupot ug slack para sa input I/O timing analysis.

Alang sa GPIO nga output ug output makapahimo sa mga rehistro, mahimo nimong idugang ang paglangan sa output data ug orasan gamit ang output ug output nga makapahimo sa mga delay chain.

• Kung naobserbahan nimo ang paglapas sa oras sa pag-setup, mahimo nimong dugangan ang setting sa kadena sa paglangan sa orasan sa output.
• Kung naobserbahan nimo ang paglapas sa oras sa pagpugong, mahimo nimong madugangan ang setting sa kadena sa paglangan sa data sa output.

GPIO Intel FPGA IP Design Examples

Ang GPIO IP core makamugna ug disenyo examples nga mohaum sa imong IP configuration sa parameter editor. Mahimo nimong gamiton kini nga mga disenyo examples isip mga pakisayran alang sa pag-instantiate sa IP core ug ang gipaabot nga kinaiya sa mga simulation.

Mahimo nimong makamugna ang disenyo nga examples gikan sa GPIO IP core parameter editor. Human nimo ibutang ang mga parameter nga imong gusto, i-klik Paghimo Example Disenyo. Ang IP core nagmugna sa disenyo exampang tinubdan files sa direktoryo nga imong gitakda.

Hulagway 16. Tinubdan Files sa Generated Design Exampang Direktoryo

Mubo nga sulat: Ang .qsys files alang sa internal nga paggamit sa panahon sa disenyo example generation lang. Dili nimo ma-edit kini nga mga .qsys files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Ang synthesizable nga disenyo exampAng le usa ka compilation-ready Platform Designer system nga mahimo nimong iapil sa usa ka Intel Quartus Prime nga proyekto.

Paghimo ug Paggamit sa Disenyo Example

Aron makamugna ang synthesizable nga disenyo sa Intel Quartus Prime example gikan sa tinubdan files, padagana ang mosunod nga sugo sa disenyo exampang direktoryo:

quartus_sh -t make_qii_design.tcl

Aron mahibal-an ang eksakto nga aparato nga gamiton, pagdagan ang mosunud nga mando:

quartus_sh -t make_qii_design.tcl [pangalan_device]

Ang TCL script nagmugna ug qii nga direktoryo nga naglangkob sa ed_synth.qpf nga proyekto file. Mahimo nimong ablihan ug i-compile kini nga proyekto sa Intel Quartus Prime software.

GPIO IP Core Simulation Design Example

Ang disenyo sa simulation exampGigamit nimo ang imong GPIO IP core parameter settings aron matukod ang IP instance nga konektado sa usa ka simulation driver. Ang drayber nagmugna og random nga trapiko ug internally nagsusi sa legalidad sa mga out going data.

Gigamit ang disenyo example, mahimo ka magpadagan og simulation gamit ang usa ka command, depende sa simulator nga imong gigamit. Gipakita sa simulation kung giunsa nimo magamit ang GPIO IP core.

Paghimo ug Paggamit sa Disenyo Example

Aron makamugna ang simulation design example gikan sa tinubdan files alang sa usa ka Verilog simulator, padagana ang mosunod nga sugo sa disenyo exampang direktoryo:

quartus_sh -t make_sim_design.tcl

Aron makamugna ang simulation design example gikan sa tinubdan files alang sa usa ka VHDL simulator, padagana ang mosunod nga sugo sa disenyo exampang direktoryo:

quartus_sh -t make_sim_design.tcl VHDL

Ang TCL script nagmugna og sim directory nga adunay mga subdirectory—usa alang sa matag gisuportahan nga simulation tool. Mahimo nimong makit-an ang mga script alang sa matag himan sa simulation sa katugbang nga mga direktoryo.

IP Migration Flow para sa Arria V, Cyclone V, ug Stratix V Devices

Ang IP migration flow nagtugot kanimo sa pag-migrate sa ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ug ALTIOBUF IP cores sa Arria V, Cyclone V, ug Stratix V nga mga device ngadto sa GPIO IP core sa Intel Arria 10 ug Intel Cyclone 10 GX device.

Kini nga IP migration flow nag-configure sa GPIO IP core aron mohaum sa mga setting sa ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ug ALTIOBUF IP cores, nga nagtugot kanimo sa pag-regenerate sa IP core.

Pahinumdom: Ang ubang mga IP cores nagsuporta sa IP migration flow sa piho nga mga mode lamang. Kung ang imong IP core naa sa mode nga wala gisuportahan, kinahanglan nimo nga ipadagan ang IP Parameter Editor para sa GPIO IP core ug i-configure ang IP core nga mano-mano.

Pagbalhin sa Imong ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ug ALTIOBUF IP Cores

Aron ibalhin ang imong ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ug ALTIOBUF IP cores ngadto sa GPIO Intel FPGA IP IP core, sunda kini nga mga lakang:

1. Ablihi ang imong ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP core sa IP Parameter Editor.
2. Diha sa Kasamtangang gipili nga pamilya sa device, pilia Intel Arria 10 or Intel Cyclone 10 GX.
3. Pag-klik Paghuman aron maablihan ang GPIO IP Parameter Editor.
   Ang IP Parameter Editor nag-configure sa GPIO IP core settings susama sa ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF core settings.
4. Kung adunay bisan unsang dili magkatugma nga mga setting tali sa duha, pilia bag-ong gisuportahan nga mga setting.
5. Pag-klik Paghuman aron mabag-o ang IP core.
6. Ilisan ang imong ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP core instantiation sa RTL gamit ang GPIO IP core.

Mubo nga sulat: Ang GPIO IP core port names mahimong dili motakdo sa ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP core port names. Busa, ang pagbag-o lamang sa IP core nga ngalan sa instantiation mahimong dili igo.

May Kalabutan nga Impormasyon
Input ug Output Bus High ug Low Bits sa pahina 12

Giya: Pagbaylo sa datain_h ug datain_l Mga Port sa Migrated IP

Kung imong ibalhin ang imong GPIO IP gikan sa nangaging mga aparato ngadto sa GPIO IP core, mahimo nimong i-on Gamita ang legacy top-level nga mga ngalan sa port kapilian sa GPIO IP core parameter editor. Bisan pa, ang pamatasan sa kini nga mga pantalan sa GPIO IP core lahi kaysa sa mga IP core nga gigamit alang sa Stratix V, Arria V, ug Cyclone V nga mga aparato.

Ang GPIO IP core nagduso niini nga mga pantalan ngadto sa mga rehistro sa output niini nga mga sulab sa orasan:

• datain_h—sa nagtaas nga ngilit sa outclock
• datain_l—sa nahulog nga ngilit sa outclock

Kung imong gibalhin ang imong GPIO IP gikan sa Stratix V, Arria V, ug Cyclone V nga mga aparato, ibaylo ang datain_h ug datain_l port kung imong i-instantiate ang IP nga namugna sa GPIO IP core.

May Kalabutan nga Impormasyon
Input ug Output Bus High ug Low Bits sa pahina 12

GPIO Intel FPGA IP User Guide Archives

Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme.

Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.

IP Core nga Bersyon	Giya sa Gumagamit
20.0.0	GPIO Intel FPGA IP User Guide: Intel Arria 10 ug Intel Cyclone 10 GX Devices
19.3.0	GPIO Intel FPGA IP User Guide: Intel Arria 10 ug Intel Cyclone 10 GX Devices
19.3.0	GPIO Intel FPGA IP User Guide: Intel Arria 10 ug Intel Cyclone 10 GX Devices
18.1	GPIO Intel FPGA IP User Guide: Intel Arria 10 ug Intel Cyclone 10 GX Devices
18.0	GPIO Intel FPGA IP User Guide: Intel Arria 10 ug Intel Cyclone 10 GX Devices
17.1	Intel FPGA GPIO IP Core User Guide
17.0	Altera GPIO IP Core User Guide
16.1	Altera GPIO IP Core User Guide
16.0	Altera GPIO IP Core User Guide
14.1	Altera GPIO Megafunction User Guide
13.1	Altera GPIO Megafunction User Guide

Kasaysayan sa Pagbag-o sa Dokumento para sa GPIO Intel FPGA IP User Guide: Intel Arria 10 ug Intel Cyclone 10 GX Devices

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2021.07.15	21.2	20.0.0	Gi-update ang diagram nga nagpakita sa gipasimple view sa single-ended GPIO input path aron i-update ang dout[0] ngadto sa dout[3] ug ang dout[3] ngadto sa dout[0].
2021.03.29	21.1	20.0.0	Gi-update ang numero sa bersyon sa GPIO IP ngadto sa 20.0.0.
2021.03.12	20.4	19.3.0	Gi-update ang IP migration guideline aron matino nga ang GPIO IP nagduso sa datain_h sa nagtaas nga ngilit ug datain_l sa nahulog nga ngilit.
2019.10.01	19.3	19.3.0	Gitul-id ang typographical error sa .qsf assignment codes sa topic bahin sa delay nga mga elemento.
2019.03.04	18.1	18.1	Sa mga hilisgutan bahin sa agianan sa input, ug ang output ug output makapaarang sa mga agianan: Gitul-id ang mga nota sa mga hilisgutan aron mahibal-an nga ang GPIO Intel FPGA IP wala nagsuporta sa dinamikong pagkakalibrate sa mga bidirectional pin. Gidugang nga mga link sa PHY Lite para sa Parallel Interfaces Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX Devices para sa dugang impormasyon bahin sa mga aplikasyon nga nanginahanglan og dinamikong pagkakalibrate para sa bidirectional pins.
2018.08.28	18.0	18.0	Gi-retitle ang dokumento gikan sa Intel FPGA GPIO IP Core User Guide ngadto sa GPIO Intel FPGA IP User Guide: Intel Arria 10 ug Intel Cyclone 10 GX Devices. Nagdugang ug link sa Intel Stratix 10 GPIO IP user guide.  Giusab ang ngalan sa IP gikan sa "Intel FPGA GPIO" ngadto sa "GPIO Intel FPGA IP".  Gitul-id nga mga higayon sa "clk_fr" ug "clk_hr" ngadto sa "ck_fr" ug "ck_hr".  Gi-update ang GPIO IP input path ug output paths diagrams aron ipakita ang aktuwal nga IP core signal names.

Petsa	Bersyon	Mga kausaban
Nobyembre 2017	2017.11.06	Gidugang nga suporta alang sa Intel Cyclone 10 GX nga mga aparato. Gi-update ang mga ngalan sa signal sa mga numero aron ipares ang mga ngalan sa signal sa GPIO IP core. Gidugang ang output path waveform. Giusab ang ngalan nga "Altera GPIO IP core" ngadto sa "Intel FPGA GPIO IP core". Giusab ang ngalan nga "Altera IOPLL IP core" ngadto sa "Intel FPGA IOPLL IP core". Giusab ang ngalan nga "TimeQuest Timing Analyzer" ngadto sa "Timing Analyzer". Giusab ang ngalan nga "Qsys" ngadto sa "Designer sa Platform". Giklaro nga ang mga signal sa ASET ug ACLR aktibo nga taas.
Mayo 2017	2017.05.08	Gi-update ang lamesa nga naglista sa mga parameter sa GPIO buffer aron mahibal-an ang mga kondisyon alang sa Gamita ang bus-hold circuitry kapilian sa parameter. Gi-rebrand isip Intel.
Oktubre 2016	2016.10.31	Gi-update ang input path waveform. Gidugang ang usa ka hilisgutan nga naghulagway sa taas ug ubos nga mga bit sa din ug dout nga mga bus.
Agosto 2016	2016.08.05	Gidugang nga mga nota bahin sa dinamikong suporta sa OCT sa GPIO IP core. Gi-update ang hilisgutan bahin sa mga setting sa parameter aron mapauswag ang katukma ug katin-aw. Gi-update ang seksyon bahin sa paghimo sa disenyo example. Gidugang ang usa ka hilisgutan sa panudlo bahin sa pamatasan sa mga kabilin nga pantalan kung mobalhin ka sa GPIO IP core gikan sa Stratix V, Arria V, ug Cyclone V nga mga aparato. Gisulat pag-usab ug gi-restructure ang dokumento aron mapalambo ang katin-aw ug para sa kasayon ​​sa pakisayran. Gibag-o ang mga higayon sa Quartus II ngadto sa Quartus Prime.
Agosto 2014	2014.08.18	Gidugang nga impormasyon sa panahon. Gidugang ang impormasyon sa pag-pack sa rehistro. Gidugang Gamita ang legacy top-level nga mga ngalan sa port parametro. Kini usa ka bag-ong parameter. Gidugang ang impormasyon sa pag-pack sa rehistro. Gipulihan ang termino nga megafunction sa IP core.
Nobyembre 2013	2013.11.29	Inisyal nga pagpagawas.

Ipadala ang Feedback

GPIO Intel FPGA IP User Guide: Intel Arria 10 ug Intel Cyclone 10 GX Devices

Mga Dokumento / Mga Kapanguhaan

intel GPIO Intel FPGA IP [pdf] Giya sa Gumagamit GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Mga pakisayran

• Manwal sa Gumagamit