GPIO Intel® FPGA IP User Guide
Dispositivi Intel® Arria® 10 è Intel® Cyclone® 10 GX
Aghjurnatu per Intel® Quartus® Prime Design Suite: 21.2
Versione IP: 20.0.0
Versione in linea ID: 683136
Mandate Feedback ug-altera_gpio Versione: 2021.07.15
U core GPIO Intel® FPGA IP supporta e funzioni è cumpunenti d'I/O generale (GPIO). Pudete aduprà GPIO in applicazioni generale chì ùn sò micca specifichi per transceivers, interfacce di memoria o LVDS.
U core IP GPIO hè dispunibule solu per i dispositi Intel Arria® 10 è Intel Cyclone® 10 GX. Sè vo migrate disinni da i dispositi Stratix® V, Arria V, o Cyclone V, duvete migrà i core IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR o ALTIOBUF.
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Fornisce a guida di l'utilizatori core GPIOIP per i dispositi Intel Stratix 10. - Introduzione à i Core IP Intel FPGA
Fornisce infurmazione generale nantu à tutti i nuclei IP Intel FPGA, cumprese a parametrizzazione, a generazione, l'aghjurnamentu è a simulazione di i nuclei IP. - Creazione di scripts di simulazione Qsys IP indipendenti da a versione
Crea script di simulazione chì ùn necessitanu micca aghjurnamenti manuali per u software o l'aghjurnamenti di versione IP. - Best Practices di Gestione di Prughjetti
Linee guida per una gestione efficiente è portabilità di u vostru prughjettu è IP files. - GPIO Intel FPGA IP User Guide Archives a pagina 24
Fornisce una lista di guide d'utilizatore per e versioni precedenti di u core IP GPIO. - I/O à doppia velocità di dati (ALTDDIO_IN, ALTDDIO_OUT, è ALTDDIO_BIDIR) Guide d'utilisation des cœurs IP
- I/O Buffer (ALTIOBUF) IP Core User Guide
Informazioni di liberazione per GPIO Intel FPGA IP
E versioni Intel FPGA IP currispondenu à e versioni di u software Intel Quartus® Prime Design Suite finu à v19.1. Partendu da a versione di u software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP hà un novu schema di versione.
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime. Un cambiamentu in:
- X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
- Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
- Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
Table 1. GPIO Intel FPGA IP Core Current Release Information
|
Articulu |
Descrizzione |
| Versione IP | 20.0.0 |
| Version Intel Quartus Prime | 21.2 |
| Data di liberazione | 2021.06.23 |
GPIO Intel FPGA IP Features
U core IP GPIO include funzioni per sustene i blocchi I / O di u dispositivu. Pudete utilizà l'editore di paràmetri Intel Quartus Prime per cunfigurà u core IP GPIO.
U core IP GPIO furnisce questi cumpunenti:
- Double data rate input/output (DDIO) - un cumpunente digitale chì radduppia o dimezza a tarifa di dati di un canale di cumunicazione.
- Catene di ritardu - cunfigurà e catene di ritardu per fà un ritardu specificu è assiste à a chiusura di timing I / O.
- I/O buffers - cunnette i pads à l'FPGA.
GPIO Intel FPGA IP Data Paths
Figura 1. High-Level View di GPIO Single-Ended
Table 2. GPIO IP Core Data Path Modes
|
Dati Path |
Modu Registru | |||
| Bypass | Registru simplice |
I/O DDR |
||
|
Tariffa piena |
Metà tariffa |
|||
| Input | I dati passanu da l'elementu di ritardu à u core, sguassendu tutti l'I / O di doppia velocità di dati (DDIO). | U DDIO full-rate opera cum'è un registru simplice, sguassendu i DDIO a mezza rata. L'installatore sceglie di imballà u registru in l'I/O o implementà u registru in u core, secondu l'area è u timing trade-offs. | U DDIO full-rate opera cum'è un DDIO regular, bypassendu i DDIO half-rate. | U DDIO full-rate opera cum'è un DDIO regular. I DDIO a mezza tariffa cunverte e dati full-rate in data half-rate. |
| Output | I dati passanu da u core direttamente à l'elementu di ritardu, sguassendu tutti i DDIO. | U DDIO full-rate opera cum'è un registru simplice, sguassendu i DDIO a mezza rata. L'installatore sceglie di imballà u registru in l'I/O o implementà u registru in u core, secondu l'area è u timing trade-offs. | U DDIO full-rate opera cum'è un DDIO regular, bypassendu i DDIO half-rate. | U DDIO full-rate opera cum'è un DDIO regular. I DDIO a mezza tariffa cunverte e dati full-rate in data half-rate. |
| Bidireziunale | U buffer di output guida sia un pin di output sia un buffer di input. | U DDIO full-rate opera cum'è un registru simplice. U buffer di output guida sia un pin di output sia un buffer di input. | U DDIO full-rate opera cum'è un DDIO regular. U buffer di output guida sia un pin di output sia un buffer di input. U buffer di input conduce un set di trè flip-flop. | U DDIO full-rate opera cum'è un DDIO regular. I DDIO a mezza tariffa cunverte e dati full-rate à a mità di rate. U buffer di output guida sia un pin di output sia un buffer di input. U buffer di input conduce un set di trè flip-flop. |
Sè vo aduprate segnali chjaru è predeterminati asincroni, tutti i DDIO sparte sti stessi signali.
I DDIO a mezza tariffa è a tariffa piena cunnettanu à clock separati. Quandu aduprate DDIO a mezza tariffa è a tariffa piena, u clock full-rate deve esse svoltu à duie volte a freccia media. Pudete aduprà diverse relazioni di fasi per risponde à i requisiti di timing.
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Percorsu di input
U pad manda dati à u buffer di input, è u buffer di input alimenta l'elementu di ritardu. Dopu chì i dati passanu à l'output di l'elementu di ritardu, i multiplexers di bypass programabili selezziunate e caratteristiche è i percorsi da aduprà. Ogni caminu di input cuntene dui s.tages di DDIO, chì sò full-rate è half-rate.
Figura 2. Simplified View di un Path d'Input GPIO unicu
- U pad riceve dati.
- DDIO IN (1) cattura i dati nantu à i fronti ascendenti è discendente di ck_fr è manda i dati, i segnali (A) è (B) in a figura di forma d'onda seguente, à una sola rata di dati.
- DDIO IN (2) è DDIO IN (3) dimezza a velocità di dati.
- dout[3: 0] presenta i dati cum'è un bus à mità di tariffa.
Figura 3. Input Path Waveform in Modu DDIO cù Cunversione Half-Rate
In questa figura, i dati passanu da u clock full-rate à a doppia velocità di dati à a mità di u clock à una sola rata di dati. A tarifa di dati hè divisa da quattru è a dimensione di l'autobus hè aumentata da u listessu rapportu. U throughput generale attraversu u core IP GPIO resta invariatu.
A relazione di timing attuale trà i diversi segnali pò varià secondu u disignu specificu, i ritardi è e fasi chì sceglite per i clock full-rate è half-rate.
Nota: U core IP GPIO ùn sustene micca a calibrazione dinamica di pin bidirezionali. Per l'applicazioni chì necessitanu calibrazione dinamica di pin bidirezionali, riferite à l'infurmazioni relative.
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Output è Output Enable Paths
L'elementu di ritardu di output manda dati à u pad attraversu u buffer di output.
Ogni via di output cuntene dui stages di DDIO, chì sò half-rate è full-rate.
Figura 4. Simplified View di u Path di Output GPIO Single-Ended
Figura 5. Output Path Waveform in Modu DDIO cù Cunversione Half-Rate
Figura 6. Simplified View di Output Enable Path
A diffarenza trà u percorsu di output è u percorsu di attivazione di output (OE) hè chì u percorsu OE ùn cuntene micca DDIO full-rate. Per sustene l'implementazioni di registru packed in u percorsu OE, un registru simplice opera cum'è DDIO full-rate. Per u listessu mutivu, solu un DDIO a mità di tariffa hè presente.
U percorsu OE opera in i seguenti trè modi fundamentali:
- Bypass - u core manda dati direttamente à l'elementu di ritardu, saltendu tutti i DDIO.
- Registru imballatu - bypassa DDIO a mità di tariffa.
- L'output SDR à a mità di tasso - i DDIO a mità di tassu cunverte e dati da a tarifa piena à a mità di tassa.
Nota: U core IP GPIO ùn sustene micca a calibrazione dinamica di pin bidirezionali. Per l'applicazioni chì necessitanu calibrazione dinamica di pin bidirezionali, riferite à l'infurmazioni relative.
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Segnali d'interfaccia IP GPIO Intel FPGA
Sicondu i paràmetri di paràmetri chì specificate, diversi signali d'interfaccia sò dispunibili per u core IP GPIO.
Figura 7. Interfacce GPIO IP Core
Figura 8. Signali di l'interfaccia GPIO
Table 3. Signali d'interfaccia Pad
L'interfaccia pad hè a cunnessione fisica da u core IP GPIO à u pad. Questa interfaccia pò esse un input, output o interfaccia bidirezionale, secondu a cunfigurazione di u core IP. In questa tabella, SIZE hè a larghezza di dati specificata in l'editore di paràmetri di core IP.
|
Signal Name |
Direzzione |
Descrizzione |
| pad_in[SIZE-1:0] |
Input |
Segnale di input da u pad. |
| pad_in_b[SIZE-1:0] |
Input |
Node negativu di u signale di input differenziale da u pad. Stu portu hè dispunibule s'è vo accende u Aduprà buffer differenziale opzione. |
| pad_out[SIZE-1:0] |
Output |
Segnale di output à u pad. |
| pad_out_b[SIZE-1:0] |
Output |
Node negativu di u signale di output differenziale à u pad. Stu portu hè dispunibule s'è vo accende u Aduprà buffer differenziale opzione. |
| pad_io[SIZE-1:0] |
Bidireziunale |
Cunnessione di signale bidirezionale cù u pad. |
| pad_io_b[SIZE-1:0] |
Bidireziunale |
Node negativu di a cunnessione di signale bidirezionale differenziale cù u pad. Stu portu hè dispunibule s'è vo accende u Aduprà buffer differenziale opzione. |
Table 4. Segnali di l'interfaccia di dati
L'interfaccia di dati hè una interfaccia di input o output da u core IP GPIO à u core FPGA. In questa tabella, SIZE hè a larghezza di dati specificata in l'editore di paràmetri di core IP.
|
Signal Name |
Direzzione |
Descrizzione |
| din[DATA_SIZE-1:0] |
Input |
Input di dati da u core FPGA in modalità output o bidirezionale. DATA_SIZE dipende da u modu di registru:
|
| dubbitu[DATA_SIZE-1:0] |
Output |
Uscita di dati à u core FPGA in modu di input o bidirezionale, DATA_SIZE dipende da u modu di registru:
|
| oe[OE_SIZE-1:0] |
Input |
Input OE da u core FPGA in modu di output cù Abilita u portu di attivazione di output attivatu, o modu bidirezionale. OE hè attivu altu. Quandu trasmette dati, stabilisce stu signale à 1. Quandu riceve dati, stabilisce stu signale à 0. OE_SIZE dipende da u modu di registru:
|
Table 5. Clock Interface Signals
L'interfaccia di clock hè una interfaccia di clock input. Hè custituitu di diversi signali, secondu a cunfigurazione. U core IP GPIO pò avè zero, unu, dui o quattru inputs di clock. I porti di u clock appariscenu in modu diversu in diverse cunfigurazioni per riflette a funzione attuale realizata da u signale di u clock.
|
Signal Name |
Direzzione |
Descrizzione |
| ck |
Input |
In i percorsi di input è output, stu clock alimenta un registru imballatu o DDIO se spegne u A logica Half Rate paràmetru. In u modu bidirezionale, stu clock hè l'unicu clock per i percorsi di input è output si spegne u Orologi di input / output separati paràmetru. |
| ck_fr |
Input |
In i percorsi di input è output, questi orologi alimentanu i DDIO a piena è a mità di tariffa se u vostru accende u A logica Half Rate paràmetru. In u modu bidirezionale, i percorsi di input è output utilizanu sti clock si disattivate u Orologi di input / output separati paràmetru. |
|
ck_hr |
||
| ck_in |
Input |
In u modu bidirezionale, questi orologi alimentanu un registru impaccatu o DDIO in i percorsi di input è output se specificate i dui paràmetri:
|
| ck_out | ||
| ck_fr_in |
Input |
In u modu bidirezionale, questi orologi alimentanu un DDIOS full-rate è half rate in i percorsi di input è output se specificate sti dui paràmetri.
Per esample, ck_fr_out alimenta u DDIO full-rate in u percorsu di output. |
| ck_fr_out | ||
| ck_hr_in | ||
| ck_hr_out | ||
| cke |
Input |
Abilita l'orologio. |
Table 6. Termination Interface Signals
L'interfaccia di terminazione cunnetta u core IP GPIO à i buffer I/O.
|
Signal Name |
Direzzione |
Descrizzione |
| cuntrollu di determinazione di serie |
Input |
Input da u bloccu di cuntrollu di terminazione (OCT) à i buffers. Stabilisce u valore di l'impedenza di a serie di buffer. |
| cuntrollu di u parallelu |
Input |
Input da u bloccu di cuntrollu di terminazione (OCT) à i buffers. Stabilisce u valore di l'impedenza parallela di u buffer. |
Table 7. Reset Interface Signals
L'interfaccia di reset cunnetta u core IP GPIO à i DDIO.
|
Signal Name |
Direzzione |
Descrizzione |
| sclr |
Input |
Input chjaru sincronu. Ùn hè micca dispunibule se attivate sset. |
| aclr |
Input |
Ingressu chjaru asincronu. Altu attivu. Ùn hè micca dispunibule se attivate l'asset. |
| assetu |
Input |
Input set asincronu. Altu attivu. Ùn hè micca dispunibule se attivate aclr. |
| assetu |
Input |
Input di set sincronu. Ùn hè micca dispunibule se attivate sclr. |
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Bit alti e bassi del bus di ingresso e di uscita a pagina 12
- I percorsi di input, output è OE sparte i stessi segnali chjaru è predeterminati.
- A strada di output è OE sparte i stessi signali di clock.
Data Bit-Ordine per l'interfaccia di dati
Figura 9. Data Bit-Order Convention
Questa figura mostra a cunvenzione di l'ordine di bit per i segnali di dati din, dout è oe.
- Se u valore di a dimensione di u bus di dati hè SIZE, u LSB hè in a pusizione più ghjustu.
- Se u valore di a dimensione di u bus di dati hè 2 × SIZE, u bus hè fattu di duie parolle di SIZE .
- Se u valore di a dimensione di u bus di dati 4 × SIZE, u bus hè fattu di quattru parolle di SIZE.
- U LSB hè in a pusizione più ghjustu di ogni parolla.
- A parolla più destra specifica a prima parolla chì esce per i bus di output è a prima parola chì entra per i bus di input.
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Input Path à a pagina 5
Input è Output Bus High è Low Bits
I bit alti è bassi in i segnali di input o output sò inclusi in i bus di input è output din è dout.
Bus di input
Per u bus din, se datain_h è datain_l sò i bits altu è bassu, cù ogni larghezza essendu datain_width:
- datain_h = din[(2 × datain_width – 1):datain_width]
- datain_l = din[(datain_width - 1): 0]
Per esample, per din[7:0] = 8'b11001010:
- datain_h = 4'b1100
- datain_l = 4'b1010
Bus d'uscita
Per u bus dout, se dataout_h è dataout_l sò i bits altu è bassu, cù ogni larghezza essendu dataout_width:
- dataout_h = dout[(2 × dataout_width – 1):dataout_width]
- dataout_l = dout[(dataout_width – 1): 0]
Per esample, per dout[7:0] = 8'b11001010:
- dataout_h = 4'b1100
- dataout_l = 4'b1010
Segnali d'interfaccia di dati è orologi currispundenti
Table 8. Segnali d'interfaccia di dati è clocks currispundenti
|
Signal Name |
Configurazione di i Parametri | Clock | ||
| Modu Registru | Metà Tariffa |
Orologi separati |
||
| din |
|
Off |
Off |
ck |
| DDIO |
On |
Off |
ck_hr | |
|
Off |
On |
ck_in | |
| DDIO |
On |
On |
ck_hr_in | |
|
|
Off |
Off |
ck |
| DDIO |
On |
Off |
ck_hr | |
|
Off |
On |
ck_out | |
| DDIO |
On |
On |
ck_hr_out | |
|
|
Off |
Off |
ck |
| DDIO |
On |
Off |
ck_fr | |
|
Off |
On |
|
|
| DDIO |
On |
On |
|
|
Verificà l'Utilizazione di Risorse è u Performance di Design
Pudete riferite à i rapporti di compilazione Intel Quartus Prime per uttene dettagli nantu à l'usu di risorse è u rendiment di u vostru disignu.
- Nantu à u menu, cliccate Trattamentu ➤ Start Compilation per eseguisce una compilazione completa.
- Dopu avè compilatu u disignu, cliccate Trattamentu ➤ Rapportu di compilazione.
- Utilizendu u Table of Contents, navigate à Fitter ➤ Sezione di Risorse.
a. À view l'infurmazione di usu di risorsa, selezziunate Riassuntu di l'usu di risorsa.
b. À view l'infurmazione d'utilizazione di risorsa, selezziunate Utilizazione di risorse per Entità.
GPIO Intel FPGA IP Parameter Settings
Pudete stabilisce i paràmetri di u core IP GPIO in u software Intel Quartus Prime. Ci sò trè gruppi di opzioni: Generale, Buffer, è I registri.
Table 9. GPIO IP Core Parameters - General
|
Parametru |
Cundizione | Valori permessi |
Descrizzione |
| Direzzione di dati |
— |
|
Specifica a direzzione di dati per u GPIO. |
| larghezza di dati |
— |
1 à 128 | Specifica a larghezza di dati. |
| Aduprate nomi di portu legacy di primu livellu |
— |
|
Aduprate i stessi nomi di portu cum'è in i dispositi Stratix V, Arria V è Cyclone V. Per esample, dout diventa dataout_h è dataout_l, è din diventa datain_h è datain_l. Nota: U cumpurtamentu di sti porti sò sfarenti di i dispositi Stratix V, Arria V è Cyclone V. Per a guida di migrazione, riferite à l'infurmazioni relative. |
Table 10. GPIO IP Core Parameters - Buffer
|
Parametru |
Cundizione | Valori permessi |
Descrizzione |
| Aduprà buffer differenziale |
— |
|
Se attivatu, abilita i buffer I/O differenziali. |
| Aduprà un buffer pseudo differenziale |
|
|
Se attivata in u modu di output, abilita i buffer di output pseudo differenziale. Questa opzione hè attivata automaticamente per u modu bidirezionale se accende Aduprà buffer differenziale. |
| Aduprate circuiti di bus-hold |
|
|
S'ellu hè attivatu, u circuitu di mantenimentu di l'autobus pò mantene debbuli u signale nantu à un pin I / O in u so ultimu statu guidatu induve u statu di buffer di output serà 1 o 0 ma micca alta impedenza. |
| Aduprà a uscita di drenu apertu |
|
|
S'ellu hè attivatu, l'output di drenu apertu permette à u dispusitivu di furnisce segnali di cuntrollu di u sistema, cum'è signali d'interruzzione è di scrittura chì ponu esse affirmati da parechji dispositi in u vostru sistema. |
| Abilita u portu di attivazione di output | Data Direction = Output |
|
Se attivatu, permette l'input di l'utilizatori à u portu OE. Questa opzione hè attivata automaticamente per u modu bidirezionale. |
| Abilita i porti di determinazione in serie / parallele |
— |
|
Se hè attivatu, abilita i porti di cuntrollu di a terminazione in serie è di cuntrollu di u parallelu di u buffer di output. |
Table 11. GPIO IP Core Parameters - Registers
| Parametru | Cundizione | Valori permessi | Descrizzione |
| Modu di registrazione |
— |
|
Specifica u modu di registru per u core IP GPIO:
|
| Abilita u portu sincronu chjaru / preset |
|
|
Specifica cumu implementà u portu di reset sincronu.
|
| Abilita u portu chjaru / preset asincronu |
|
|
Specifica cumu implementà u portu di reset asincronu.
I signali ACLR è ASET sò attivi altu. |
| Habilita i porti di attivazione di l'orologio | Modu di registrazione = DDIO |
|
|
| A logica Half Rate | Modu di registrazione = DDIO |
|
Se attivatu, permette DDIO a meza tariffa. |
| Orologi di input / output separati |
|
|
Se attivatu, abilita orologi separati (CK_IN è CK_OUT) per i percorsi di input è output in modu bidirezionale. |
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Registrate l'imballaggio
U core IP GPIO permette di imballà u registru in a periferia per salvà l'area è l'utilizazione di risorse.
Pudete cunfigurà u DDIO full-rate nantu à a strada di input è output cum'è un flip flop. Per fà, aghjunghje l'assignazioni .qsf listate in sta tavula.
Table 12. Register Packing QSF Assignments
|
Strada |
Assignazione QSF |
| Imballaggio di u registru di input | Assegnazione QSF set_instance_assignment -name FAST_INPUT_REGISTER ON -to |
| Imballaggio di u registru di output | set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to |
| Output permette l'imballaggio di u registru | set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to |
Nota: Queste assignazioni ùn guarantisci micca l'imballaggio di u registru. Tuttavia, sti missioni permettenu à u Fitter di truvà un postu legale. Altrimenti, u Fitter mantene u flip flop in u core.
GPIO Intel FPGA IP Timing
A prestazione di u core IP GPIO dipende da e restrizioni I/O è fasi di clock. Per cunvalidà u timing per a vostra cunfigurazione GPIO, Intel ricumanda di utilizà l'Analizzatore di Timing.
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L'analizzatore di timing Intel Quartus Prime
Cumpunenti di u tempu
I cumpunenti di timing core IP GPIO sò custituiti da trè percorsi.
- Percorsi di interfaccia I/O - da u FPGA à i dispositi di ricezione esterni è da i dispositi di trasmissione esterni à l'FPGA.
- Percorsi di interfaccia core di dati è clock-da l'I/O à u core è da u core à l'I/O.
- Percorsi di trasferimentu - da DDIO a mezza tariffa à a tarifa piena, è da u DDIO à a tarifa piena à a mità di tariffa.
Nota: L'Analizzatore di Timing tratta u percorsu in i blocchi DDIO_IN è DDIO_OUT cum'è scatuli neri.
Figura 10. Input Path Timing Components
Figura 11. Output Path Timing Components
Figura 12. Output Enable Path Timing Components
Elementi di ritardu
U software Intel Quartus Prime ùn stabilisce automaticamente elementi di ritardu per maximizà a slack in l'analisi di timing I / O. Per chjude u timing o maximizà u slack, stabilisce l'elementi di ritardu manualmente in i paràmetri Intel Quartus Prime file (.qsf).
Table 13. Elementi Delay Assignments .qsf
Specificate queste assignazioni in u .qsf per accede à l'elementi di ritardu.
| Elementu di ritardu | .qsf Assignazione |
| Elementu di ritardu di input | set_instance_assignment à -name INPUT_DELAY_CHAIN <0..63> |
| Elementu di ritardu di output | set_instance_assignment à -name OUTPUT_DELAY_CHAIN <0..15> |
| Elementu di ritardu di attivazione di output | set_instance_assignment à -name OE_DELAY_CHAIN <0..15> |
Analisi di u tempu
U software Intel Quartus Prime ùn genera micca automaticamente e limitazioni di timing SDC per u core IP GPIO. Duvete inserisce manualmente i limiti di tempu.
Segui e linee di timing è exampper assicurà chì l'Analizzatore di Timing analizza u timing I / O currettamente.
- Per fà l'analisi di u tempu propiu per i percorsi di l'interfaccia I / O, specificate e limitazioni di u nivellu di u sistema di i pin di dati contr'à u pin di clock di u sistema in u .sdc. file.
- Per fà l'analisi di u tempu propiu per i percorsi di l'interfaccia core, definisce questi paràmetri di clock in u .sdc file:
- Clock à i registri core
— Clock à i registri I/O per u registru simplice è i modi DDIO
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AN 433: Constraining and Analysing Source-Synchronous Interfaces
Descrive tecniche per restringere è analizà l'interfacce sincrone fonte.
Unicu Registru di Input di Data Rate
Figura 13. Single Data Rate Input Register
Table 14. Single Data Rate Input Register .sdc Command Examples
| Cumanda | Cumandu Esample | Descrizzione |
| crià_clock | create_clock -name sdr_in_clk -period "100 MHz" sdr_in_clk |
Crea un paràmetru di clock per u clock di input. |
| set_input_delay | set_input_delay -clock sdr_in_clk 0.15 sdr_in_data |
Instruisce l'analizzatore di timing per analizà u timing di l'input I/O cun un ritardu di input di 0.15 ns. |
Registru di input DDIO Full-Rate o Half-Rate
U latu di input di i registri di input DDIO full-rate è half-rate sò listessi. Pudete limità bè u sistema usendu un clock virtuale per mudificà u trasmettitore off-chip à l'FPGA.
Figura 14. Registru di input DDIO Full-Rate o Half-Rate
Tabella 15. Registru di input DDIO Full-Rate o Half-Rate .sdc Command Examples
| Cumanda | Cumandu Esample | Descrizzione |
| crià_clock | create_clock -name virtual_clock -periodu "200 MHz" create_clock -name ddio_in_clk -periodu "200 MHz" ddio_in_clk |
Crea un paràmetru di clock per u clock virtuale è u clock DDIO. |
| set_input_delay | set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data |
Instruisce à l'Analizzatore di Timing per analizà u bordu di u clock pusitivu è u puntu negativu di u trasferimentu. Nota u -add_delay in u secondu set_input_delay cumanda. |
| set_false_path | set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk |
Instruisce à l'Analizzatore di Timing per ignurà u latu pusitivu di u clock à u registru attivatu di u latu negativu, è u registru di u clock negativu à u registru attivatu.
Nota: A frequenza ck_hr deve esse a mità di a frequenza ck_fr. Se l'I / O PLL conduce i clocks, pudete cunsiderà usà u cumandamentu deriva_pll_clocks .sdc. |
Single Data Rate Output Register
Figura 15. Single Data Rate Output Register
Table 16. Single Data Rate Output Register .sdc Command Examples
| Cumanda | Cumandu Esample | Descrizzione |
| create_clock è create_generated_clock | create_clock -name sdr_out_clk -periodu "100 MHz" sdr_out_clk create_generated_clock -source sdr_out_clk -name sdr_out_outclk sdr_out_outclk |
Generate u clock fonte è u clock di output per trasmette. |
| set_output_delay | set_output_delay -clock sdr_out_clk 0.45 sdr_out_data |
Instruisce l'Analizzatore di Timing per analizà e dati di output per trasmette contru à u clock di output per trasmette. |
Registru di Output DDIO Full-Rate o Half-Rate
U latu di output di i registri di output DDIO full-rate è half-rate sò listessi.
Table 17. DDIO Output Register .sdc Command Examples
| Cumanda | Cumandu Esample | Descrizzione |
| create_clock è create_generated_clock | create_clock -name ddio_out_fr_clk -periodu "200 MHz" ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -name ddio_out_fr_outclk ddio_out_fr_outclk |
Generate l'orologi à u DDIO è u clock per trasmette. |
| set_output_delay | set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data |
Instruisce l'analizzatore di timing per analizà e dati pusitivi è negativi contr'à u clock di output. |
| set_false_path | set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk |
Instruisce à l'Analizzatore di Timing per ignurà u latu crescente di u clock di fonte contr'à u latu di caduta di u clock di output, è u latu di caduta di u clock di fonte contr à u latu di u clock di output. |
Linee di chjusura di timing
Per i registri di input GPIO, u trasferimentu I/O di input hè prubabile di fallu u tempu di mantene se ùn stabilisce micca a catena di ritardu di input. Stu fallimentu hè causatu da u ritardu di u clock hè più grande di u ritardu di dati.
Per scuntrà u tempu di mantene, aghjunghje ritardu à a strada di dati di input usendu a catena di ritardu di input. In generale, a catena di ritardu di input hè di circa 60 ps per passu à u gradu di velocità 1. Per ottene un paràmetru approssimativu di a catena di ritardu di input per passà u timing, dividite u slack di mantene negativu per 60 ps.
Tuttavia, se l'I/O PLL guida l'orologi di i registri di input GPIO (registru simplice o modalità DDIO), pudete stabilisce u modu di compensazione à u modu sincronu di fonte. L'installatore pruverà à cunfigurà u PLL I/O per una cunfigurazione megliu è mantene a slack per l'analisi di timing I/O di input.
Per l'output GPIO è i registri di attivazione di output, pudete aghjunghje ritardu à i dati di output è u clock usendu l'output and output enable delay chains.
- Se osservate una violazione di u tempu di cunfigurazione, pudete aumentà l'impostazione di a catena di ritardu di u clock di output.
- Se osservate a violazione di u tempu di mantene, pudete aumentà u paràmetru di a catena di ritardu di dati di output.
GPIO Intel FPGA IP Design Examples
U core IP GPIO pò generà un disignu example chì currispondenu à a vostra cunfigurazione IP in l'editore di paràmetri. Pudete aduprà sti disignu examples cum'è riferimenti per l'istaziazione di u core IP è u cumpurtamentu previstu in simulazioni.
Pudete generà u disignu example da l'editore di parametri di core IP GPIO. Dopu avè stabilitu i paràmetri chì vulete, cliccate Generate Exampu Design. U core IP genera u disignu exampa fonte files in u cartulare chì specificate.
Figura 16. Fonte Files in u Design Generated Exampu Directory
Nota: U .qsys files sò per usu internu durante u disignu exampa generazione solu. Ùn pudete micca edità sti .qsys files.
GPIO IP Core Synthisable Intel Quartus Prime Design Example
U disignu sintetizzabile example hè un sistema Platform Designer prontu per a compilazione chì pudete include in un prughjettu Intel Quartus Prime.
Generazione è Utilizendu u Design Example
Per generà u disignu Intel Quartus Prime sintetizzabile example da a fonte files, eseguite u cumandimu seguitu in u disignu exampu cartulare:
quartus_sh -t make_qii_design.tcl
Per specificà un dispositivu esatta à utilizà, eseguite u cumandimu seguente:
quartus_sh -t make_qii_design.tcl [nome_dispositivo]
L'script TCL crea un repertoriu qii chì cuntene u prughjettu ed_synth.qpf file. Pudete apre è compilà stu prughjettu in u software Intel Quartus Prime.
GPIO IP Core Simulation Design Example
U disignu di simulazione example usa i vostri paràmetri di u core IP GPIO per custruisce l'istanza IP cunnessa à un driver di simulazione. U cunduttore genera trafficu aleatoriu è verifica internamente a legalità di e dati in uscita.
Utilizendu u disignu example, pudete eseguisce una simulazione cù una sola cumanda, secondu u simulatore chì utilizate. A simulazione mostra cumu pudete aduprà u core IP GPIO.
Generazione è Utilizendu u Design Example
Per generà u disignu di simulazione example da a fonte files per un simulatore Verilog, eseguite u cumandimu seguitu in u disignu exampu cartulare:
quartus_sh -t make_sim_design.tcl
Per generà u disignu di simulazione example da a fonte files per un simulatore VHDL, eseguite u cumandimu seguitu in u disignu exampu cartulare:
quartus_sh -t make_sim_design.tcl VHDL
U script TCL crea un repertoriu sim chì cuntene subdirectorii - unu per ogni strumentu di simulazione supportatu. Pudete truvà i scripts per ogni strumentu di simulazione in i repertorii currispundenti.
Flussu di migrazione IP per i dispositi Arria V, Cyclone V è Stratix V
U flussu di migrazione IP permette di migrà i core IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR è ALTIOBUF di i dispositi Arria V, Cyclone V è Stratix V à u core IP GPIO di i dispositi Intel Arria 10 è Intel Cyclone 10 GX.
Stu flussu di migrazione IP cunfigurà u core IP GPIO per currisponde à i paràmetri di i core IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR è ALTIOBUF, chì vi permettenu di rigenerate u core IP.
Nota: Certi nuclei IP supportanu u flussu di migrazione IP solu in modi specifichi. Se u vostru core IP hè in un modu chì ùn hè micca supportatu, pudete avè bisognu di eseguisce l'Editor di Parametri IP per u core IP GPIO è cunfigurà u core IP manualmente.
Migrazione di i vostri core IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR è ALTIOBUF
Per migrà i vostri core IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR è ALTIOBUF à u core IP IP GPIO Intel FPGA, seguite questi passi:
- Aprite u vostru core IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR o ALTIOBUF in l'Editor di Parametri IP.
- In u Famiglia di dispositivi attualmente selezziunata, selezziunà Intel Arria 10 or Intel Cyclone 10 GX.
- Cliccate Finisci per apre u GPIO IP Parameter Editor.
L'Editor di Parametri IP cunfigura i paràmetri di core IP GPIO simili à i paràmetri di core ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR o ALTIOBUF. - Se ci sò paràmetri incompatibili trà i dui, selezziunate novi paràmetri supportati.
- Cliccate Finisci per rinfurzà u core IP.
- Sustituisci u vostru ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP core instantiation in RTL cù u core IP GPIO.
Nota: I nomi di i porti di u core IP GPIO ùn ponu micca currispondenu à i nomi di u portu core ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR o ALTIOBUF. Dunque, solu cambià u nome di u core IP in l'istanciazione pò esse micca abbastanza.
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Bit alti e bassi del bus di ingresso e di uscita a pagina 12
Linea guida: Scambià i porti datain_h è datain_l in IP migratu
Quandu migrate u vostru GPIO IP da i dispositi precedenti à u core GPIO IP, pudete accende Aduprate nomi di portu legacy di primu livellu opzione in l'editore di parametri core IP GPIO. In ogni casu, u cumpurtamentu di sti porti in u core IP GPIO hè diversu da i nuclei IP utilizati per i dispositi Stratix V, Arria V è Cyclone V.
U core IP GPIO conduce questi porti à i registri di output nantu à questi bordi di clock:
- datain_h - à u latu rising of outclock
- datain_l-in u latu caduta di outclock
Sè avete migratu u vostru IP GPIO da i dispositi Stratix V, Arria V è Cyclone V, scambià i porti datain_h è datain_l quandu istanziate l'IP generatu da u core IP GPIO.
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GPIO Intel FPGA IP User Guide Archives
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.
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Versione IP Core |
Guida d'usu |
| 20.0.0 | GPIO Intel FPGA IP User Guide: Dispositivi Intel Arria 10 è Intel Cyclone 10 GX |
| 19.3.0 | GPIO Intel FPGA IP User Guide: Dispositivi Intel Arria 10 è Intel Cyclone 10 GX |
| 19.3.0 | GPIO Intel FPGA IP User Guide: Dispositivi Intel Arria 10 è Intel Cyclone 10 GX |
| 18.1 | GPIO Intel FPGA IP User Guide: Dispositivi Intel Arria 10 è Intel Cyclone 10 GX |
| 18.0 | GPIO Intel FPGA IP User Guide: Dispositivi Intel Arria 10 è Intel Cyclone 10 GX |
| 17.1 | Intel FPGA GPIO IP Core User Guide |
| 17.0 | Altera GPIO IP Core User Guide |
| 16.1 | Altera GPIO IP Core User Guide |
| 16.0 | Altera GPIO IP Core User Guide |
| 14.1 | Altera GPIO Megafunction User Guide |
| 13.1 | Altera GPIO Megafunction User Guide |
Storia di revisione di documenti per GPIO Intel FPGA IP User Guide: Intel Arria 10 è Intel Cyclone 10 GX Devices
|
Versione di documentu |
Version Intel Quartus Prime | Versione IP |
Cambiamenti |
|
2021.07.15 |
21.2 |
20.0.0 |
Aghjurnatu u diagramma chì mostra u simplificatu view di u percorsu di input GPIO unicu per aghjurnà dout[0] à dout[3] è dout[3] à dout[0]. |
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2021.03.29 |
21.1 |
20.0.0 |
Aghjurnatu u numeru di versione GPIO IP à 20.0.0. |
|
2021.03.12 |
20.4 |
19.3.0 |
Aghjurnatu a guida di migrazione IP per specificà chì l'IP GPIO conduce datain_h à u latu crescente è datain_l à u latu discendente. |
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2019.10.01 |
19.3 |
19.3.0 |
Errore tipograficu currettu in i codici di assignazione .qsf in u tema nantu à elementi di ritardu. |
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2019.03.04 |
18.1 |
18.1 |
In i temi nantu à u percorsu di input, è i percorsi di attivazione di output è output:
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2018.08.28 |
18.0 |
18.0 |
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| Data | Versione | Cambiamenti |
| nuvembre 2017 | 2017.11.06 |
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| maghju 2017 | 2017.05.08 |
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| Ottobre 2016 | 2016.10.31 |
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| Aostu 2016 | 2016.08.05 |
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| Aostu 2014 | 2014.08.18 |
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| nuvembre 2013 | 2013.11.29 | Liberazione iniziale. |
GPIO Intel FPGA IP User Guide: Dispositivi Intel Arria 10 è Intel Cyclone 10 GX
Documenti / Risorse
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Intel GPIO Intel FPGA IP [pdfGuida di l'utente GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP |
