GPIO Intel® FPGA IP uporabniški priročnik

---

Naprave Intel® Arria® 10 in Intel® Cyclone® 10 GX

Posodobljeno za Intel® Quartus® Prime Design Suite: 21.2
Različica IP: 20.0.0

Spletna različica                                                               ID: 683136
Pošlji povratne informacije             ug-altera_gpio            Različica: 2021.07.15

---

Jedro GPIO Intel® FPGA IP podpira funkcije in komponente splošnega V/I (GPIO). GPIO lahko uporabljate v splošnih aplikacijah, ki niso specifične za sprejemnike, pomnilniške vmesnike ali LVDS.

Jedro GPIO IP je na voljo samo za naprave Intel Arria® 10 in Intel Cyclone® 10 GX. Če preselite načrte iz naprav Stratix® V, Arria V ali Cyclone V, morate preseliti jedra IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ali ALTIOBUF.

Povezane informacije

• Potek migracije IP za naprave Arria V, Cyclone V in Stratix V na strani 22
• Vodiči za implementacijo V/I Intel Stratix 10
  Zagotavlja osnovni uporabniški priročnik GPIOIP za naprave Intel Stratix 10.
• Uvod v jedra IP Intel FPGA
  Zagotavlja splošne informacije o vseh jedrih IP Intel FPGA, vključno s parametriranjem, generiranjem, nadgradnjo in simulacijo jeder IP.
• Ustvarjanje simulacijskih skriptov IP in Qsys, neodvisnih od različic
  Ustvarite simulacijske skripte, ki ne zahtevajo ročnih posodobitev programske opreme ali nadgradenj različic IP.
• Najboljše prakse projektnega vodenja
  Smernice za učinkovito upravljanje in prenosljivost vašega projekta in IP files.
• GPIO Intel FPGA IP Uporabniški priročnik Arhiv na strani 24
  Zagotavlja seznam uporabniških priročnikov za prejšnje različice jedra GPIO IP.
• V/I z dvojno hitrostjo prenosa podatkov (ALTDDIO_IN, ALTDDIO_OUT in ALTDDIO_BIDIR) Uporabniški priročnik za jedra IP
• V/I medpomnilnik (ALTIOBUF) IP Core Uporabniški priročnik

Informacije o izdaji za GPIO Intel FPGA IP

Različice Intel FPGA IP se ujemajo z različicami programske opreme Intel Quartus® Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ima Intel FPGA IP novo shemo za urejanje različic.

---

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.

ISO 9001:2015 Registriran

Številka različice Intel FPGA IP (XYZ) se lahko spremeni z vsako različico programske opreme Intel Quartus Prime. Sprememba v:

• X označuje večjo revizijo IP-ja. Če posodobite programsko opremo Intel Quartus Prime, morate ponovno ustvariti IP.
• Y označuje, da IP vključuje nove funkcije. Znova ustvarite svoj IP, da vključite te nove funkcije.
• Z označuje, da IP vključuje manjše spremembe. Ponovno ustvarite svoj IP, da vključite te spremembe.

Tabela 1. Informacije o trenutni izdaji GPIO Intel FPGA IP Core

Postavka	Opis
Različica IP	20.0.0
Različica Intel Quartus Prime	21.2
Datum izdaje	2021.06.23

GPIO Intel FPGA IP funkcije

Jedro GPIO IP vključuje funkcije za podporo V/I blokov naprave. Za konfiguracijo jedra GPIO IP lahko uporabite urejevalnik parametrov Intel Quartus Prime.

Jedro GPIO IP zagotavlja te komponente:

• Dvojna podatkovna hitrost vhod/izhod (DDIO)—digitalna komponenta, ki podvoji ali prepolovi podatkovno hitrost komunikacijskega kanala.
• Zakasnitvene verige—konfigurirajte zakasnitvene verige za izvedbo specifične zakasnitve in pomoč pri časovnem zaprtju V/I.
• V/I medpomnilniki—priključite ploščice na FPGA.

GPIO Intel FPGA IP podatkovne poti

Slika 1. Visoka raven View enosmernega GPIO

Tabela 2. Načini jedrne podatkovne poti GPIO IP

Podatkovna pot	Način registracije
	Obvoznica	Preprosta registracija	DDR V/I
			Polna stopnja	Polovična stopnja
Vnos	Podatki gredo od elementa zakasnitve do jedra, pri čemer obidejo vse V/I z dvojno hitrostjo prenosa podatkov (DDIO).	DDIO s polno hitrostjo deluje kot preprost register, ki obide DDIO s polovično hitrostjo. Monter izbere, ali bo zapakiral register v V/I ali implementiral register v jedro, odvisno od področja in časovnih kompromisov.	DDIO s polno hitrostjo deluje kot navaden DDIO in zaobide DDIO s polovično hitrostjo.	DDIO s polno hitrostjo deluje kot navaden DDIO. DDIO-ji s polovično hitrostjo pretvorijo podatke s polno hitrostjo v podatke s polovično hitrostjo.
Izhod	Podatki gredo iz jedra naravnost v element zakasnitve, mimo vseh DDIO.	DDIO s polno hitrostjo deluje kot preprost register, ki obide DDIO s polovično hitrostjo. Monter izbere, ali bo zapakiral register v V/I ali implementiral register v jedro, odvisno od področja in časovnih kompromisov.	DDIO s polno hitrostjo deluje kot navaden DDIO in zaobide DDIO s polovično hitrostjo.	DDIO s polno hitrostjo deluje kot navaden DDIO. DDIO-ji s polovično hitrostjo pretvorijo podatke s polno hitrostjo v podatke s polovično hitrostjo.
Dvosmerna	Izhodni medpomnilnik poganja tako izhodni pin kot vhodni medpomnilnik.	DDIO s polno hitrostjo deluje kot preprost register. Izhodni medpomnilnik poganja tako izhodni pin kot vhodni medpomnilnik.	DDIO s polno hitrostjo deluje kot navaden DDIO. Izhodni medpomnilnik poganja tako izhodni pin kot vhodni medpomnilnik. Vhodni medpomnilnik poganja niz treh flip-flopov.	DDIO s polno hitrostjo deluje kot navaden DDIO. DDIO-ji s polovično hitrostjo pretvorijo podatke s polno hitrostjo v polovične. Izhodni medpomnilnik poganja tako izhodni pin kot vhodni medpomnilnik. Vhodni medpomnilnik poganja niz treh flip-flopov.

Če uporabljate asinhrone jasne in prednastavljene signale, si vsi DDIO delijo te iste signale.

DDIO s polovično in polno hitrostjo se povežeta z ločenima urama. Ko uporabljate DDIO s polovično in polno hitrostjo, mora ura polne hitrosti delovati na dvakratni frekvenci polovične hitrosti. Za izpolnitev časovnih zahtev lahko uporabite različna fazna razmerja.

Povezane informacije
Visoki in nizki bit vhodnega in izhodnega vodila na strani 12

Vhodna pot

Blazinica pošilja podatke v vhodni medpomnilnik, vhodni medpomnilnik pa napaja element zakasnitve. Ko gredo podatki na izhod elementa zakasnitve, programabilni obvodni multiplekserji izberejo funkcije in poti za uporabo. Vsaka vhodna pot vsebuje dva stagDDIO-jev, ki so polni in polovični.

Slika 2. Poenostavljeno View enosmerne vhodne poti GPIO

1. Blazinica sprejema podatke.
2. DDIO IN (1) zajame podatke o naraščajočih in padajočih robovih ck_fr ter pošlje podatke, signale (A) in (B) v naslednji sliki valovne oblike z enojno hitrostjo prenosa podatkov.
3. DDIO IN (2) in DDIO IN (3) prepolovita hitrost prenosa podatkov.
4. dout[3:0] predstavi podatke kot polovično vodilo.

Slika 3. Valovna oblika vhodne poti v načinu DDIO s pretvorbo polovične hitrosti

Na tej sliki gredo podatki od ure s polno hitrostjo pri dvojni hitrosti prenosa podatkov do ure s polovično hitrostjo pri enojni hitrosti prenosa podatkov. Hitrost prenosa podatkov se deli s štiri in velikost vodila se poveča za enako razmerje. Celotna prepustnost skozi jedro GPIO IP ostaja nespremenjena.

Dejansko časovno razmerje med različnimi signali se lahko razlikuje glede na posebno zasnovo, zakasnitve in faze, ki jih izberete za ure polne in polovične hitrosti.

Opomba: jedro GPIO IP ne podpira dinamične kalibracije dvosmernih zatičev. Za aplikacije, ki zahtevajo dinamično kalibracijo dvosmernih zatičev, glejte povezane informacije.

Povezane informacije

• PHY Lite za vzporedne vmesnike Intel FPGA IP Core Uporabniški priročnik: naprave Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX
  Zagotavlja več informacij za aplikacije, ki zahtevajo dinamični OCT za dvosmerne zatiče.
• Izhod in poti za omogočanje izhoda na strani 7

Izhod in poti za omogočanje izhoda

Element izhodne zakasnitve pošlje podatke na ploščico skozi izhodni medpomnilnik.

Vsaka izhodna pot vsebuje dva stagDDIO-jev, ki so polovični in polni.

Slika 4. Poenostavljeno View enosmerne izhodne poti GPIO

Slika 5. Valovna oblika izhodne poti v načinu DDIO s pretvorbo polovične hitrosti

Slika 6. Poenostavljeno View poti za omogočanje izhoda

Razlika med izhodno potjo in potjo za omogočanje izhoda (OE) je v tem, da pot OE ne vsebuje DDIO s polno hitrostjo. Za podporo implementacijam pakiranega registra na poti OE preprost register deluje kot DDIO s polno hitrostjo. Iz istega razloga je prisoten le en DDIO s polovično hitrostjo.

Pot OE deluje v naslednjih treh osnovnih načinih:

• Bypass—jedro pošlje podatke neposredno elementu zakasnitve, mimo vseh DDIO.
• Packed Register—obide DDIO s polovično hitrostjo.
• Izhod SDR pri polovični hitrosti – DDIO s polovično hitrostjo pretvori podatke iz polne v polovično hitrost.

Opomba: jedro GPIO IP ne podpira dinamične kalibracije dvosmernih zatičev. Za aplikacije, ki zahtevajo dinamično kalibracijo dvosmernih zatičev, glejte povezane informacije.

Povezane informacije

• PHY Lite za vzporedne vmesnike Intel FPGA IP Core Uporabniški priročnik: naprave Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX
  Zagotavlja več informacij za aplikacije, ki zahtevajo dinamični OCT za dvosmerne zatiče.
• Vhodna pot na strani 5

GPIO Intel FPGA IP vmesnik signali

Odvisno od nastavitev parametrov, ki jih določite, so za jedro GPIO IP na voljo različni signali vmesnika.

Slika 7. Jedrni vmesniki GPIO IP

Slika 8. Signali vmesnika GPIO

Tabela 3. Signali vmesnika ploščice

Vmesnik ploščice je fizična povezava med jedrom GPIO IP in ploščico. Ta vmesnik je lahko vhodni, izhodni ali dvosmerni vmesnik, odvisno od konfiguracije jedra IP. V tej tabeli je SIZE širina podatkov, določena v urejevalniku jedrnih parametrov IP.

Ime signala	Smer	Opis
pad_in[SIZE-1:0]	Vnos	Vhodni signal iz ploščice.
podloga_v_b[VELIKOST-1:0]	Vnos	Negativno vozlišče diferenčnega vhodnega signala iz ploščice. Ta vrata so na voljo, če vklopite Uporabi diferencialni medpomnilnik možnost.
pad_out[SIZE-1:0]	Izhod	Izhodni signal na ploščico.
pad_out_b[SIZE-1:0]	Izhod	Negativno vozlišče diferencialnega izhodnega signala na ploščico. Ta vrata so na voljo, če vklopite Uporabi diferencialni medpomnilnik možnost.
pad_io[VELIKOST-1:0]	Dvosmerna	Dvosmerna signalna povezava s ploščico.
pad_io_b[VELIKOST-1:0]	Dvosmerna	Negativno vozlišče diferencialne dvosmerne signalne povezave s ploščico. Ta vrata so na voljo, če vklopite Uporabi diferencialni medpomnilnik možnost.

Tabela 4. Signali podatkovnega vmesnika

Podatkovni vmesnik je vhodni ali izhodni vmesnik od jedra GPIO IP do jedra FPGA. V tej tabeli je SIZE širina podatkov, določena v urejevalniku jedrnih parametrov IP.

Ime signala	Smer	Opis
din[DATA_SIZE-1:0]	Vnos	Vnos podatkov iz jedra FPGA v izhodnem ali dvosmernem načinu. DATA_SIZE je odvisna od načina registra: Obhodni ali preprost register—DATA_SIZE = SIZE DDIO brez logike polovične hitrosti—DATA_SIZE = 2 × SIZE DDIO z logiko polovične hitrosti—DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Izhod	Izhod podatkov v jedro FPGA v vhodnem ali dvosmernem načinu, DATA_SIZE je odvisna od načina registra: Obhodni ali preprost register—DATA_SIZE = SIZE DDIO brez logike polovične hitrosti—DATA_SIZE = 2 × SIZE DDIO z logiko polovične hitrosti—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Vnos	OE vhod iz jedra FPGA v izhodnem načinu z Omogoči vrata za omogočanje izhoda vklopljen ali dvosmerni način. OE je aktiven visoko. Pri prenosu podatkov nastavite ta signal na 1. Pri sprejemu podatkov nastavite ta signal na 0. OE_SIZE je odvisen od načina registra: Obhodni ali preprost register—DATA_SIZE = SIZE DDIO brez logike polovične hitrosti—DATA_SIZE = SIZE DDIO z logiko polovične hitrosti—DATA_SIZE = 2 × SIZE

Tabela 5. Signali vmesnika ure

Vmesnik ure je vhodni vmesnik ure. Sestavljen je iz različnih signalov, odvisno od konfiguracije. Jedro GPIO IP ima lahko nič, enega, dva ali štiri vhodne ure. Vrata za uro so v različnih konfiguracijah prikazana drugače, da odražajo dejansko funkcijo, ki jo izvaja signal ure.

Ime signala	Smer	Opis
ck	Vnos	Na vhodnih in izhodnih poteh ta ura napaja pakirani register ali DDIO, če izklopite Logika polovične stopnje parameter. V dvosmernem načinu je ta ura edinstvena ura za vhodne in izhodne poti, če izklopite Ločene vhodne/izhodne ure parameter.
ck_fr	Vnos	Na vhodnih in izhodnih poteh te ure napajajo DDIO s polno in polovično hitrostjo, če vklopite Logika polovične stopnje parameter. V dvosmernem načinu vhodne in izhodne poti uporabljajo te ure, če izklopite Ločene vhodne/izhodne ure parameter.
ck_hr
ck_in	Vnos	V dvosmernem načinu te ure napajajo pakiran register ali DDIO na vhodni in izhodni poti, če podate obe nastavitvi: Izklopite Logika polovične stopnje parameter. Vklopite Ločene vhodne/izhodne ure parameter.
ck_out
ck_fr_in	Vnos	V dvosmernem načinu te ure napajajo DDIOS s polno in polovično hitrostjo na vhodni in izhodni poti, če določite obe nastavitvi Vklopite Logika polovične stopnje parameter. Vklopite Ločene vhodne/izhodne ure parameter. Na primerample, ck_fr_out napaja DDIO polne hitrosti na izhodni poti.
ck_fr_out
ck_hr_in
ck_hr_out
cke	Vnos	Omogoči uro.

Tabela 6. Signali priključnega vmesnika

Zaključevalni vmesnik povezuje jedro GPIO IP z V/I medpomnilniki.

Ime signala	Smer	Opis
kontrola zaključka serije	Vnos	Vnos iz bloka za nadzor zaključevanja (OCT) v medpomnilnike. Nastavi vrednost serijske impedance medpomnilnika.
vzporedni zaključni nadzor	Vnos	Vnos iz bloka za nadzor zaključevanja (OCT) v medpomnilnike. Nastavi vrednost vzporedne impedance medpomnilnika.

Tabela 7. Ponastavitev signalov vmesnika

Vmesnik za ponastavitev povezuje jedro IP GPIO z DDIO.

Ime signala	Smer	Opis
sclr	Vnos	Sinhroni čisti vnos. Ni na voljo, če omogočite sset.
aclr	Vnos	Asinhroni čisti vnos. Aktivno visoko. Ni na voljo, če omogočite sredstvo.
aset	Vnos	Asinhroni nastavljeni vnos. Aktivno visoko. Ni na voljo, če omogočite aclr.
sset	Vnos	Sinhroni nastavljeni vhod. Ni na voljo, če omogočite sclr.

Povezane informacije
Visoki in nizki bit vhodnega in izhodnega vodila na strani 12

Skupni signali

• Vhodne, izhodne in OE poti imajo enake jasne in prednastavljene signale.
• Izhodna in OE pot imata enake signale ure.

Podatkovni bitni vrstni red za podatkovni vmesnik

Slika 9. Konvencija bitnega reda podatkov

Ta slika prikazuje dogovor o bitnem vrstnem redu za podatkovne signale din, dout in oe.

• Če je vrednost velikosti podatkovnega vodila SIZE, je LSB na skrajnem desnem položaju.
• Če je vrednost velikosti podatkovnega vodila 2 × SIZE, je vodilo sestavljeno iz dveh besed SIZE.
• Če je velikost podatkovnega vodila 4 × SIZE, je vodilo sestavljeno iz štirih besed SIZE.
• LSB je na skrajni desni strani vsake besede.
• Skrajno desna beseda določa prvo besedo, ki gre ven za izhodna vodila in prvo besedo, ki prihaja za vhodna vodila.

Povezane informacije
Vhodna pot na strani 5

Visoki in nizki bit vhodnega in izhodnega vodila

Visoki in nizki biti v vhodnih ali izhodnih signalih so vključeni v vhodna in izhodna vodila din in dout.

Vhodno vodilo

Za vodilo din, če sta data_h in data_l visoki in nizki biti, pri čemer je vsaka širina data_width:

• data_h = din[(2 × data_width – 1):datain_width]
• data_l = din[(datain_width – 1):0]

Na primerample, za din[7:0] = 8'b11001010:

• podatek_h = 4'b1100
• podatek_l = 4'b1010

Izhodno vodilo

Za vodilo dout, če sta dataout_h in dataout_l visoki in nizki biti, pri čemer je vsaka širina dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Na primerample, za dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Signali podatkovnega vmesnika in ustrezne ure

Tabela 8. Signali podatkovnega vmesnika in ustrezne ure

Ime signala	Konfiguracija parametra			Ura
	Način registracije	Polovična stopnja	Ločene ure
din	Preprosta registracija DDIO	Izključeno	Izključeno	ck
	DDIO	On	Izključeno	ck_hr
	Preprosta registracija DDIO	Izključeno	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Preprosta registracija DDIO	Izključeno	Izključeno	ck
	DDIO	On	Izključeno	ck_hr
	Preprosta registracija DDIO	Izključeno	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset Vsi signali ploščic	Preprosta registracija DDIO	Izključeno	Izključeno	ck
	DDIO	On	Izključeno	ck_fr
	Preprosta registracija DDIO	Izključeno	On	Vhodna pot: ck_in Izhodna pot: ck_out
	DDIO	On	On	Vhodna pot: ck_fr_in Izhodna pot: ck_fr_out

Preverjanje izkoriščenosti virov in uspešnosti oblikovanja

Če želite izvedeti podrobnosti o uporabi virov in zmogljivosti vašega načrta, si lahko ogledate poročila o kompilaciji Intel Quartus Prime.

1. V meniju kliknite Obdelava ➤ Začni kompilacijo za izvedbo popolne kompilacije.
2. Ko sestavite načrt, kliknite Obdelava ➤ Poročilo o kompilaciji.
3. Uporaba Kazalo, pojdite na Monter ➤ Razdelek z viri.
   a. Za view informacije o uporabi virov, izberite Povzetek uporabe virov.
   b. Za view informacije o uporabi virov, izberite Uporaba virov po subjektu.

GPIO Intel FPGA IP Parameter Settings

Nastavitve parametrov za jedro GPIO IP lahko nastavite v programski opremi Intel Quartus Prime. Obstajajo tri skupine možnosti: Splošno, Medpomnilnik, in Registri.

Tabela 9. Jedrni parametri IP GPIO – Splošno

Parameter	Pogoj	Dovoljene vrednosti	Opis
Smer podatkov	—	Vnos Izhod  Bidir	Podaja smer podatkov za GPIO.
Širina podatkov	—	1 do 128	Določa širino podatkov.
Uporabite podedovana imena vrat najvišje ravni	—	On Izključeno	Uporabite ista imena vrat kot v napravah Stratix V, Arria V in Cyclone V. Na primerample, dout postane dataout_h in dataout_l, din pa postane datain_h in datain_l. Opomba: Delovanje teh vrat je drugačno kot v napravah Stratix V, Arria V in Cyclone V. Za smernice za selitev glejte povezane informacije.

Tabela 10. Jedrni parametri GPIO IP – medpomnilnik

Parameter	Pogoj	Dovoljene vrednosti	Opis
Uporabi diferencialni medpomnilnik	—	On  Izključeno	Če je vklopljen, omogoča diferencialne V/I medpomnilnike.
Uporabi psevdo diferencialni medpomnilnik	Smer podatkov = izhod Uporabi diferencialni medpomnilnik = Vklopljeno	On  Izključeno	Če je vklopljen v izhodnem načinu, omogoči psevdo diferencialne izhodne medpomnilnike. Ta možnost se samodejno vklopi za dvosmerni način, če jo vklopite Uporabi diferencialni medpomnilnik.
Uporabite vezje za zadrževanje vodila	Smer podatkov = Vnos ali Bidir Uporabi diferencialni medpomnilnik = Izklopljeno	On  Izključeno	Če je vklopljeno, lahko vezje za zadrževanje vodila šibko zadrži signal na V/I zatiču v zadnjem poganjanem stanju, kjer bo stanje izhodnega medpomnilnika 1 ali 0, vendar ne z visoko impedanco.
Uporabite odprt odtok	Data Direction = Izhod ali Bidir Uporabi diferencialni medpomnilnik = Izklopljeno	On  Izključeno	Če je vklopljen, izhod z odprtim odvodom omogoča napravi, da zagotovi nadzorne signale na sistemski ravni, kot so signali za prekinitev in omogočanje pisanja, ki jih lahko uveljavlja več naprav v vašem sistemu.
Omogoči vrata za omogočanje izhoda	Smer podatkov = izhod	On  Izključeno	Če je vklopljeno, omogoča uporabniški vnos v vrata OE. Ta možnost se samodejno vklopi za dvosmerni način.
Omogoči serijsko zaključna/vzporedna zaključna vrata	—	On  Izključeno	Če je vklopljeno, omogoči vrata za nadzor serijskega zaključevanja in vzporednega nadzora zaključka izhodnega medpomnilnika.

Tabela 11. Jedrni parametri GPIO IP – registri

Parameter	Pogoj	Dovoljene vrednosti	Opis
Način registracije	—	Noben  Preprost register  DDIO	Določa način registracije za jedro GPIO IP: Noben— določa preprosto žično povezavo od/na medpomnilnik. Preprost register— določa, da se DDIO uporablja kot preprost register v načinu enotne podatkovne hitrosti (SDR). Monter lahko zapakira ta register v V/I. DDIO— določa, da jedro IP uporablja DDIO.
Omogoči sinhrona jasna/prednastavljena vrata	Način registracije = DDIO	Noben  jasno  Prednastavitev	Podaja, kako implementirati vrata za sinhrono ponastavitev. Noben— Onemogoči vrata za sinhrono ponastavitev. jasno—Omogoči vrata SCLR za sinhrono brisanje. Prednastavitev—Omogoči vrata SSET za sinhrono prednastavitev.
Omogoči asinhrona jasna/prednastavljena vrata	Način registracije = DDIO	Noben  jasno  Prednastavitev	Podaja, kako implementirati vrata za asinhrono ponastavitev. Noben— Onemogoči vrata za asinhrono ponastavitev. jasno—Omogoči vrata ACLR za asinhrono brisanje. Prednastavitev—Omogoči vrata ASET za asinhrono prednastavitev. Signala ACLR in ASET sta aktivna visoka.
Omogoči vrata za omogočanje ure	Način registracije = DDIO	On  Izključeno	On— izpostavi vrata za omogočanje ure (CKE), ki vam omogočajo nadzor nad tem, kdaj se podatki vnašajo ali izključujejo. Ta signal preprečuje prenos podatkov brez vašega nadzora. Izključeno—vrata za omogočanje ure niso izpostavljena in podatki gredo vedno samodejno skozi register.
Logika polovične stopnje	Način registracije = DDIO	On  Izključeno	Če je vklopljen, omogoči DDIO s polovično hitrostjo.
Ločene vhodne / izhodne ure	Smer podatkov = Bidir  Način registracije = preprost register ali DDIO	On  Izključeno	Če je vklopljen, omogoči ločene ure (CK_IN in CK_OUT) za vhodne in izhodne poti v dvosmernem načinu.

Povezane informacije

• Visoki in nizki bit vhodnega in izhodnega vodila na strani 12
• Smernica: Zamenjajte vrata data_h in data_l v preseljenem IP-ju na strani 23

Registrirajte pakiranje

Jedro GPIO IP vam omogoča, da zapakirate register v periferijo, da prihranite območje in uporabo virov.

DDIO s polno hitrostjo na vhodni in izhodni poti lahko konfigurirate kot flip flop. Če želite to narediti, dodajte dodelitve .qsf, navedene v tej tabeli.

Tabela 12. Registrirajte dodelitve pakiranja QSF

Pot	Naloga QSF
Pakiranje vhodnega registra	Dodelitev QSF set_instance_assignment -name FAST_INPUT_REGISTER ON -to
Pakiranje izhodnega registra	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
Pakiranje registrov omogoči izhod	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

Opomba: Te dodelitve ne zagotavljajo pakiranja registra. Vendar te dodelitve omogočajo monterju, da najde zakonito zaposlitev. V nasprotnem primeru Monter drži japonko v jedru.

GPIO Intel FPGA IP Timing

Zmogljivost jedra GPIO IP je odvisna od V/I omejitev in faz ure. Za potrditev časovnega razporeda za vašo konfiguracijo GPIO Intel priporoča, da uporabite časovni analizator.

Povezane informacije
Intel Quartus Prime Timing Analyzer

Časovne komponente

GPIO IP komponente časovnega jedra so sestavljene iz treh poti.

• Poti V/I vmesnika—od FPGA do zunanjih sprejemnih naprav in od zunanjih oddajnih naprav do FPGA.
• Poti osnovnega vmesnika podatkov in ure—od V/I do jedra in od jedra do V/I.
• Prenosne poti—od polovične do polne hitrosti DDIO in od polne do polovične hitrosti DDIO.

Opomba: Timing Analyzer obravnava pot znotraj blokov DDIO_IN in DDIO_OUT kot črne škatle.

Slika 10. Komponente časovne razporeditve vhodne poti

Slika 11. Komponente časovne razporeditve izhodne poti

Slika 12. Komponente časovnega usmerjanja poti za omogočanje izhoda

Elementi zakasnitve

Programska oprema Intel Quartus Prime ne nastavi samodejno elementov zakasnitve, da bi čim bolj povečala ohlapnost pri analizi časov V/I. Če želite zapreti časovno razporeditev ali povečati ohlapnost, ročno nastavite elemente zakasnitve v nastavitvah Intel Quartus Prime file (.qsf).

Tabela 13. Elementi zakasnitve .qsf Dodelitve

Podajte te dodelitve v .qsf za dostop do elementov zakasnitve.

Element zamude	.qsf Dodelitev
Element zakasnitve vhoda	set_instance_assignment to -ime INPUT_DELAY_CHAIN ​​<0..63>
Element izhodne zakasnitve	set_instance_assignment to -ime OUTPUT_DELAY_CHAIN ​​<0..15>
Element zakasnitve omogočitve izhoda	set_instance_assignment to -ime OE_DELAY_CHAIN ​​<0..15>

Časovna analiza

Programska oprema Intel Quartus Prime ne ustvari samodejno časovnih omejitev SDC za jedro IP GPIO. Ročno morate vnesti časovne omejitve.

Upoštevajte časovne smernice in nprampda zagotovite, da Timing Analyzer pravilno analizira V/I časovno razporeditev.

• Če želite izvesti pravilno časovno analizo za poti V/I vmesnika, določite omejitve sistemske ravni za podatkovne nožice glede na nožico sistemske ure v .sdc file.
• Če želite izvesti pravilno časovno analizo za poti osrednjega vmesnika, definirajte te nastavitve ure v .sdc file:
  — Ura do jedrnih registrov
  — Ura na V/I registre za načine enostavnega registra in DDIO

Povezane informacije
AN 433: Omejitev in analiza izvorno-sinhronih vmesnikov
Opisuje tehnike za omejevanje in analiziranje izvorno-sinhronih vmesnikov.

Enotni vhodni register podatkovne hitrosti

Slika 13. Enotni vhodni register podatkovne hitrosti

Tabela 14. Enotni vhodni register podatkovne hitrosti .sdc ukaz Examples

Ukaz	Ukaz Example	Opis
create_clock	create_clock -name sdr_in_clk -period “100 MHz” sdr_in_clk	Ustvari nastavitev ure za vhodno uro.
set_input_delay	set_input_delay -ura sdr_in_clk 0.15 sdr_in_data	Ukaže časovnemu analizatorju, naj analizira časovni razpored vhodnega V/I z vhodno zakasnitvijo 0.15 ns.

Vhodni register DDIO polne ali polovične hitrosti

Vhodna stran vhodnih registrov DDIO s polno in polovično hitrostjo je enaka. Sistem lahko pravilno omejite z uporabo navidezne ure za modeliranje oddajnika zunaj čipa v FPGA.

Slika 14. Vhodni register DDIO polne ali polovične hitrosti

Tabela 15. Vhodni register DDIO polne ali polovične hitrosti .sdc Ukaz Examples

Ukaz	Ukaz Example	Opis
create_clock	create_clock -name virtualna_ura - obdobje “200 MHz” create_clock -name ddio_in_clk -perioda “200 MHz” ddio_in_clk	Ustvarite nastavitev ure za virtualno uro in uro DDIO.
set_input_delay	set_input_delay -ura virtualna_ura 0.25 ddio_in_data set_input_delay -add_delay -padanje_ure -ura virtualna_ura 0.25 ddio_in_data	Naročite časovnemu analizatorju, naj analizira pozitivni in negativni taktni rob prenosa. Upoštevajte -add_delay v drugem ukazu set_input_delay.
set_false_path	set_false_path -fall_from virtualna_ura -dvig_na ddio_in_clk set_false_path -rise_from virtualna_ura -fall_to ddio_in_clk	Naročite časovnemu analizatorju, naj prezre pozitivni taktni rob proti registru, ki se sproži z negativnim robom, in negativni rob takta proti registru, ki se sproži s pozitivnim robom. Opomba: frekvenca ck_hr mora biti polovica frekvence ck_fr. Če I/O PLL poganja ure, lahko razmislite o uporabi ukaza derive_pll_clocks .sdc.

Enotni izhodni register podatkovne hitrosti

Slika 15. Enotni izhodni register podatkovne hitrosti

Tabela 16. Enotni izhodni register podatkovne hitrosti .sdc Ukaz Examples

Ukaz	Ukaz Example	Opis
create_clock in create_generated_clock	create_clock -name sdr_out_clk -obdobje “100 MHz” sdr_out_clk create_generated_clock -vir sdr_out_clk -ime sdr_out_outclk sdr_out_outclk	Ustvarite izvorno uro in izhodno uro za prenos.
nastavi_izhodno_zakasnitev	set_output_delay -ura sdr_out_clk 0.45 sdr_out_data	Naroči časovnemu analizatorju, naj analizira izhodne podatke za prenos glede na izhodno uro za prenos.

Izhodni register DDIO s polno ali polovično hitrostjo

Izhodna stran izhodnih registrov DDIO s polno in polovično hitrostjo je enaka.

Tabela 17. Izhodni register DDIO .sdc Ukaz Primeramples

Ukaz	Ukaz Example	Opis
create_clock in create_generated_clock	create_clock -name ddio_out_fr_clk -obdobje “200 MHz” ddio_out_fr_clk create_generated_clock -vir ddio_out_fr_clk -ime ddio_out_fr_outclk ddio_out_fr_outclk	Ustvarite ure za DDIO in uro za prenos.
nastavi_izhodno_zakasnitev	set_output_delay -ura ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -pada_ura -ura ddio_out_fr_outclk 0.55 ddio_out_fr_data	Naročite časovnemu analizatorju, naj analizira pozitivne in negativne podatke glede na izhodno uro.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -dvig_to ddio_out_fr_outclk	Naročite časovnemu analizatorju, naj prezre naraščajoči rob izvorne ure proti padajočemu robu izhodne ure in padajoči rob izvorne ure proti naraščajočemu robu izhodne ure

Smernice za časovno zapiranje

Za vhodne registre GPIO prenos vhodnih V/I verjetno ne bo uspel zadržati časa, če ne nastavite verige zakasnitve vhoda. To napako povzroči zakasnitev ure, ki je večja od zakasnitve podatkov.

Če želite doseči čas zadrževanja, dodajte zakasnitev poti vhodnih podatkov z uporabo verige vhodnih zakasnitev. Na splošno je vhodna zakasnitvena veriga okoli 60 ps na korak pri 1 stopnji hitrosti. Če želite dobiti približno nastavitev verige vhodne zakasnitve, ki bo prenesla časovno razporeditev, negativno zadržano ohlapnost delite s 60 ps.

Če pa I/O PLL poganja ure vhodnih registrov GPIO (enostavni register ali način DDIO), lahko način kompenzacije nastavite na izvorni sinhroni način. Monter bo poskušal konfigurirati V/I PLL za boljšo nastavitev in zadržal ohlapnost za analizo vhodnega V/I časa.

Za registre za izhod in omogočitev izhoda GPIO lahko izhodnim podatkom in uri dodate zakasnitev z uporabo verig zakasnitev za izhod in omogočitev izhoda.

• Če opazite kršitev nastavitvenega časa, lahko povečate nastavitev verige zakasnitve izhodne ure.
• Če opazite kršitev časa zadrževanja, lahko povečate nastavitev verige zakasnitve izhodnih podatkov.

GPIO Intel FPGA IP Design Examples

Jedro GPIO IP lahko ustvari načrt nprampki se ujemajo z vašo konfiguracijo IP v urejevalniku parametrov. Te oblike lahko uporabite nprampdatoteke kot reference za instanciranje jedra IP in pričakovanega obnašanja v simulacijah.

Oblikovanje lahko ustvarite nprampiz urejevalnika osnovnih parametrov IP GPIO. Ko nastavite želene parametre, kliknite Ustvari Example Oblikovanje. Jedro IP generira načrt example vir files v imeniku, ki ga določite.

Slika 16. Vir Files v Generated Design Example Imenik

Opomba: .qsys fileso za interno uporabo med načrtovanjem nprample generacija. Teh .qsys ne morete urejati files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Oblikovanje, ki ga je mogoče sintetizirati, nprample je sistem Platform Designer, pripravljen za prevajanje, ki ga lahko vključite v projekt Intel Quartus Prime.

Ustvarjanje in uporaba načrta Example

Za ustvarjanje zasnove Intel Quartus Prime, ki jo je mogoče sintetizirati, nprample iz vira files, zaženite naslednji ukaz v načrtu exampimenik datotek:

quartus_sh -t make_qii_design.tcl

Če želite določiti točno napravo za uporabo, zaženite naslednji ukaz:

quartus_sh -t make_qii_design.tcl [ime_naprave]

Skript TCL ustvari imenik qii, ki vsebuje projekt ed_synth.qpf file. Ta projekt lahko odprete in prevedete v programski opremi Intel Quartus Prime.

GPIO IP Core Simulation Design Example

Zasnova simulacije nprample uporablja vaše osnovne nastavitve parametrov IP GPIO za izdelavo primerka IP, povezanega s simulacijskim gonilnikom. Voznik ustvarja naključni promet in interno preverja zakonitost odhajajočih podatkov.

Uporaba dizajna nprample, lahko zaženete simulacijo z enim samim ukazom, odvisno od simulatorja, ki ga uporabljate. Simulacija prikazuje, kako lahko uporabite jedro GPIO IP.

Ustvarjanje in uporaba načrta Example

Za ustvarjanje simulacijske zasnove nprample iz vira files za simulator Verilog zaženite naslednji ukaz v načrtu exampimenik datotek:

quartus_sh -t make_sim_design.tcl

Za ustvarjanje simulacijske zasnove nprample iz vira files za simulator VHDL zaženite naslednji ukaz v načrtu exampimenik datotek:

quartus_sh -t make_sim_design.tcl VHDL

Skript TCL ustvari imenik sim, ki vsebuje podimenike – enega za vsako podprto simulacijsko orodje. Skripte za vsako simulacijsko orodje najdete v ustreznih imenikih.

Potek migracije IP za naprave Arria V, Cyclone V in Stratix V

Tok selitve IP vam omogoča selitev jeder IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR in ALTIOBUF naprav Arria V, Cyclone V in Stratix V v jedro IP GPIO naprav Intel Arria 10 in Intel Cyclone 10 GX.

Ta selitveni tok IP konfigurira jedro IP GPIO tako, da se ujema z nastavitvami jeder IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR in ALTIOBUF, kar vam omogoča regeneracijo jedra IP.

Opomba: nekatera jedra IP podpirajo tok selitve IP samo v določenih načinih. Če je vaše jedro IP v načinu, ki ni podprt, boste morda morali zagnati urejevalnik parametrov IP za jedro IP GPIO in ročno konfigurirati jedro IP.

Selitev vaših jeder IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR in ALTIOBUF

Če želite svoja jedra IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR in ALTIOBUF preseliti v jedro IP IP GPIO Intel FPGA, sledite tem korakom:

1. Odprite svoje jedro IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ali ALTIOBUF v urejevalniku parametrov IP.
2. V Trenutno izbrana družina naprav, izberite Intel Arria 10 or Intel Cyclone 10 GX.
3. Kliknite Končaj da odprete urejevalnik parametrov GPIO IP.
   Urejevalnik parametrov IP konfigurira jedrne nastavitve GPIO IP, podobno kot jedrne nastavitve ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ali ALTIOBUF.
4. Če obstajajo nezdružljive nastavitve med obema, izberite nove podprte nastavitve.
5. Kliknite Končaj za regeneracijo jedra IP.
6. Zamenjajte primerek jedra IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ali ALTIOBUF v RTL z jedrom IP GPIO.

Opomba: imena osrednjih vrat IP GPIO se morda ne bodo ujemala z imeni osrednjih vrat IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ali ALTIOBUF. Zato preprosto spreminjanje imena jedra IP v instanciaciji morda ne bo zadostovalo.

Povezane informacije
Visoki in nizki bit vhodnega in izhodnega vodila na strani 12

Smernica: Zamenjajte vrata data_h in data_l v preseljenem IP-ju

Ko preselite svoj GPIO IP iz prejšnjih naprav v jedro GPIO IP, lahko vklopite Uporabite podedovana imena vrat najvišje ravni v urejevalniku osnovnih parametrov IP GPIO. Vendar je obnašanje teh vrat v jedru IP GPIO drugačno kot v jedrih IP, ki se uporabljajo za naprave Stratix V, Arria V in Cyclone V.

Jedro GPIO IP poganja ta vrata v izhodne registre na teh robovih ure:

• data_h—na naraščajočem robu outclocka
• data_l—na padajočem robu outclocka

Če ste svoj GPIO IP preselili iz naprav Stratix V, Arria V in Cyclone V, zamenjajte vrata datain_h in datain_l, ko instancirate IP, ki ga ustvari jedro GPIO IP.

Povezane informacije
Visoki in nizki bit vhodnega in izhodnega vodila na strani 12

GPIO Intel FPGA IP Arhiv uporabniškega priročnika

Različice IP so enake različicam programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo jedra IP novo shemo različic IP.

Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

Različica IP Core	Uporabniški priročnik
20.0.0	GPIO Intel FPGA IP Uporabniški priročnik: napravi Intel Arria 10 in Intel Cyclone 10 GX
19.3.0	GPIO Intel FPGA IP Uporabniški priročnik: napravi Intel Arria 10 in Intel Cyclone 10 GX
19.3.0	GPIO Intel FPGA IP Uporabniški priročnik: napravi Intel Arria 10 in Intel Cyclone 10 GX
18.1	GPIO Intel FPGA IP Uporabniški priročnik: napravi Intel Arria 10 in Intel Cyclone 10 GX
18.0	GPIO Intel FPGA IP Uporabniški priročnik: napravi Intel Arria 10 in Intel Cyclone 10 GX
17.1	Uporabniški priročnik za Intel FPGA GPIO IP Core
17.0	Uporabniški priročnik za Altera GPIO IP Core
16.1	Uporabniški priročnik za Altera GPIO IP Core
16.0	Uporabniški priročnik za Altera GPIO IP Core
14.1	Uporabniški priročnik za megafunkcijo Altera GPIO
13.1	Uporabniški priročnik za megafunkcijo Altera GPIO

Zgodovina revizij dokumenta za GPIO Intel FPGA IP Uporabniški priročnik: napravi Intel Arria 10 in Intel Cyclone 10 GX

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2021.07.15	21.2	20.0.0	Posodobljen je diagram, ki prikazuje poenostavljeno view enostranske vhodne poti GPIO za posodobitev dout[0] v dout[3] in dout[3] v dout[0].
2021.03.29	21.1	20.0.0	Številko različice GPIO IP je posodobil na 20.0.0.
2021.03.12	20.4	19.3.0	Posodobljena smernica za selitev IP, da določi, da IP GPIO poganja datain_h na naraščajočem robu in datain_l na padajočem robu.
2019.10.01	19.3	19.3.0	Popravljena tipografska napaka v kodah dodelitve .qsf v temi o elementih zakasnitve.
2019.03.04	18.1	18.1	V temah o vhodni poti ter izhodnih in izhodnih omogočitvenih poteh: Popravili so opombe v temah, da določijo, da GPIO Intel FPGA IP ne podpira dinamične kalibracije dvosmernih zatičev. Dodane so povezave do uporabniškega priročnika PHY Lite za vzporedne vmesnike Intel FPGA IP Core: naprave Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX za več informacij o aplikacijah, ki zahtevajo dinamično kalibracijo za dvosmerne nožice.
2018.08.28	18.0	18.0	Dokument je preimenovan iz uporabniškega priročnika Intel FPGA GPIO IP Core v uporabniški priročnik GPIO Intel FPGA IP: napravi Intel Arria 10 in Intel Cyclone 10 GX. Dodana je povezava do uporabniškega priročnika Intel Stratix 10 GPIO IP.  IP je bil preimenovan iz »Intel FPGA GPIO« v »GPIO Intel FPGA IP«.  Popravljeni primerki »clk_fr« in »clk_hr« v »ck_fr« in »ck_hr«.  Posodobljeni diagrami vhodne in izhodne poti GPIO IP, da prikažejo dejanska imena jedrnih signalov IP.

Datum	Različica	Spremembe
november 2017	2017.11.06	Dodana podpora za naprave Intel Cyclone 10 GX. Posodobljena imena signalov v slikah, da se ujemajo z imeni signalov v jedru IP GPIO. Dodana valovna oblika izhodne poti. Preimenovano »Altera GPIO IP core« v »Intel FPGA GPIO IP core«. Preimenovano v »jedro IP Altera IOPLL« v »jedro IP Intel FPGA IOPLL«. Preimenovan »TimeQuest Timing Analyzer« v »Timing Analyzer«. Preimenovan »Qsys« v »Platform Designer«. Pojasnjeno, da sta signala ASET in ACLR aktivna visoka.
maj 2017	2017.05.08	Posodobljena tabela s seznamom parametrov vmesnega pomnilnika GPIO, da določi pogoje za Uporabite vezje za zadrževanje vodila možnost parametra. Preimenovan v Intel.
oktober 2016	2016.10.31	Posodobljena valovna oblika vhodne poti. Dodana tema, ki opisuje visoke in nizke bite v vodilih din in dout.
avgust 2016	2016.08.05	Dodane opombe o dinamični podpori OCT v jedru IP GPIO. Posodobljena tema o nastavitvah parametrov za izboljšanje natančnosti in jasnosti. Posodobljen razdelek o ustvarjanju načrta example. Dodana je tema s smernicami o obnašanju podedovanih vrat, ko preselite na jedro GPIO IP iz naprav Stratix V, Arria V in Cyclone V. Dokument je bil preoblikovan in strukturiran za večjo jasnost in lažjo uporabo. Primerki Quartus II so bili spremenjeni v Quartus Prime.
avgust 2014	2014.08.18	Dodane informacije o času. Dodane informacije o pakiranju registra. Dodano Uporabite podedovana imena vrat najvišje ravni parameter. To je nov parameter. Dodane informacije o pakiranju registra. Zamenjal izraz megafunkcija z IP jedro.
november 2013	2013.11.29	Začetna izdaja.

Pošlji povratne informacije

GPIO Intel FPGA IP Uporabniški priročnik: napravi Intel Arria 10 in Intel Cyclone 10 GX

Dokumenti / Viri

intel GPIO Intel FPGA IP [pdf] Uporabniški priročnik GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Reference

• Uporabniški priročnik