Stiùireadh cleachdaiche GPIO Intel® FPGA IP

---

Innealan Intel® Arria® 10 agus Intel® Cyclone® 10 GX

Air ùrachadh airson Intel® Quartus® Prime Design Suite: 21.2
Tionndadh IP: 20.0.0

Tionndadh air-loidhne                                                               ID: 683136
Cuir fios air ais             ug-altera_gpio            Tionndadh: 2021.07.15

---

Tha cridhe IP GPIO Intel® FPGA a ’toirt taic do fheartan agus phàirtean adhbhar coitcheann I / O (GPIO). Faodaidh tu GPIOn a chleachdadh ann an tagraidhean coitcheann nach eil sònraichte do transceivers, eadar-aghaidh cuimhne, no LVDS.

Tha cridhe GPIO IP ri fhaighinn airson innealan Intel Arria® 10 agus Intel Cyclone® 10 GX a-mhàin. Ma tha thu a’ gluasad dhealbhaidhean bho innealan Stratix® V, Arria V, no Cyclone V, feumaidh tu na coraichean ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, no ALTIOBUF IP a ghluasad.

Fiosrachadh Co-cheangailte

• Sruth Imrich IP airson innealan Arria V, Cyclone V, agus Stratix V air duilleag 22
• Stiùiridhean Buileachaidh Intel Stratix 10 I/O
  A 'toirt seachad an stiùireadh cleachdaiche bunaiteach GPIOIP airson innealan Intel Stratix 10.
• Ro-ràdh do Intel FPGA IP Cores
  A ’toirt seachad fiosrachadh coitcheann mu na coraichean IP Intel FPGA gu lèir, a’ toirt a-steach parameterizing, gineadh, ùrachadh, agus atharrais air coraichean IP.
• A’ cruthachadh sgriobtaichean atharrais IP neo-eisimeileach agus Qsys
  Cruthaich sgriobtaichean atharrais nach eil feumach air ùrachadh làimhe airson ùrachadh bathar-bog no dreach IP.
• Na cleachdaidhean as fheàrr ann an stiùireadh pròiseict
  Stiùireadh airson riaghladh èifeachdach agus so-ghiùlain do phròiseact agus IP files.
• Tasglannan stiùireadh cleachdaiche GPIO Intel FPGA IP air duilleag 24
  A 'toirt seachad liosta de stiùiridhean luchd-cleachdaidh airson dreachan roimhe de chridhe GPIO IP.
• Ìre Dàta Dùbailte I/O (ALTDDIO_IN, ALTDDIO_OUT, agus ALTDDIO_BIDIR) Stiùireadh Cleachdaiche IP Cores
• I/O Buffer (ALTIOBUF) Prìomh Iùl Cleachdaiche IP

Fiosrachadh fuasglaidh airson GPIO Intel FPGA IP

Bidh dreachan IP Intel FPGA a’ maidseadh dreachan bathar-bog Intel Quartus® Prime Design gu ruige v19.1. A’ tòiseachadh ann an dreach bathar-bog Intel Quartus Prime Design Suite 19.2, tha sgeama dreach ùr aig Intel FPGA IP.

---

Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh ​​​​na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.

ISO 9001: 2015 clàraichte

Faodaidh an àireamh tionndadh Intel FPGA IP (XYZ) atharrachadh le gach dreach bathar-bog Intel Quartus Prime. Atharrachadh ann an:

• Tha X a’ comharrachadh ath-sgrùdadh mòr air an IP. Ma bheir thu ùrachadh air bathar-bog Intel Quartus Prime, feumaidh tu an IP ath-nuadhachadh.
• Tha Y a’ comharrachadh gu bheil feartan ùra aig an IP. Ath-nuadhaich an IP agad gus na feartan ùra sin a thoirt a-steach.
• Tha Z a’ comharrachadh gu bheil an IP a’ toirt a-steach atharrachaidhean beaga. Ath-nuadhaich an IP agad gus na h-atharrachaidhean sin a ghabhail a-steach.

Clàr 1. GPIO Intel FPGA IP Core Fiosrachadh fuasglaidh gnàthach

Nì	Tuairisgeul
Tionndadh IP	20.0.0
Intel Quartus Prìomh Tionndadh	21.2
Ceann-latha sgaoilidh	2021.06.23

Feartan IP GPIO Intel FPGA

Tha cridhe GPIO IP a’ toirt a-steach feartan gus taic a thoirt do bhlocaichean I / O an inneal. Faodaidh tu deasaiche paramadair Intel Quartus Prime a chleachdadh gus cridhe GPIO IP a rèiteachadh.

Tha cridhe GPIO IP a’ toirt seachad na pàirtean seo:

• Cur a-steach / toradh ìre dàta dùbailte (DDIO) - pàirt dhidseatach a tha a’ dùblachadh no a ’dèanamh leth de ìre dàta seanail conaltraidh.
• Slabhraidhean dàil - rèiteachadh na slabhraidhean dàil gus dàil sònraichte a dhèanamh agus cuideachadh le dùnadh ùine I / O.
• Bufairean I / O - ceangail na padaichean ris an FPGA.

Slighean dàta IP GPIO Intel FPGA

Figear 1. Àrd-ìre View de GPIO le aon chrìoch

Clàr 2. Modhan slighe dàta bunaiteach GPIO IP

Slighe Dàta	Modh Clàraidh
	Seach-rathad	Clàr sìmplidh	DDR I/O
			Làn-ìre	Leth-ìre
Cuir a-steach	Bidh dàta a’ dol bhon eileamaid dàil gu cridhe, a’ dol seachad air a h-uile ìre dàta dùbailte I/Os (DDIO).	Tha an DDIO làn-ìre ag obrachadh mar chlàr sìmplidh, a’ dol seachad air leth-ìre DDIOs. Bidh an Fitter a’ taghadh am bu chòir an clàr a phacadh san I/O no an clàr a chuir an gnìomh sa chridhe, a rèir na sgìre agus na h-amannan malairt.	Bidh an DDIO làn-ìre ag obair mar DDIO cunbhalach, a’ dol seachad air na DDIOs leth-ìre.	Tha an DIO làn-ìre ag obair mar DDIO cunbhalach. Bidh na DDIOs leth-ìre ag atharrachadh dàta làn-ìre gu dàta leth-ìre.
Toradh	Bidh dàta a’ dol bhon chridhe dìreach chun an eileamaid dàil, a’ dol seachad air a h-uile DDIO.	Tha an DDIO làn-ìre ag obrachadh mar chlàr sìmplidh, a’ dol seachad air leth-ìre DDIOs. Bidh an Fitter a’ taghadh am bu chòir an clàr a phacadh san I/O no an clàr a chuir an gnìomh sa chridhe, a rèir na sgìre agus na h-amannan malairt.	Bidh an DDIO làn-ìre ag obair mar DDIO cunbhalach, a’ dol seachad air na DDIOs leth-ìre.	Tha an DIO làn-ìre ag obair mar DDIO cunbhalach. Bidh na DDIOs leth-ìre ag atharrachadh dàta làn-ìre gu dàta leth-ìre.
Dà-thaobhach	Bidh am bufair toraidh a’ draibheadh ​​an dà chuid prìne toraidh agus bufair cuir a-steach.	Tha an DIO làn-ìre ag obrachadh mar chlàr sìmplidh. Bidh am bufair toraidh a’ draibheadh ​​an dà chuid prìne toraidh agus bufair cuir a-steach.	Tha an DIO làn-ìre ag obair mar DDIO cunbhalach. Bidh am bufair toraidh a’ draibheadh ​​an dà chuid prìne toraidh agus bufair cuir a-steach. Bidh am bufair cuir a-steach a’ stiùireadh seata de thrì flip-flops.	Tha an DIO làn-ìre ag obair mar DDIO cunbhalach. Bidh na DDIOs leth-ìre ag atharrachadh dàta làn-ìre gu leth-ìre. Bidh am bufair toraidh a’ draibheadh ​​an dà chuid prìne toraidh agus bufair cuir a-steach. Bidh am bufair cuir a-steach a’ stiùireadh seata de thrì flip-flops.

Ma chleachdas tu comharran soilleir agus ro-shuidhichte asyncronach, bidh na DDIOs uile a’ roinn na h-aon chomharran sin.

Bidh DDIOs leth-ìre agus làn-ìre a’ ceangal ri clocaichean fa leth. Nuair a chleachdas tu DDIOs leth-ìre agus làn-ìre, feumaidh an gleoc làn-ìre ruith aig dà uair cho tric agus a tha leth-ìre. Faodaidh tu dàimhean ìre eadar-dhealaichte a chleachdadh gus coinneachadh ri riatanasan ùine.

Fiosrachadh Co-cheangailte
Bus cuir a-steach is toraidh le pìosan àrd is ìosal air duilleag 12

Slighe a-steach

Bidh am pad a’ cur dàta chun bufair cuir a-steach, agus bidh am bufair cuir a-steach a’ biathadh an eileamaid dàil. Às deidh don dàta a dhol gu toradh na h-eileamaid dàil, bidh an ioma-fhillteadair seach-rathad prògramaichte a’ taghadh na feartan agus na slighean airson an cleachdadh.tags de DDIOs, a tha làn-ìre agus leth-ìre.

Figear 2. Sìmplidh View de Shlighe Inntrigidh GPIO le aon chrìoch

1. Bidh am pasgan a’ faighinn dàta.
2. Bidh DDIO IN (1) a’ glacadh dàta mu na h-oirean ag èirigh is a’ tuiteam ck_fr agus a’ cur an dàta, comharran (A) agus (B) anns an fhigear cruth tonn a leanas, aig ìre dàta singilte.
3. Bidh DDIO IN (2) agus DDIO IN (3) a’ dèanamh leth den ìre dàta.
4. tha dout[3:0] a’ taisbeanadh an dàta mar bhus leth-ìre.

Figear 3. Cruth tonn slighe a-steach ann am modh DDIO le tionndadh leth-ìre

Anns an fhigear seo, tha an dàta a’ dol bho ghleoc làn-ìre aig ìre dàta dùbailte gu cloc leth-ìre aig ìre dàta singilte. Tha an ìre dàta air a roinn le ceithir agus tha meud nam busaichean air a mheudachadh leis an aon cho-mheas. Tha an gluasad iomlan tro chridhe GPIO IP fhathast gun atharrachadh.

Faodaidh an dearbh chàirdeas tìm eadar diofar chomharran atharrachadh a rèir an dealbhadh sònraichte, an dàil, agus na h-ìrean a thaghas tu airson na clocaichean làn-ìre agus leth-ìre.

Nota: Chan eil cridhe GPIO IP a’ toirt taic do chalpachadh fiùghantach de phrìneachan dà-stiùiridh. Airson tagraidhean a dh’ fheumas calibration fiùghantach de phrìneachan dà-thaobhach, thoir sùil air an fhiosrachadh co-cheangailte.

Fiosrachadh Co-cheangailte

• PHY Lite airson eadar-aghaidhean co-shìnte Intel FPGA IP Core Stiùireadh Cleachdaiche: Intel Stratix 10, Intel Arria 10, agus Innealan Intel Cyclone 10 GX
  A’ toirt seachad barrachd fiosrachaidh airson tagraidhean a dh’ fheumas OCT fiùghantach airson prìneachan dà-thaobhach.
• Toradh is Toradh Dèan comas air slighean air duilleag 7

Toradh is Toradh Dèan comas air slighean

Bidh an eileamaid dàil toraidh a’ cur dàta chun phloc tron ​​​​bufair toraidh.

Anns gach slighe toraidh tha dà stags de DDIOs, a tha leth-ìre agus làn-ìre.

Figear 4. Sìmplidh View de Shlighe Toraidh GPIO le aon chrìoch

Figear 5. Cruth tonn slighe toraidh ann am modh DDIO le tionndadh leth-ìre

Figear 6. Sìmplidh View de Thoradh Dèan comas air slighe

Is e an eadar-dhealachadh eadar an t-slighe toraidh agus an t-slighe comas toraidh (OE) nach eil DDIO làn-ìre anns an t-slighe OE. Gus taic a thoirt do bhuileachadh làn chlàran ann an slighe OE, tha clàr sìmplidh ag obrachadh mar DDIO làn-ìre. Airson an aon adhbhar, chan eil ach aon DDIO leth-ìre an làthair.

Tha slighe OE ag obrachadh anns na trì modhan bunaiteach a leanas:

• Seach-rathad - bidh an cridhe a ’cur dàta gu dìreach chun eileamaid dàil, a’ dol seachad air a h-uile DDIO.
• Clàr pacaichte - a’ dol seachad air leth-ìre DIO.
• Toradh SDR aig leth-ìre - bidh DDIOs leth-ìre a’ tionndadh dàta bho làn-ìre gu leth-ìre.

Nota: Chan eil cridhe GPIO IP a’ toirt taic do chalpachadh fiùghantach de phrìneachan dà-stiùiridh. Airson tagraidhean a dh’ fheumas calibration fiùghantach de phrìneachan dà-thaobhach, thoir sùil air an fhiosrachadh co-cheangailte.

Fiosrachadh Co-cheangailte

• PHY Lite airson eadar-aghaidhean co-shìnte Intel FPGA IP Core Stiùireadh Cleachdaiche: Intel Stratix 10, Intel Arria 10, agus Innealan Intel Cyclone 10 GX
  A’ toirt seachad barrachd fiosrachaidh airson tagraidhean a dh’ fheumas OCT fiùghantach airson prìneachan dà-thaobhach.
• Slighe a-steach air duilleag 5

Comharran eadar-aghaidh IP GPIO Intel FPGA

A rèir nan roghainnean paramadair a shònraicheas tu, tha diofar chomharran eadar-aghaidh rim faighinn airson cridhe GPIO IP.

Figear 7. Eadar-aghaidh bunaiteach GPIO IP

Figear 8. Comharran eadar-aghaidh GPIO

Clàr 3. Comharran eadar-aghaidh Pad

Is e an eadar-aghaidh pad an ceangal corporra bho chridhe GPIO IP chun a’ phloc. Faodaidh an eadar-aghaidh seo a bhith na eadar-aghaidh cuir a-steach, toradh no dà-thaobhach, a rèir rèiteachadh bunaiteach IP. Anns a 'chlàr seo, is e SIZE an leud dàta a tha air a shònrachadh ann an deasaiche paramadair bunaiteach IP.

Ainm comharraidh	Stiùir	Tuairisgeul
pad_in[SIZE-1:0]	Cuir a-steach	Comharra cuir a-steach bhon phloc.
pad_in_b[SIZE-1:0]	Cuir a-steach	Nód àicheil den chomharra cuir a-steach eadar-dhealaichte bhon pad. Tha am port seo ri fhaighinn ma thionndaidheas tu am port Cleachd bufair eadar-dhealaichte roghainn.
pad_out[SIZE-1:0]	Toradh	Comharra toraidh chun a’ phloc.
pad_out_b[SIZE-1:0]	Toradh	Nód àicheil den chomharra toraidh eadar-dhealaichte don phloc. Tha am port seo ri fhaighinn ma thionndaidheas tu am port Cleachd bufair eadar-dhealaichte roghainn.
pad_io[SIZE-1:0]	Dà-thaobhach	Ceangal comharra dà-thaobhach leis a’ phloc.
pad_io_b[SIZE-1:0]	Dà-thaobhach	Nód àicheil den cheangal comharra dà-thaobhach eadar-dhealaichte leis a’ phloc. Tha am port seo ri fhaighinn ma thionndaidheas tu am port Cleachd bufair eadar-dhealaichte roghainn.

Clàr 4. Comharran Eadar-aghaidh Dàta

Tha an eadar-aghaidh dàta na eadar-aghaidh cuir a-steach no toraidh bho chridhe GPIO IP gu cridhe FPGA. Anns a 'chlàr seo, is e SIZE an leud dàta a tha air a shònrachadh ann an deasaiche paramadair bunaiteach IP.

Ainm comharraidh	Stiùir	Tuairisgeul
din[DATA_SIZE-1:0]	Cuir a-steach	Cuir a-steach dàta bho chridhe FPGA ann am modh toraidh no dà-thaobhach. Tha DATA_SIZE a' crochadh air modh a' chlàir: Seach-rathad no clàradh sìmplidh - DATA_SIZE = MÒR DDIO às aonais loidsig leth-ìre - DATA_SIZE = 2 × SIZE DDIO le loidsig leth-ìre - DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Toradh	Toradh dàta gu cridhe FPGA ann am modh cuir a-steach no dà-thaobhach, Tha DATA_SIZE a' crochadh air modh a' chlàir: Seach-rathad no clàradh sìmplidh - DATA_SIZE = MÒR DDIO às aonais loidsig leth-ìre - DATA_SIZE = 2 × SIZE DDIO le loidsig leth-ìre - DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Cuir a-steach	Cuir a-steach OE bho chridhe FPGA ann am modh toraidh le Dèan comas air toradh port a chomasachadh tionndadh air, no modh dà-thaobhach. Tha OE gnìomhach àrd. Nuair a bhios tu a' tar-chuir dàta, suidhich an comharra seo gu 1. Nuair a gheibh thu dàta, suidhich an comharra seo gu 0. Tha OE_SIZE an crochadh air modh a' chlàir: Seach-rathad no clàradh sìmplidh - DATA_SIZE = MÒR DDIO às aonais loidsig leth-ìre — DATA_SIZE = SIZE DDIO le loidsig leth-ìre - DATA_SIZE = 2 × SIZE

Clàr 5. Comharran eadar-aghaidh cloc

Tha an eadar-aghaidh gleoc na eadar-aghaidh gleoc cuir a-steach. Tha e air a dhèanamh suas de dhiofar chomharran, a rèir an rèiteachaidh. Faodaidh cuir a-steach neoni, aon, dhà, no ceithir cloc a bhith aig cridhe GPIO IP. Bidh puirt cloc a’ nochdadh ann an dòigh eadar-dhealaichte ann an diofar rèiteachaidhean gus an fhìor ghnìomh a tha comharra a ’ghleoc a’ coileanadh a nochdadh.

Ainm comharraidh	Stiùir	Tuairisgeul
ck	Cuir a-steach	Ann an slighean cuir a-steach is toraidh, bidh an gleoc seo a’ biathadh clàr làn no DDIO ma chuireas tu dheth am faidhle Logic leth-ìre paramadair. Ann am modh dà-thaobhach, is e an gleoc seo an gleoc sònraichte airson na slighean cuir a-steach is toraidh ma chuireas tu dheth an Cloc cuir a-steach / toradh air leth paramadair.
ck_fr	Cuir a-steach	Ann an slighean cuir a-steach is toraidh, bidh na clocaichean sin a’ biathadh na DDIOs làn-ìre agus leth-ìre ma thionndaidheas tu air an Logic leth-ìre paramadair. Ann am modh dà-thaobhach, bidh na slighean cuir a-steach is toraidh a’ cleachdadh na clocaichean sin ma chuireas tu dheth an Cloc cuir a-steach / toradh air leth paramadair.
ck_ uair
ck_ann	Cuir a-steach	Ann am modh dà-thaobhach, bidh na clocaichean sin a’ biathadh clàr làn no DDIO anns na slighean cuir a-steach is toraidh ma shònraicheas tu an dà shuidheachadh seo: Cuir dheth an Logic leth-ìre paramadair. Tionndaidh air an Cloc cuir a-steach / toradh air leth paramadair.
ck_amach
ck_fr_ann	Cuir a-steach	Ann am modh dà-thaobhach, bidh na clocaichean sin a’ biathadh DDIOS làn-ìre agus leth-ìre anns na slighean cuir a-steach is toraidh ma shònraicheas tu an dà shuidheachadh sin Tionndaidh air an Logic leth-ìre paramadair. Tionndaidh air an Cloc cuir a-steach / toradh air leth paramadair. Airson example, bidh ck_fr_out a’ biathadh an DDIO làn-ìre san t-slighe toraidh.
ck_fr_amach
ck_hr_ann
ck_hr_amach
cke	Cuir a-steach	Cuir an gleoc an comas.

Clàr 6. Comharran eadar-aghaidh crìochnachaidh

Bidh an eadar-aghaidh crìochnachaidh a’ ceangal cridhe GPIO IP ris na bufairean I/O.

Ainm comharraidh	Stiùir	Tuairisgeul
sreath smachd crìochnachaidh	Cuir a-steach	Cuir a-steach bhon bhloc smachd crìochnachaidh (OCT) gu na bufairean. Bidh e a 'suidheachadh luach bacadh sreath bufair.
smachd co-shìnte	Cuir a-steach	Cuir a-steach bhon bhloc smachd crìochnachaidh (OCT) gu na bufairean. Bidh e a 'suidheachadh luach bacadh co-shìnte bufair.

Clàr 7. Ath-shuidheachadh comharran eadar-aghaidh

Bidh an eadar-aghaidh ath-shuidheachadh a’ ceangal cridhe GPIO IP ris na DDIOs.

Ainm comharraidh	Stiùir	Tuairisgeul
sclr	Cuir a-steach	Cuir a-steach soilleir sioncronaich. Chan eil e ri fhaighinn ma chuireas tu an comas sset.
aclr	Cuir a-steach	Cuir a-steach soilleir asyncronach. Gnìomhach àrd. Chan eil e ri fhaighinn ma chuireas tu comas air maoin.
so-mhaoin	Cuir a-steach	Cuir a-steach seata asyncronach. Gnìomhach àrd. Chan eil e ri fhaighinn ma chuireas tu an comas aclr.
sset	Cuir a-steach	Cuir a-steach seata sioncronaich. Chan eil e ri fhaighinn ma chuireas tu an comas sclr.

Fiosrachadh Co-cheangailte
Bus cuir a-steach is toraidh le pìosan àrd is ìosal air duilleag 12

Comharran co-roinnte

• Bidh na slighean cuir a-steach, toradh, agus OE a’ roinn na h-aon chomharran soilleir agus ro-shuidhichte.
• Bidh an toradh agus slighe OE a’ roinn na h-aon comharran gleoc.

Òrdugh Bit-dàta airson Eadar-aghaidh Dàta

Figear 9. Co-chruinneachadh òrdugh Bit-dàta

Tha am figear seo a’ sealltainn a’ cho-chruinneachadh òrdugh bit airson na comharran dàta din, dout agus oe.

• Mas e SIZE luach meud a’ bhus dàta, tha an LSB aig an t-suidheachadh as àirde.
• Mas e luach meud bus dàta 2 × SIZE, tha am bus air a dhèanamh de dhà fhacal de SIZE .
• Ma tha luach meud bus dàta 4 × SIZE, tha am bus air a dhèanamh de cheithir faclan de SIZE.
• Tha an LSB anns an t-suidheachadh cheart as motha de gach facal.
• Tha am facal as ceart a’ sònrachadh a’ chiad fhacal a’ dol a-mach airson busaichean toraidh agus a’ chiad fhacal a’ tighinn a-steach airson busaichean a-steach.

Fiosrachadh Co-cheangailte
Slighe a-steach air duilleag 5

Bus cuir a-steach is toraidh pìosan àrd is ìosal

Tha na pìosan àrd is ìosal anns na comharran cuir a-steach no toraidh air an toirt a-steach do na busaichean cuir a-steach is toraidh din and dout.

Bus a-steach

Airson a’ bhus din, mas e datain_h agus datain_l na pìosan àrd is ìosal, le gach leud mar datain_width:

• datain_h = din[(2 × datain_width - 1): datain_width]
• datain_l = din[(datain_width - 1): 0]

Airson example, airson din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Bus Toraidh

Airson a’ bhus dout, mas e dataout_h agus dataout_l na pìosan àrd is ìosal, le gach leud mar dataout_width:

• dataout_h = dout[(2 × dataout_width - 1): dataout_width]
• dataout_l = dout[(dataout_width - 1): 0]

Airson example, airson dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Comharran eadar-aghaidh dàta agus gleocaichean co-fhreagarrach

Clàr 8. Comharran Eadar-aghaidh Dàta agus Cloc Co-fhreagairt

Ainm comharraidh	Rèiteachadh paramadair			Cloc
	Modh Clàraidh	Ìre leth-mheud	Cloc air leth
din	Clàr sìmplidh DIO	dheth	dheth	ck
	DIO	On	dheth	ck_ uair
	Clàr sìmplidh DIO	dheth	On	ck_ann
	DIO	On	On	ck_hr_ann
dout oe	Clàr sìmplidh DIO	dheth	dheth	ck
	DIO	On	dheth	ck_ uair
	Clàr sìmplidh DIO	dheth	On	ck_amach
	DIO	On	On	ck_hr_amach
sclr sset A h-uile comharran pad	Clàr sìmplidh DIO	dheth	dheth	ck
	DIO	On	dheth	ck_fr
	Clàr sìmplidh DIO	dheth	On	Slighe a-steach: ck_in Slighe toraidh: ck_out
	DIO	On	On	Slighe a-steach: ck_fr_in Slighe toraidh: ck_fr_out

A’ dearbhadh cleachdadh ghoireasan agus coileanadh dealbhaidh

Faodaidh tu iomradh a thoirt air aithisgean cruinneachaidh Intel Quartus Prime gus mion-fhiosrachadh fhaighinn mu chleachdadh ghoireasan agus coileanadh do dhealbhaidh.

1. Air a 'chlàr, cliog Giullachd ➤ Tòisich cruinneachadh gus cruinneachadh iomlan a ruith.
2. Às deidh dhut an dealbhadh a chuir ri chèile, cliog Giullachd ➤ Aithisg Co-chruinneachaidh.
3. A 'cleachdadh an Clàr-innse, seòladh gu Fiter ➤ Roinn Ghoireasan.
   a. Gu view am fiosrachadh cleachdadh ghoireasan, tagh Geàrr-chunntas air Cleachdadh Goireasan.
   b. Gu view am fiosrachadh cleachdadh ghoireasan, tagh Cleachdadh Goireasan le Aonad.

Roghainnean paramadair IP GPIO Intel FPGA

Faodaidh tu na roghainnean paramadair airson cridhe GPIO IP a shuidheachadh ann am bathar-bog Intel Quartus Prime. Tha trì buidhnean de roghainnean ann: Coitcheann, Bufair, agus Clàran.

Clàr 9. Paramadairean bunaiteach GPIO IP - Coitcheann

Paramadair	Staid	Luachan ceadaichte	Tuairisgeul
Stiùir dàta	—	Cuir a-steach Toradh  aithris	A’ sònrachadh stiùireadh dàta airson an GPIO.
Leud an dàta	—	1 gu 128	Sònraich leud an dàta.
Cleachd ainmean puirt àrd-ìre dìleab	—	On dheth	Cleachd na h-aon ainmean puirt agus a tha ann an innealan Stratix V, Arria V, agus Cyclone V. Airson example, bidh dout a’ fàs dataout_h agus dataout_l, agus bidh din a’ fàs datain_h agus datain_l. Nota: Tha giùlan nam puirt sin eadar-dhealaichte seach anns na h-innealan Stratix V, Arria V, agus Cyclone V. Airson an stiùireadh imrich, thoir sùil air an fhiosrachadh co-cheangailte.

Clàr 10. Paramadairean bunaiteach GPIO IP - Bufair

Paramadair	Staid	Luachan ceadaichte	Tuairisgeul
Cleachd bufair eadar-dhealaichte	—	On  dheth	Ma thèid a thionndadh air, cuir an comas bufairean I / O eadar-dhealaichte.
Cleachd bufair eadar-dhealaichte pseudo	Stiùir dàta = Toradh Cleachd bufair eadar-dhealaichte = Air adhart	On  dheth	Ma thèid a thionndadh air ann am modh toraidh, cuir an comas bufairean toraidh eadar-dhealaichte meallta. Thèid an roghainn seo a thionndadh gu fèin-ghluasadach airson modh dà-thaobhach ma thionndaidheas tu air Cleachd bufair eadar-dhealaichte.
Cleachd cuairtean-gleidhidh bus	Data Direction = In-chur no Bidir Cleachd bufair diofraichte = Off	On  dheth	Ma thèid a thionndadh air, faodaidh an cuairteachadh grèim bus an comharra a chumail gu lag air prìne I / O aig an staid mu dheireadh air a stiùireadh far am bi an staid bufair toraidh 1 no 0 ach gun bhacadh àrd.
Cleachd toradh drain fosgailte	Data Direction = Toradh no Bidir Cleachd bufair diofraichte = Off	On  dheth	Ma thèid a thionndadh air, leigidh an toradh drèana fosgailte leis an inneal comharran smachd aig ìre siostam a thoirt seachad leithid stad agus sgrìobhadh gus comharran a chomasachadh a dh’ fhaodar a dhearbhadh le iomadh inneal san t-siostam agad.
Dèan comas air toradh port a chomasachadh	Stiùir dàta = Toradh	On  dheth	Ma thèid a thionndadh air, leigidh e le luchd-cleachdaidh cuir a-steach don phort OE. Tha an roghainn seo air a thionndadh gu fèin-ghluasadach airson modh dà-thaobhach.
Dèan comas air puirt crìochnachaidh sreath / co-shìnte	—	On  dheth	Ma thèid a thionndadh air, bheir e comas do phuirt smachd crìochnachaidh sreath agus smachd crìochnachaidh co-shìnte den bhufair toraidh.

Clàr 11. Paramadairean bunaiteach GPIO IP - Clàran

Paramadair	Staid	Luachan ceadaichte	Tuairisgeul
Modh clàraidh	—	Chan eil gin  Clàradh sìmplidh  DIO	Sònraich am modh clàraidh airson cridhe GPIO IP: Chan eil gin- a 'sònrachadh ceangal uèir sìmplidh bho / chun a' bhufair. Clàradh sìmplidh- a’ sònrachadh gu bheil an DDIO air a chleachdadh mar chlàr shìmplidh ann am modh ìre dàta singilte (SDR). Faodaidh an Fitter an clàr seo a phacadh san I/O. DIO- a’ sònrachadh gu bheil an cridhe IP a’ cleachdadh an DIO.
Dèan comas air port soilleir / ro-shuidhichte sioncronaich	Modh clàraidh = DIO	Chan eil gin  Soilleir  Ro-shuidhichte	Sònraich mar a chuireas tu port ath-shuidheachadh sioncronaich an gnìomh. Chan eil gin- Cuir à comas port ath-shuidheachadh sioncronaich. Soilleir—A’ comasachadh port SCLR airson fuadaichean sioncronaich. Ro-shuidhichte—A’ comasachadh port SSET airson ro-aithris sioncronaich.
Dèan comas air port soilleir / ro-shuidhichte asyncronach	Modh clàraidh = DIO	Chan eil gin  Soilleir  Ro-shuidhichte	Sònraich mar a chuireas tu port ath-shuidheachadh asyncronach an gnìomh. Chan eil gin- A’ cuir à comas port ath-shuidheachadh asyncronach. Soilleir—A’ comasachadh port ACLR airson fuadaichean asyncronach. Ro-shuidhichte- A ’comasachadh port ASET airson ro-aithris asyncronach. Tha comharran ACLR agus ASET gnìomhach àrd.
Cuir an comas gleoc puirt	Modh clàraidh = DIO	On  dheth	On- a’ nochdadh port comas a’ ghleoc (CKE) gus an urrainn dhut smachd a chumail air nuair a thèid dàta a ghleusadh a-steach no a-mach. Tha an comharra seo a’ cur casg air dàta a dhol troimhe gun do smachd. dheth- chan eil port comasachadh cloc fosgailte agus bidh dàta an-còmhnaidh a’ dol tron ​​​​chlàr gu fèin-ghluasadach.
Logic leth-ìre	Modh clàraidh = DIO	On  dheth	Ma thèid a thionndadh air, cuir an comas DIO leth-ìre.
Cloc cuir a-steach / toradh air leth	Data Direction = Bidir  Modh clàraidh = Clàr sìmplidh no DIO	On  dheth	Ma thèid a thionndadh air, cuir an comas clocaichean air leth (CK_IN agus CK_OUT) airson na slighean cuir a-steach is toraidh ann am modh dà-thaobhach.

Fiosrachadh Co-cheangailte

• Bus cuir a-steach is toraidh le pìosan àrd is ìosal air duilleag 12
• Stiùireadh: Dèan iomlaid air puirt datain_h agus datain_l ann an IP imrich air duilleag 23

Clàradh pacadh

Leigidh cridhe GPIO IP leat clàr a phacadh a-steach don iomall gus cleachdadh àite is ghoireasan a shàbhaladh.

Faodaidh tu an DDIO làn-ìre a rèiteachadh air an t-slighe a-steach is toraidh mar flip flop. Gus seo a dhèanamh, cuir ris na sònrachaidhean .qsf a tha air an liostadh sa chlàr seo.

Clàr 12. Clàr Pacaidh Sònrachaidhean QSF

Slighe	Sònrachadh QSF
Cuir a-steach pacadh clàr	Sònrachadh QSF set_instance_assignment -name FAST_INPUT_REGISTER ON -to
Pacadh clàr toraidh	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
Bidh toradh a’ comasachadh pacadh clàraidh	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

Nota: Chan eil na sònrachaidhean sin a’ gealltainn pacadh chlàran. Ach, tha na sònrachaidhean sin a’ toirt cothrom don Fheadaraiche suidheachadh laghail a lorg. Rud eile, bidh am Fitter a’ cumail an flip flop sa chridhe.

Clàr-ama GPIO Intel FPGA IP

Tha coileanadh cridhe GPIO IP an urra ri cuingealachaidhean I / O agus ìrean gleoc. Gus an ùine airson an rèiteachadh GPIO agad a dhearbhadh, tha Intel a’ moladh gun cleachd thu an Timing Analyzer.

Fiosrachadh Co-cheangailte
An anailisiche prìomh ùine Intel Quartus

Co-phàirtean Ùine

Tha trì slighean ann am prìomh phàirtean tìm GPIO IP.

• Slighean eadar-aghaidh I / O - bhon FPGA gu innealan faighinn a-muigh agus bho innealan tar-chuir taobh a-muigh chun FPGA.
• Prìomh shlighean eadar-aghaidh dàta agus gleoc - bhon I / O gu cridhe agus bhon chridhe gu I / O.
• Slighean gluasaid - bho leth-ìre gu DDIO làn-ìre, agus bho DIO làn-ìre gu leth-ìre.

Nota: Bidh an Mion-sgrùdaire Ùine a’ làimhseachadh na slighe taobh a-staigh na blocaichean DDIO_IN agus DDIO_OUT mar bhogsaichean dubha.

Figear 10. Co-phàirtean ùine slighe a-steach

Figear 11. Co-phàirtean Ùine Slighe Toraidh

Figear 12. Toradh Dèan comas air co-phàirtean ùine slighe

Moill Elements

Cha bhith bathar-bog Intel Quartus Prime a’ suidheachadh eileamaidean dàil gu fèin-ghluasadach gus slack a mheudachadh ann am mion-sgrùdadh ùine I / O. Gus an ùine a dhùnadh no slack a mheudachadh, suidhich na h-eileamaidean dàil le làimh ann an roghainnean Intel Quartus Prime file (.qsf).

Clàr 13. Moill Elements .qsf Sònrachaidhean

Sònraich na sònrachaidhean seo san .qsf gus na h-eileamaidean dàil a ruigsinn.

Moill Element	.qsf Sònrachadh
Eileamaid dàil cuir a-steach	set_instance_assignment to -name INPUT_DELAY_CHAIN ​​<0..63>
Eileamaid dàil toraidh	set_instance_assignment to -name OUTPUT_DELAY_CHAIN ​​<0..15>
Toradh Dèan comas air Moill Element	set_instance_assignment to -ainm OE_DELAY_CHAIN ​​<0..15>

Mion-sgrùdadh Ùine

Cha bhith bathar-bog Intel Quartus Prime a’ gineadh gu fèin-ghluasadach na cuingeadan ùine SDC airson cridhe GPIO IP. Feumaidh tu na cuingeadan ùine a chuir a-steach le làimh.

Lean an stiùireadh ùine agus exampgus dèanamh cinnteach gu bheil an Mion-sgrùdaire Ùine a’ dèanamh mion-sgrùdadh ceart air an àm I/O.

• Gus mion-sgrùdadh ceart ùine a dhèanamh airson slighean eadar-aghaidh I/O, sònraich cuingeadan ìre siostam nam prìneachan dàta mu choinneamh prìne gleoc an t-siostaim san .sdc file.
• Gus mion-sgrùdadh ceart ùine a dhèanamh airson na prìomh shlighean eadar-aghaidh, mìnich na roghainnean gleoc seo anns an .sdc file:
  - Cloc gu na prìomh chlàran
  - Cloc gu na clàran I / O airson a’ chlàr shìmplidh agus modhan DDIO

Fiosrachadh Co-cheangailte
AN 433: A’ bacadh agus a’ mion-sgrùdadh eadar-aghaidh stòr-shioncronach
A’ toirt cunntas air dòighean airson a bhith a’ cuingealachadh agus a’ mion-sgrùdadh eadar-aghaidh stòr-sioncronach.

Clàr Inntrigidh Ìre Dàta Singilte

Figear 13. Clàr Inntrigidh Ìre Dàta Singilte

Clàr 14. Clàr Inntrigidh Ìre Dàta Singilte .sdc Command Examples

àithne	Command Example	Tuairisgeul
cruthaich_cloc	create_clock -name sdr_in_clk -period “100 MHz” sdr_in_clk	Cruthaich suidheachadh gleoc airson a’ ghleoc cuir a-steach.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Ag iarraidh air an Mion-sgrùdaire Ùine sgrùdadh a dhèanamh air àm an cuir a-steach I / O le dàil cuir a-steach 0.15 ns.

Clàr Inntrigidh DDIO Làn-ìre no leth-ìre

Tha taobh cuir a-steach nan clàran cuir a-steach DIO làn-ìre agus leth-ìre mar an ceudna. Faodaidh tu an siostam a chuingealachadh gu ceart le bhith a’ cleachdadh gleoc brìgheil gus an inneal-sgaoilidh far-chip a mhodail don FPGA.

Figear 14. Clàr Inntrigidh DDIO Làn-ìre no leth-ìre

Clàr 15. Clàr Inntrigidh DDIO Làn-ìre no leth-ìre .sdc Command Examples

àithne	Command Example	Tuairisgeul
cruthaich_cloc	create_clock -name virtual_clock - ùine "200 MHz" create_clock -name ddio_in_clk - ùine “200 MHz” ddio_in_clk	Cruthaich suidheachadh gleoc airson a’ ghleoc brìgheil agus an gleoc DIO.
set_input_delay	set_input_delay - cloc virtual_clock 0.25 ddio_ann an_data set_input_delay - cuir_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	Thoir stiùireadh don Mion-sgrùdaire Ùine sgrùdadh a dhèanamh air oir adhartach a’ ghleoc agus oir àicheil a’ ghleoc den ghluasad. Thoir an aire don -add_delay anns an dàrna àithne set_input_delay.
seata_false_slighe	set_false_path -fall_from virtual_clock - èirich_ gu ddio_in_clk set_false_path -rise_from virtual_clock -fall_gu ddio_in_clk	Thoir stiùireadh don mhion-sgrùdaire ùine gun a bhith a’ seachnadh oir adhartach a’ ghleoc chun a’ chlàir brosnachaidh oir àicheil, agus oir a’ ghleoc àicheil chun chlàr adhartach air a bhrosnachadh. Nota: Feumaidh tricead ck_hr a bhith leth na tricead ck_fr. Ma bhios an I/O PLL a’ draibheadh ​​na clocaichean, faodaidh tu beachdachadh air an àithne derive_pll_clocks .sdc a chleachdadh.

Clàr Toraidh Ìre Dàta Singilte

Figear 15. Clàr Toraidh Ìre Dàta Singilte

Clàr 16. Clàr Toraidh Ìre Dàta Singilte .sdc Command Examples

àithne	Command Example	Tuairisgeul
create_clock agus create_genered_clock	create_clock -name sdr_out_clk - ùine “100 MHz” sdr_out_clk create_genered_clock -source sdr_out_clk -name sdr_out_outclk sdr_out_outclk	Cruthaich an gleoc stòr agus an gleoc toraidh airson a chuir air adhart.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Ag iarraidh air an Mion-sgrùdaire Ùine mion-sgrùdadh a dhèanamh air an dàta toraidh gus a chuir an-aghaidh a’ ghleoc toraidh airson a chuir.

Clàr Toraidh DDIO Làn-ìre no leth-ìre

Tha taobh toraidh nan clàran toraidh DIO làn-ìre agus leth-ìre mar an ceudna.

Clàr 17. Clàr Toraidh DIO .sdc Command Examples

àithne	Command Example	Tuairisgeul
create_clock agus create_genered_clock	create_clock -name ddio_out_fr_clk - ùine “200 MHz” ddio_out_fr_clk create_genered_clock -source ddio_out_fr_clk -name ddio_a-mach_fr_outclk ddio_a-mach_fr_outclk	Cruthaich na clocaichean chun DDIO agus an gleoc airson a chuir thairis.
set_output_delay	set_output_delay -cloc ddio_out_fr_outclk 0.55 ddio_a-mach_fr_data set_output_delay - cuir_delay -cloc_fall -cloc ddio_out_fr_outclk 0.55 ddio_a-mach_fr_data	Thoir stiùireadh don Mion-sgrùdaire Ùine sgrùdadh a dhèanamh air an dàta adhartach is àicheil an aghaidh a’ ghleoc toraidh.
seata_false_slighe	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_a-mach_fr_outclk set_false_path -fall_from ddio_out_fr_clk - èirich_gu ddio_a-mach_fr_outclk	Thoir stiùireadh don mhion-sgrùdaire ùine a bhith a’ seachnadh oir àrdachaidh a’ ghleoc stòr an aghaidh oir tuiteam a’ ghleoc toraidh, agus oir tuiteam a’ ghleoc stòr an aghaidh oir àrdachaidh a’ ghleoc toraidh

Stiùireadh mu dhùnadh ùine

Airson clàran cuir a-steach GPIO, tha coltas ann gum fàillig an gluasad cuir a-steach I / O an ùine gleidhidh mura suidhich thu an t-sèine dàil cuir a-steach. Tha am fàiligeadh seo air adhbhrachadh leis gu bheil an dàil gleoc nas motha na an dàil dàta.

Gus coinneachadh ris an ùine grèim, cuir dàil air an t-slighe dàta cuir a-steach a’ cleachdadh an t-sèine dàil cuir a-steach. San fharsaingeachd, tha an t-sreath dàil cuir a-steach timcheall air 60 ps gach ceum aig ìre astar 1. Gus suidheachadh slabhraidh dàil cuir a-steach tuairmseach fhaighinn gus an ùine a chuir seachad, roinn an t-slochd grèim àicheil le 60 ps.

Ach, ma bhios an I/O PLL a’ draibheadh ​​clocaichean nan clàran inntrigidh GPIO (clàr sìmplidh no modh DDIO), faodaidh tu am modh dìolaidh a shuidheachadh gu modh sioncronaich. Feuchaidh an Fitter ris an I / O PLL a rèiteachadh airson suidheachadh nas fheàrr agus slack a chumail airson mion-sgrùdadh ùine I / O a chuir a-steach.

Airson clàran comas toraidh agus toraidh GPIO, faodaidh tu dàil a chuir air an dàta toraidh agus an gleoc a’ cleachdadh an toradh agus an toradh a ’comasachadh slabhraidhean dàil.

• Ma choimheadas tu air briseadh ùine rèiteachaidh, faodaidh tu suidheachadh slabhraidh dàil cloc toraidh àrdachadh.
• Ma choimheadas tu air briseadh ùine, faodaidh tu suidheachadh slabhraidh dàil dàta toraidh àrdachadh.

GPIO Intel FPGA IP Design Examples

Faodaidh cridhe GPIO IP dealbhadh exampnas lugha a tha a rèir do rèiteachadh IP anns an deasaiche paramadair. Faodaidh tu na dealbhadh exampnas lugha mar iomraidhean airson a bhith a’ toirt a’ chridhe IP sa bhad agus an giùlan ris a bheil dùil ann an samhlaidhean.

Faodaidh tu an dealbhadh examples bho dheasaiche paramadair bunaiteach GPIO IP. Às deidh dhut na paramadairean a tha thu ag iarraidh a shuidheachadh, cliog Cruthaich Example Dealbhadh. Bidh an cridhe IP a’ gineadh an dealbhadh example stòr files anns an eòlaire a shònraicheas tu.

Figear 16. Stòr Files anns an Generated Design Example Directory

Nota: Tha an .qsys files airson an cleachdadh a-staigh rè dealbhadh example ginealach a-mhàin. Chan urrainn dhut na .qsys seo a dheasachadh files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Tha an dealbhadh synthesizable exampTha le na shiostam Dealbhadair Àrd-ùrlar deiseil airson cruinneachadh as urrainn dhut a thoirt a-steach do phròiseact Intel Quartus Prime.

Cruthachadh agus Cleachdadh Dealbhadh Example

Gus an dealbhadh Intel Quartus Prime synthesizable example bhon stòr files, ruith an àithne a leanas anns an dealbhadh exampan eòlaire:

quartus_sh -t make_qii_design.tcl

Gus inneal mionaideach a shònrachadh airson a chleachdadh, ruith an òrdugh a leanas:

quartus_sh -t make_qii_design.tcl [device_name]

Bidh an sgriobt TCL a’ cruthachadh eòlaire qii anns a bheil am pròiseact ed_synth.qpf file. Faodaidh tu am pròiseact seo fhosgladh agus a chur ri chèile ann am bathar-bog Intel Quartus Prime.

Dealbhadh samhlaidhean bunaiteach GPIO IP Example

Tha an dealbhadh atharrais example a’ cleachdadh na roghainnean paramadair bunaiteach GPIO IP agad gus an t-eisimpleir IP a thogail ceangailte ri draibhear atharrais. Bidh an draibhear a’ gineadh trafaic air thuaiream agus a’ dèanamh sgrùdadh air an taobh a-staigh dligheachd an dàta a tha a’ dol a-mach.

A 'cleachdadh dealbhadh example, faodaidh tu atharrais a ruith le bhith a’ cleachdadh aon àithne, a rèir an t-simuladair a chleachdas tu. Tha an atharrais a’ sealltainn mar as urrainn dhut cridhe GPIO IP a chleachdadh.

Cruthachadh agus Cleachdadh Dealbhadh Example

Gus an dealbhadh atharrais a ghineadh example bhon stòr files airson simuladair Verilog, ruith an àithne a leanas anns an dealbhadh exampan eòlaire:

quartus_sh -t make_sim_design.tcl

Gus an dealbhadh atharrais a ghineadh example bhon stòr files airson simuladair VHDL, ruith an àithne a leanas anns an dealbhadh exampan eòlaire:

quartus_sh -t make_sim_design.tcl VHDL

Bidh an sgriobt TCL a’ cruthachadh eòlaire sim anns a bheil fo-eòlairean - aon airson gach inneal atharrais le taic. Gheibh thu na sgriobtaichean airson gach inneal atharrais anns na clàran co-fhreagarrach.

Sruth Imrich IP airson innealan Arria V, Cyclone V, agus Stratix V

Leigidh an sruth imrich IP leat na coraichean ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, agus ALTIOBUF IP de dh’ innealan Arria V, Cyclone V, agus Stratix V a ghluasad gu cridhe GPIO IP de dh ’innealan Intel Arria 10 agus Intel Cyclone 10 GX.

Bidh an sruth imrich IP seo a’ rèiteachadh cridhe GPIO IP gus a bhith co-ionnan ri roghainnean nan coraichean ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, agus ALTIOBUF IP, a’ toirt cothrom dhut an cridhe IP ath-nuadhachadh.

Nota: Bidh cuid de choraichean IP a’ toirt taic do shruth imrich IP ann am modhan sònraichte a-mhàin. Ma tha an cridhe IP agad ann am modh nach eil a’ faighinn taic, is dòcha gum feum thu an Deasaiche Parameter IP a ruith airson cridhe GPIO IP agus an cridhe IP a rèiteachadh le làimh.

Ag imrich do ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, agus ALTIOBUF IP Cores

Gus na coraichean ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, agus ALTIOBUF IP agad a ghluasad gu cridhe IP IP GPIO Intel FPGA, lean na ceumannan seo:

1. Fosgail do chridhe ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, no ALTIOBUF IP ann an Deasaiche Parameter IP.
2. Anns a Teaghlach inneal taghte an-dràsta, tagh Intel Arria 10 or Intel Cyclone 10 GX.
3. Cliog Crìochnaich gus Deasaiche Parameter GPIO IP fhosgladh.
   Bidh an Deasaiche Parameter IP a’ rèiteachadh prìomh shuidheachaidhean GPIO IP coltach ris na prìomh shuidheachaidhean ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, no ALTIOBUF.
4. Ma tha roghainnean neo-fhreagarrach eadar an dà rud, tagh roghainnean ùra le taic.
5. Cliog Crìochnaich gus am bun-stèidh IP ath-nuadhachadh.
6. Cuir cridhe GPIO IP an àite do ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, no ALTIOBUF IP bunaiteach ann an RTL.

Nota: Dh’ fhaodadh nach eil prìomh ainmean puirt GPIO IP a’ freagairt ri ainmean puirt bunaiteach ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR no ALTIOBUF IP. Mar sin, is dòcha nach bi e gu leòr dìreach am prìomh ainm IP atharrachadh sa bhad.

Fiosrachadh Co-cheangailte
Bus cuir a-steach is toraidh le pìosan àrd is ìosal air duilleag 12

Stiùireadh: Dèan iomlaid air puirt datain_h agus datain_l ann an IP imrich

Nuair a ghluaiseas tu an IP GPIO agad bho innealan a bh’ ann roimhe gu cridhe GPIO IP, faodaidh tu tionndadh air Cleachd ainmean puirt àrd-ìre dìleab roghainn ann an deasaiche paramadair bunaiteach GPIO IP. Ach, tha giùlan nam puirt sin ann an cridhe GPIO IP eadar-dhealaichte seach anns na coraichean IP a thathas a’ cleachdadh airson innealan Stratix V, Arria V, agus Cyclone V.

Bidh cridhe GPIO IP a ’draibheadh ​​​​na puirt sin gu na clàran toraidh air na h-oirean gleoc seo:

• datain_h - air oir àrdachadh outclock
• datain_l - air oir tuiteam an uaireadair

Ma dh’ imrich thu an GPIO IP agad bho innealan Stratix V, Arria V, agus Cyclone V, atharraich na puirt datain_h agus datain_l nuair a chuireas tu an IP air a chruthachadh le cridhe GPIO IP sa bhad.

Fiosrachadh Co-cheangailte
Bus cuir a-steach is toraidh le pìosan àrd is ìosal air duilleag 12

Tasglannan stiùireadh cleachdaiche GPIO Intel FPGA IP

Tha dreachan IP an aon rud ris na dreachan bathar-bog Intel Quartus Prime Design suas gu v19.1. Bho dreach bathar-bog Intel Quartus Prime Design Suite 19.2 no nas fhaide air adhart, tha sgeama tionndadh IP ùr aig coraichean IP.

Mura h-eil dreach bunaiteach IP air a liostadh, tha an stiùireadh cleachdaiche airson an dreach bunaiteach IP a’ buntainn.

Tionndadh Core IP	Stiùireadh Cleachdaiche
20.0.0	Iùl cleachdaiche GPIO Intel FPGA IP: Innealan Intel Arria 10 agus Intel Cyclone 10 GX
19.3.0	Iùl cleachdaiche GPIO Intel FPGA IP: Innealan Intel Arria 10 agus Intel Cyclone 10 GX
19.3.0	Iùl cleachdaiche GPIO Intel FPGA IP: Innealan Intel Arria 10 agus Intel Cyclone 10 GX
18.1	Iùl cleachdaiche GPIO Intel FPGA IP: Innealan Intel Arria 10 agus Intel Cyclone 10 GX
18.0	Iùl cleachdaiche GPIO Intel FPGA IP: Innealan Intel Arria 10 agus Intel Cyclone 10 GX
17.1	Stiùireadh cleachdaiche bunaiteach Intel FPGA GPIO IP
17.0	Altera GPIO IP Core Stiùireadh Cleachdaiche
16.1	Altera GPIO IP Core Stiùireadh Cleachdaiche
16.0	Altera GPIO IP Core Stiùireadh Cleachdaiche
14.1	Stiùireadh cleachdaiche Altera GPIO Megafunction
13.1	Stiùireadh cleachdaiche Altera GPIO Megafunction

Eachdraidh Ath-sgrùdadh Sgrìobhainn airson GPIO Stiùireadh Cleachdaiche IP Intel FPGA: Innealan Intel Arria 10 agus Intel Cyclone 10 GX

Tionndadh Sgrìobhainn	Intel Quartus Prìomh Tionndadh	Tionndadh IP	Atharrachaidhean
2021.07.15	21.2	20.0.0	Luchdaich a-nuas an diagram a tha a ' sealltainn an simplidh view den t-slighe a-steach aon-cheann GPIO gus dout ùrachadh [0] gu dout [3] agus dout [3] gu dout [0].
2021.03.29	21.1	20.0.0	Ùraich àireamh tionndaidh GPIO IP gu 20.0.0.
2021.03.12	20.4	19.3.0	Dh’ ùraich sinn an stiùireadh imrich IP gus sònrachadh gu bheil an GPIO IP a’ draibheadh ​​datain_h air an oir ag èirigh agus datain_l air an oir a tha a’ tuiteam.
2019.10.01	19.3	19.3.0	Mearachd clò-sgrìobhaidh cheart anns na còdan sònrachaidh .qsf sa chuspair mu eileamaidean dàil.
2019.03.04	18.1	18.1	Anns na cuspairean mun t-slighe a-steach, agus toradh agus toradh a’ comasachadh slighean: Ceartaich sinn na notaichean anns na cuspairean gus sònrachadh nach eil an GPIO Intel FPGA IP a ’toirt taic do chalpachadh fiùghantach de phrìneachan dà-stiùiridh. Ceanglaichean a bharrachd ris an PHY Lite airson Eadar-aghaidh Co-shìnte Intel FPGA IP Core Guide User: Intel Stratix 10, Intel Arria 10, agus Intel Cyclone 10 GX Devices airson tuilleadh fiosrachaidh mu thagraidhean a dh’ fheumas calibration fiùghantach airson prìneachan dà-stiùiridh.
2018.08.28	18.0	18.0	Ath-ainmich an sgrìobhainn bho Intel FPGA GPIO IP Core User Guide gu GPIO Intel FPGA IP IP Guide: Intel Arria 10 agus Intel Cyclone 10 GX Devices. Chuir sinn ceangal ris an stiùireadh cleachdaiche Intel Stratix 10 GPIO IP.  Chaidh an IP ath-ainmeachadh bho “Intel FPGA GPIO” gu “GPIO Intel FPGA IP”.  Eisimpleirean ceart de “clk_fr” agus “clk_hr” gu “ck_fr” agus “ck_hr”.  Dh’ ùraich sinn na slighean inntrigidh GPIO IP agus na slighean toraidh gus na h-ainmean comharran bunaiteach IP a nochdadh.

Ceann-latha	Tionndadh	Atharrachaidhean
Samhain 2017	2017.11.06	Taic a bharrachd airson innealan Intel Cyclone 10 GX. Dh’ ùraich sinn ainmean nan comharran ann am figearan gus a bhith co-ionnan ris na h-ainmean chomharran ann an cridhe GPIO IP. Chuir sinn ris cruth tonn slighe toraidh. Air ath-ainmeachadh “Altera GPIO IP core” gu “Intel FPGA GPIO IP core”. Air ath-ainmeachadh “Altera IOPLL IP core” gu “Intel FPGA IOPLL IP core”. Air ath-ainmeachadh “TimeQuest Timing Analyzer” gu “Timing Analyzer”. Air ath-ainmeachadh “Qsys” gu “Platform Designer”. Soilleireachadh gu bheil na comharran ASET agus ACLR gnìomhach àrd.
An Cèitean 2017	2017.05.08	Dh’ ùraich sinn an clàr a’ liostadh paramadairean bufair GPIO gus na cumhaichean airson an Cleachd cuairtean-gleidhidh bus roghainn paramadair. Air ath-bhranndadh mar Intel.
Dàmhair 2016	2016.10.31	Luchdaich a-nuas an cruth-clò an t-slighe a-steach. Chuir sinn cuspair ris a’ toirt cunntas air na pìosan àrda is ìosal anns na busaichean din is dout.
Lùnastal 2016	2016.08.05	Notaichean a bharrachd mu thaic fiùghantach OCT ann an cridhe GPIO IP. Ùraich an cuspair mu shuidheachadh paramadair gus cruinneas agus soilleireachd a leasachadh. Luchdaich a-nuas am pìos seo mu bhith a ' cruthachadh dealbhadh example. Chuir sinn ris cuspair treòrachaidh mu ghiùlan nam puirt dìleab nuair a nì thu imrich gu cridhe GPIO IP bho innealan Stratix V, Arria V, agus Cyclone V. Ath-sgrìobh agus ath-structaradh an sgrìobhainn gus soilleireachd a leasachadh agus gus am bi e furasta innse. Dh’ atharraich cùisean de Quartus II gu Quartus Prime.
Lùnastal 2014	2014.08.18	Fiosrachadh ùine air a chur ris. Fiosrachadh pacaidh clàr air a chur ris. Air a chur ris Cleachd ainmean puirt àrd-ìre dìleab paramadair. Is e paramadair ùr a tha seo. Fiosrachadh pacaidh clàr air a chur ris. Chuir sinn cridhe IP an àite an teirm megafunction.
Samhain 2013	2013.11.29	Sgaoileadh tùsail.

Cuir fios air ais

Iùl cleachdaiche GPIO Intel FPGA IP: Innealan Intel Arria 10 agus Intel Cyclone 10 GX

Sgrìobhainnean/Goireasan

Intel GPIO Intel FPGA IP [pdfStiùireadh Cleachdaiche GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Iomraidhean

• Leabhar-làimhe cleachdaiche