GPIO Intel® FPGA IP օգտագործողի ուղեցույց
Intel® Arria® 10 և Intel® Cyclone® 10 GX սարքեր
Թարմացվել է Intel® Quartus® Prime Design Suite-ի համար. 21.2
IP տարբերակ. 20.0.0
Առցանց տարբերակը ID: 683136
Ուղարկել կարծիք ug-altera_gpio Տարբերակ: 2021.07.15
GPIO Intel® FPGA IP միջուկն աջակցում է ընդհանուր նշանակության I/O (GPIO) հատկանիշներն ու բաղադրիչները: Դուք կարող եք օգտագործել GPIO-ները ընդհանուր ծրագրերում, որոնք հատուկ չեն հաղորդիչներին, հիշողության միջերեսներին կամ LVDS-ին:
GPIO IP միջուկը հասանելի է միայն Intel Arria® 10 և Intel Cyclone® 10 GX սարքերի համար: Եթե դուք դիզայներ եք տեղափոխում Stratix® V, Arria V կամ Cyclone V սարքերից, դուք պետք է տեղափոխեք ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR կամ ALTIOBUF IP միջուկները:
Առնչվող տեղեկատվություն
- IP միգրացիոն հոսք Arria V, Cyclone V և Stratix V սարքերի համար էջ 22
- Intel Stratix 10 I/O ներդրման ուղեցույցներ
Տրամադրում է GPIOIP հիմնական օգտագործողի ուղեցույցը Intel Stratix 10 սարքերի համար: - Ներածություն Intel FPGA IP միջուկներին
Ընդհանուր տեղեկություններ է տրամադրում բոլոր Intel FPGA IP միջուկների մասին, ներառյալ IP միջուկների պարամետրավորումը, գեներացումը, արդիականացումը և մոդելավորումը: - Տարբերակից անկախ IP և Qsys մոդելավորման սցենարների ստեղծում
Ստեղծեք սիմուլյացիոն սցենարներ, որոնք չեն պահանջում ձեռքով թարմացումներ ծրագրային ապահովման կամ IP տարբերակի թարմացման համար: - Ծրագրի կառավարման լավագույն փորձը
Ձեր նախագծի և IP-ի արդյունավետ կառավարման և տեղափոխելիության ուղեցույցներ files. - GPIO Intel FPGA IP Օգտագործողի ուղեցույց Արխիվներ 24-րդ էջում
Տրամադրում է օգտատերերի ուղեցույցների ցանկ GPIO IP միջուկի նախորդ տարբերակների համար: - Տվյալների կրկնակի արագություն I/O (ALTDDIO_IN, ALTDDIO_OUT և ALTDDIO_BIDIR) IP միջուկների օգտագործման ուղեցույց
- I/O Buffer (ALTIOBUF) IP Core Օգտագործողի ուղեցույց
Թողարկման տեղեկատվություն GPIO Intel FPGA IP-ի համար
Intel FPGA IP-ի տարբերակները համապատասխանում են Intel Quartus® Prime Design Suite ծրագրաշարի տարբերակներին մինչև v19.1: Intel Quartus Prime Design Suite ծրագրային ապահովման 19.2 տարբերակից սկսած՝ Intel FPGA IP-ն ունի նոր տարբերակի սխեմա:
Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
Intel FPGA IP տարբերակի (XYZ) համարը կարող է փոխվել Intel Quartus Prime ծրագրաշարի յուրաքանչյուր տարբերակի հետ: Փոփոխություն՝
- X-ը ցույց է տալիս IP-ի հիմնական վերանայումը: Եթե դուք թարմացնում եք Intel Quartus Prime ծրագրակազմը, դուք պետք է վերականգնեք IP-ն:
- Y-ը ցույց է տալիս, որ IP-ն ներառում է նոր հնարավորություններ: Վերականգնեք ձեր IP-ն՝ ներառելու այս նոր հնարավորությունները:
- Z-ը ցույց է տալիս, որ IP-ն ներառում է փոքր փոփոխություններ: Վերականգնեք ձեր IP-ն՝ ներառելու այս փոփոխությունները:
Աղյուսակ 1. GPIO Intel FPGA IP Core ընթացիկ թողարկման տեղեկատվություն
|
Նյութ |
Նկարագրություն |
| IP տարբերակ | 20.0.0 |
| Intel Quartus Prime տարբերակը | 21.2 |
| Թողարկման ամսաթիվ | 2021.06.23 |
GPIO Intel FPGA IP-ի առանձնահատկությունները
GPIO IP միջուկը ներառում է սարքի I/O բլոկներին աջակցելու գործառույթներ: GPIO IP միջուկը կարգավորելու համար կարող եք օգտագործել Intel Quartus Prime պարամետրերի խմբագրիչը:
GPIO IP միջուկը ապահովում է հետևյալ բաղադրիչները.
- Տվյալների կրկնակի արագության մուտքագրում/ելք (DDIO)՝ թվային բաղադրիչ, որը կրկնապատկում կամ կիսով չափ կրճատում է կապի ալիքի տվյալների արագությունը:
- Հետաձգման շղթաներ - կարգավորեք հետաձգման շղթաները, որպեսզի կատարեն հատուկ ուշացում և օգնեն I/O ժամանակի փակմանը:
- I/O բուֆերներ — միացրեք բարձիկները FPGA-ին:
GPIO Intel FPGA IP տվյալների ուղիներ
Նկար 1. Բարձր մակարդակ View Single-Ended GPIO-ի
Աղյուսակ 2. GPIO IP Core տվյալների ուղու ռեժիմներ
|
Տվյալների ուղի |
Գրանցման ռեժիմ | |||
| Շրջանցում | Պարզ գրանցում |
DDR I/O |
||
|
Ամբողջական դրույքաչափ |
Կես դրույքաչափ |
|||
| Մուտքագրում | Տվյալները հետաձգման տարրից անցնում են միջուկ՝ շրջանցելով տվյալների կրկնակի արագության I/O-ները (DDIO): | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես պարզ ռեգիստր՝ շրջանցելով կիսարժույթով DDIO-ները: Տեղադրողն ընտրում է՝ փաթեթավորե՞լ ռեգիստրը I/O-ում, թե՞ ներդնել ռեգիստրը միջուկում՝ կախված տարածքի և ժամանակի փոխզիջումներից: | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես սովորական DDIO՝ շրջանցելով կես դրույքաչափով DDIO-ները: | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես սովորական DDIO: Կես դրույքաչափով DDIO-ները լրիվ դրույքաչափով տվյալները վերածում են կիսով չափ տվյալների: |
| Արդյունք | Տվյալները միջուկից գնում են ուղիղ դեպի հետաձգման տարր՝ շրջանցելով բոլոր DDIO-ները: | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես պարզ ռեգիստր՝ շրջանցելով կիսարժույթով DDIO-ները: Տեղադրողն ընտրում է՝ փաթեթավորե՞լ ռեգիստրը I/O-ում, թե՞ ներդնել ռեգիստրը միջուկում՝ կախված տարածքի և ժամանակի փոխզիջումներից: | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես սովորական DDIO՝ շրջանցելով կես դրույքաչափով DDIO-ները: | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես սովորական DDIO: Կես դրույքաչափով DDIO-ները լրիվ դրույքաչափով տվյալները վերածում են կիսով չափ տվյալների: |
| Երկկողմանի | Ելքային բուֆերը վարում է և՛ ելքային փին, և՛ մուտքային բուֆեր: | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես պարզ ռեգիստր: Ելքային բուֆերը վարում է և՛ ելքային փին, և՛ մուտքային բուֆեր: | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես սովորական DDIO: Ելքային բուֆերը վարում է և՛ ելքային փին, և՛ մուտքային բուֆեր: Ներածման բուֆերը վարում է երեք ֆլիպ-ֆլոպների հավաքածու: | Ամբողջական դրույքաչափով DDIO-ն գործում է որպես սովորական DDIO: Կես դրույքաչափով DDIO-ները լրիվ դրույքաչափով տվյալները վերածում են կես դրույքաչափի: Ելքային բուֆերը վարում է և՛ ելքային փին, և՛ մուտքային բուֆեր: Ներածման բուֆերը վարում է երեք ֆլիպ-ֆլոպների հավաքածու: |
Եթե դուք օգտագործում եք ասինխրոն հստակ և նախադրված ազդանշաններ, բոլոր DDIO-ները կիսում են այս նույն ազդանշանները:
Կիսարժույթով և լրիվ դրույքաչափով DDIO-ները միանում են առանձին ժամացույցների: Երբ դուք օգտագործում եք կես դրույքաչափով և լրիվ դրույքաչափով DDIO-ներ, լրիվ դրույքաչափով ժամացույցը պետք է աշխատի երկու անգամ ավելի հաճախականությամբ, քան կես դրույքաչափը: Դուք կարող եք օգտագործել տարբեր փուլային հարաբերություններ՝ ժամանակի պահանջները բավարարելու համար:
Առնչվող տեղեկատվություն
Մուտքային և ելքային ավտոբուս Բարձր և ցածր բիթ 12-րդ էջում
Մուտքի ուղի
Պահոցը տվյալներ է ուղարկում մուտքային բուֆերին, իսկ մուտքային բուֆերը սնուցում է հետաձգման տարրը: Այն բանից հետո, երբ տվյալները գնում են հապաղման տարրի ելք, ծրագրավորվող շրջանցող մուլտիպլեքսորները ընտրում են օգտագործման առանձնահատկությունները և ուղիները: Յուրաքանչյուր մուտքային ուղի պարունակում է երկու վtagDDIO-ների e-երը, որոնք լրիվ դրույքաչափով և կես դրույքաչափով են:
Նկար 2. Պարզեցված View Single-Ended GPIO մուտքագրման ուղու
- Պահոցը ստանում է տվյալներ:
- DDIO IN (1)-ը հավաքում է տվյալներ ck_fr-ի բարձրացող և իջնող եզրերի վերաբերյալ և ուղարկում է տվյալները, ազդանշանները (A) և (B) հետևյալ ալիքային պատկերում, տվյալների միասնական արագությամբ:
- DDIO IN (2) և DDIO IN (3) կիսով չափ կրճատում են տվյալների արագությունը:
- dout[3:0] տվյալները ներկայացնում է որպես կիսագնդի ավտոբուս:
Նկար 3. Մուտքագրման ուղու ալիքի ձևը DDIO ռեժիմում` կիսարժույթի փոխակերպմամբ
Այս նկարում տվյալները լրիվ արագությամբ ժամացույցից անցնում են տվյալների կրկնակի արագությամբ մինչև կիսարժույթի ժամացույց՝ մեկ տվյալների արագությամբ: Տվյալների արագությունը բաժանվում է չորսի, իսկ ավտոբուսի չափը մեծանում է նույն հարաբերակցությամբ: GPIO IP միջուկի ընդհանուր թողունակությունը մնում է անփոփոխ:
Տարբեր ազդանշանների միջև իրական ժամանակային հարաբերությունները կարող են տարբեր լինել՝ կախված կոնկրետ դիզայնից, ձգձգումներից և փուլերից, որոնք դուք ընտրում եք ամբողջական և կես դրույքաչափով ժամացույցների համար:
Նշում. GPIO IP միջուկը չի աջակցում երկկողմանի կապիչների դինամիկ չափորոշմանը: Ծրագրերի համար, որոնք պահանջում են երկկողմանի կապում դինամիկ չափորոշում, տես համապատասխան տեղեկատվությունը:
Առնչվող տեղեկատվություն
- PHY Lite զուգահեռ ինտերֆեյսների համար Intel FPGA IP Core Օգտագործողի ուղեցույց՝ Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքեր
Տրամադրում է ավելի շատ տեղեկատվություն այն հավելվածների համար, որոնք պահանջում են դինամիկ OCT երկկողմանի կապի համար: - Արդյունք և ելք միացնել երթուղիները 7-րդ էջում
Արդյունքների և ելքի միացման ուղիները
Արդյունքի հետաձգման տարրը տվյալներ է ուղարկում պահոցին ելքային բուֆերի միջոցով:
Յուրաքանչյուր ելքային ուղի պարունակում է երկու սtagDDIO-ների e-երը, որոնք լինում են կես դրույքաչափով և լրիվ դրույքաչափով:
Նկար 4. Պարզեցված View Single-Ended GPIO ելքային ուղու
Նկար 5. Ելքային ուղու ալիքի ձևը DDIO ռեժիմում` կիսարժույթի փոխակերպմամբ
Նկար 6. Պարզեցված View Արդյունք միացնել ուղին
Ելքային ուղու և ելքի միացման (OE) ուղու տարբերությունն այն է, որ OE ուղին չի պարունակում ամբողջական դրույքաչափով DDIO: OE ուղու վրա փաթեթավորված գրանցման իրականացումներն աջակցելու համար պարզ ռեգիստրը գործում է որպես լրիվ դրույքաչափով DDIO: Նույն պատճառով առկա է միայն մեկ կիսամյակային DDIO:
OE ուղին գործում է հետևյալ երեք հիմնական ռեժիմներով.
- Շրջանցում – միջուկը տվյալներ է ուղարկում անմիջապես հետաձգման տարրին՝ շրջանցելով բոլոր DDIO-ները:
- Փաթեթավորված ռեգիստր — շրջանցում է կիսով չափ DDIO:
- SDR-ի ելքը կես դրույքաչափով-կես դրույքաչափով DDIO-ները փոխակերպում են տվյալները լրիվ դրույքից կես դրույքաչափի:
Նշում. GPIO IP միջուկը չի աջակցում երկկողմանի կապիչների դինամիկ չափորոշմանը: Ծրագրերի համար, որոնք պահանջում են երկկողմանի կապում դինամիկ չափորոշում, տես համապատասխան տեղեկատվությունը:
Առնչվող տեղեկատվություն
- PHY Lite զուգահեռ ինտերֆեյսների համար Intel FPGA IP Core Օգտագործողի ուղեցույց՝ Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքեր
Տրամադրում է ավելի շատ տեղեկատվություն այն հավելվածների համար, որոնք պահանջում են դինամիկ OCT երկկողմանի կապի համար: - Մուտքի ուղին 5-րդ էջում
GPIO Intel FPGA IP ինտերֆեյսի ազդանշաններ
Կախված ձեր նշած պարամետրերի կարգավորումներից, GPIO IP միջուկի համար հասանելի են տարբեր միջերեսային ազդանշաններ:
Նկար 7. GPIO IP հիմնական միջերեսներ
Նկար 8. GPIO ինտերֆեյսի ազդանշաններ
Աղյուսակ 3. Pad միջերեսի ազդանշաններ
Փաթեթի միջերեսը ֆիզիկական կապն է GPIO IP միջուկից դեպի պահոց: Այս ինտերֆեյսը կարող է լինել մուտքային, ելքային կամ երկկողմանի ինտերֆեյս՝ կախված IP-ի հիմնական կազմաձևից: Այս աղյուսակում SIZE-ը տվյալների լայնությունն է, որը նշված է IP հիմնական պարամետրի խմբագրիչում:
|
Ազդանշանի անվանումը |
Ուղղություն |
Նկարագրություն |
| pad_in[SIZE-1:0] |
Մուտքագրում |
Մուտքագրեք ազդանշանը պահոցից: |
| pad_in_b[SIZE-1:0] |
Մուտքագրում |
Դիֆերենցիալ մուտքային ազդանշանի բացասական հանգույցը պահոցից: Այս նավահանգիստը հասանելի է, եթե միացնեք Օգտագործեք դիֆերենցիալ բուֆեր տարբերակ. |
| pad_out[SIZE-1:0] |
Արդյունք |
Ելքային ազդանշան դեպի պահոց: |
| pad_out_b[SIZE-1:0] |
Արդյունք |
Դիֆերենցիալ ելքային ազդանշանի բացասական հանգույց դեպի բարձիկ: Այս նավահանգիստը հասանելի է, եթե միացնեք Օգտագործեք դիֆերենցիալ բուֆեր տարբերակ. |
| pad_io[SIZE-1:0] |
Երկկողմանի |
Երկկողմանի ազդանշանային միացում բարձիկի հետ: |
| pad_io_b[SIZE-1:0] |
Երկկողմանի |
Դիֆերենցիալ երկկողմանի ազդանշանային կապի բացասական հանգույցը բարձիկի հետ: Այս նավահանգիստը հասանելի է, եթե միացնեք Օգտագործեք դիֆերենցիալ բուֆեր տարբերակ. |
Աղյուսակ 4. Տվյալների միջերեսի ազդանշաններ
Տվյալների միջերեսը մուտքային կամ ելքային միջերես է GPIO IP միջուկից մինչև FPGA միջուկը: Այս աղյուսակում SIZE-ը տվյալների լայնությունն է, որը նշված է IP հիմնական պարամետրի խմբագրիչում:
|
Ազդանշանի անվանումը |
Ուղղություն |
Նկարագրություն |
| din[DATA_SIZE-1:0] |
Մուտքագրում |
Տվյալների մուտքագրում FPGA միջուկից ելքային կամ երկկողմանի ռեժիմում: DATA_SIZE-ը կախված է գրանցման ռեժիմից՝
|
| դատարկ [DATA_SIZE-1:0] |
Արդյունք |
Տվյալների ելք դեպի FPGA միջուկ մուտքային կամ երկկողմանի ռեժիմում, DATA_SIZE-ը կախված է գրանցման ռեժիմից՝
|
| oe[OE_SIZE-1:0] |
Մուտքագրում |
OE մուտքագրում FPGA միջուկից ելքային ռեժիմում հետ Միացնել ելքային միացման պորտը միացված կամ երկկողմանի ռեժիմ: OE ակտիվ բարձր. Տվյալներ փոխանցելիս այս ազդանշանը սահմանեք 1-ի: Տվյալներ ստանալիս այս ազդանշանը դրեք 0-ի: OE_SIZE կախված է գրանցման ռեժիմից.
|
Աղյուսակ 5. Ժամացույցի միջերեսի ազդանշաններ
Ժամացույցի ինտերֆեյսը մուտքային ժամացույցի միջերես է: Այն բաղկացած է տարբեր ազդանշաններից՝ կախված կոնֆիգուրացիայից: GPIO IP միջուկը կարող է ունենալ զրո, մեկ, երկու կամ չորս ժամացույցի մուտքեր: Ժամացույցի նավահանգիստները տարբեր կերպ են երևում տարբեր կոնֆիգուրացիաներում՝ արտացոլելու ժամացույցի ազդանշանի կողմից իրականացրած իրական գործառույթը:
|
Ազդանշանի անվանումը |
Ուղղություն |
Նկարագրություն |
| ck |
Մուտքագրում |
Մուտքային և ելքային ուղիներում այս ժամացույցը սնուցում է փաթեթավորված ռեգիստր կամ DDIO, եթե անջատեք Half Rate տրամաբանություն պարամետր. Երկկողմանի ռեժիմում այս ժամացույցը եզակի ժամացույց է մուտքի և ելքի ուղիների համար, եթե անջատեք Առանձին մուտքային/ելքային ժամացույցներ պարամետր. |
| ck_fr |
Մուտքագրում |
Մուտքային և ելքային ուղիներում այս ժամացույցները սնուցում են ամբողջ արագությամբ և կես դրույքաչափով DDIO-ները, եթե միացնեք Half Rate տրամաբանություն պարամետր. Երկկողմանի ռեժիմում մուտքային և ելքային ուղիներն օգտագործում են այս ժամացույցները, եթե անջատեք այն Առանձին մուտքային/ելքային ժամացույցներ պարամետր. |
|
ck_hr |
||
| ck_in |
Մուտքագրում |
Երկկողմանի ռեժիմում այս ժամացույցները սնուցում են փաթեթավորված ռեգիստր կամ DDIO մուտքային և ելքային ուղիներում, եթե նշեք այս երկու կարգավորումները.
|
| ck_out | ||
| ck_fr_in |
Մուտքագրում |
Երկկողմանի ռեժիմում այս ժամացույցները սնուցում են ամբողջական և կես դրույքաչափով DDIOS մուտքային և ելքային ուղիներում, եթե դուք նշեք այս երկու կարգավորումները:
Նախample, ck_fr_out-ը սնուցում է ամբողջական դրույքաչափով DDIO-ն ելքային ճանապարհում: |
| ck_fr_out | ||
| ck_hr_in | ||
| ck_hr_out | ||
| cke |
Մուտքագրում |
Միացնել ժամացույցը: |
Աղյուսակ 6. Ավարտման միջերեսային ազդանշաններ
Վերջնական ինտերֆեյսը միացնում է GPIO IP միջուկը I/O բուֆերներին:
|
Ազդանշանի անվանումը |
Ուղղություն |
Նկարագրություն |
| շարքի ավարտման հսկողություն |
Մուտքագրում |
Ավարտման կառավարման բլոկի (OCT) մուտքագրում դեպի բուֆերներ: Այն սահմանում է բուֆերային շարքի դիմադրության արժեքը: |
| զուգահեռ վերջնաժամկետ հսկողություն |
Մուտքագրում |
Ավարտման կառավարման բլոկի (OCT) մուտքագրում դեպի բուֆերներ: Այն սահմանում է բուֆերային զուգահեռ դիմադրության արժեքը: |
Աղյուսակ 7. Վերականգնել միջերեսի ազդանշանները
Վերակայման միջերեսը միացնում է GPIO IP միջուկը DDIO-ներին:
|
Ազդանշանի անվանումը |
Ուղղություն |
Նկարագրություն |
| sclr |
Մուտքագրում |
Սինխրոն հստակ մուտքագրում: Հասանելի չէ, եթե միացնեք sset-ը: |
| ակր |
Մուտքագրում |
Ասինխրոն հստակ մուտքագրում: Ակտիվ բարձր: Հասանելի չէ, եթե ակտիվացնեք: |
| ակտիվ |
Մուտքագրում |
Ասինխրոն հավաքածուի մուտքագրում: Ակտիվ բարձր: Հասանելի չէ, եթե միացնեք aclr-ը: |
| սեթ |
Մուտքագրում |
Սինխրոն հավաքածուի մուտքագրում: Հասանելի չէ, եթե միացնեք sclr-ը: |
Առնչվող տեղեկատվություն
Մուտքային և ելքային ավտոբուս Բարձր և ցածր բիթ 12-րդ էջում
- Մուտքային, ելքային և OE ուղիները կիսում են նույն հստակ և նախադրված ազդանշանները:
- Ելքային և OE ուղին կիսում են նույն ժամացույցի ազդանշանները:
Տվյալների բիթերի կարգը տվյալների ինտերֆեյսի համար
Նկար 9. Տվյալների բիթերի կարգի կոնվենցիա
Այս նկարը ցույց է տալիս բիթային կարգի կոնվենցիան din, dout և oe տվյալների ազդանշանների համար:
- Եթե տվյալների ավտոբուսի չափի արժեքը SIZE է, LSB-ը գտնվում է ամենաաջ դիրքում:
- Եթե տվյալների ավտոբուսի չափի արժեքը 2 × SIZE է, ավտոբուսը կազմված է SIZE երկու բառից:
- Եթե տվյալների ավտոբուսի չափի արժեքը 4 × SIZE է, ավտոբուսը կազմված է SIZE չորս բառից:
- LSB-ը յուրաքանչյուր բառի ամենաճիշտ դիրքում է:
- Ամենաաջ բառը նշում է առաջին բառը, որը դուրս է գալիս ելքային ավտոբուսների համար, և առաջին բառը, որը գալիս է մուտքային ավտոբուսների համար:
Առնչվող տեղեկատվություն
Մուտքի ուղին 5-րդ էջում
Մուտքային և ելքային ավտոբուս Բարձր և ցածր բիթ
Մուտքային կամ ելքային ազդանշանների բարձր և ցածր բիթերը ներառված են din and dout մուտքային և ելքային ավտոբուսներում:
Մուտքային ավտոբուս
Դին ավտոբուսի համար, եթե datain_h-ը և datain_l-ը բարձր և ցածր բիթերն են, յուրաքանչյուր լայնությամբ՝ datain_width:
- datain_h = din[(2 × datain_width – 1):datain_width]
- datain_l = din[(տվյալների_լայնություն – 1):0]
Նախample, համար din[7:0] = 8'b11001010:
- datain_h = 4'b1100
- datain_l = 4'b1010
Ելքային ավտոբուս
Dout ավտոբուսի համար, եթե dataout_h-ը և dataout_l-ը բարձր և ցածր բիթերն են, յուրաքանչյուր լայնությամբ՝ dataout_width:
- dataout_h = dout[(2 × dataout_width – 1):dataout_width]
- dataout_l = dout[(dataout_width – 1):0]
Նախample, համար dout[7:0] = 8'b11001010:
- dataout_h = 4'b1100
- dataout_l = 4'b1010
Տվյալների միջերեսի ազդանշաններ և համապատասխան ժամացույցներ
Աղյուսակ 8. Տվյալների միջերեսի ազդանշանները և համապատասխան ժամացույցները
|
Ազդանշանի անվանումը |
Պարամետրի կազմաձևում | Ժամացույց | ||
| Գրանցման ռեժիմ | Կես դրույքաչափ |
Առանձին ժամացույցներ |
||
| դին |
|
Անջատված |
Անջատված |
ck |
| DDIO |
On |
Անջատված |
ck_hr | |
|
Անջատված |
On |
ck_in | |
| DDIO |
On |
On |
ck_hr_in | |
|
|
Անջատված |
Անջատված |
ck |
| DDIO |
On |
Անջատված |
ck_hr | |
|
Անջատված |
On |
ck_out | |
| DDIO |
On |
On |
ck_hr_out | |
|
|
Անջատված |
Անջատված |
ck |
| DDIO |
On |
Անջատված |
ck_fr | |
|
Անջատված |
On |
|
|
| DDIO |
On |
On |
|
|
Ռեսուրսների օգտագործման և դիզայնի կատարողականի ստուգում
Դուք կարող եք դիմել Intel Quartus Prime-ի հավաքագրման հաշվետվություններին՝ ձեր դիզայնի ռեսուրսների օգտագործման և կատարողականի վերաբերյալ մանրամասներ ստանալու համար:
- Մենյուում սեղմեք Մշակում ➤ Սկսել կոմպիլյացիան ամբողջական հավաքածու գործարկելու համար:
- Դիզայնը կազմելուց հետո սեղմեք Մշակում ➤ Կազմման հաշվետվություն.
- Օգտագործելով Բովանդակություն, նավարկեք դեպի Տեղադրիչ ➤ Ռեսուրսների բաժին.
ա. Դեպի view ռեսուրսների օգտագործման մասին տեղեկությունները, ընտրել Ռեսուրսների օգտագործման ամփոփագիր.
բ. Դեպի view ռեսուրսների օգտագործման մասին տեղեկատվությունը, ընտրել Ռեսուրսների օգտագործումը կազմակերպության կողմից.
GPIO Intel FPGA IP պարամետրի կարգավորումներ
Դուք կարող եք սահմանել GPIO IP միջուկի պարամետրերի կարգավորումները Intel Quartus Prime ծրագրաշարում: Ընտրանքների երեք խումբ կա. Գեներալ, Բուֆեր, և Գրանցամատյաններ.
Աղյուսակ 9. GPIO IP հիմնական պարամետրեր – Ընդհանուր
|
Պարամետր |
Վիճակ | Թույլատրելի արժեքներ |
Նկարագրություն |
| Տվյալների ուղղություն |
— |
|
Նշում է GPIO-ի տվյալների ուղղությունը: |
| Տվյալների լայնությունը |
— |
1-ից մինչև 128 | Նշում է տվյալների լայնությունը: |
| Օգտագործեք հին վերին մակարդակի նավահանգիստների անունները |
— |
|
Օգտագործեք նույն նավահանգիստների անունները, ինչպես Stratix V, Arria V և Cyclone V սարքերում: Նախample, dout-ը դառնում է dataout_h և dataout_l, իսկ din՝ datain_h և datain_l: Նշում. Այս նավահանգիստների վարքագիծը տարբերվում է Stratix V, Arria V և Cyclone V սարքերից: Միգրացիայի ուղեցույցին ծանոթացեք համապատասխան տեղեկատվությանը: |
Աղյուսակ 10. GPIO IP հիմնական պարամետրեր – բուֆեր
|
Պարամետր |
Վիճակ | Թույլատրելի արժեքներ |
Նկարագրություն |
| Օգտագործեք դիֆերենցիալ բուֆեր |
— |
|
Եթե միացված է, միացնում է I/O դիֆերենցիալ բուֆերները: |
| Օգտագործեք կեղծ դիֆերենցիալ բուֆեր |
|
|
Եթե միացված է ելքային ռեժիմում, միացնում է կեղծ դիֆերենցիալ ելքային բուֆերները: Այս տարբերակը ավտոմատ կերպով միացված է երկկողմանի ռեժիմի համար, եթե միացնեք Օգտագործեք դիֆերենցիալ բուֆեր. |
| Օգտագործեք ավտոբուսի պահման սխեման |
|
|
Եթե միացված է, ավտոբուսի պահման սխեման կարող է թույլ պահել ազդանշանը I/O պտուտակի վրա իր վերջին շարժիչ վիճակում, որտեղ ելքային բուֆերային վիճակը կլինի 1 կամ 0, բայց ոչ բարձր դիմադրության: |
| Օգտագործեք բաց արտահոսքի ելք |
|
|
Եթե միացված է, բաց արտահոսքի ելքը սարքին հնարավորություն է տալիս տրամադրել համակարգի մակարդակի կառավարման ազդանշաններ, ինչպիսիք են ընդհատման և գրելու միացման ազդանշանները, որոնք կարող են հաստատվել ձեր համակարգի բազմաթիվ սարքերի կողմից: |
| Միացնել ելքային միացման պորտը | Տվյալների ուղղություն = Արդյունք |
|
Եթե միացված է, թույլ է տալիս օգտվողին մուտք գործել OE նավահանգիստ: Այս տարբերակը ավտոմատ կերպով միացված է երկկողմանի ռեժիմի համար: |
| Միացնել սերիայի վերջնաժամկետ/զուգահեռ ավարտման պորտերը |
— |
|
Եթե միացված է, միացնում է ելքային բուֆերի սերիական վերջնաժամկետների վերահսկման և զուգահեռ ավարտման կառավարման պորտերը: |
Աղյուսակ 11. GPIO IP հիմնական պարամետրեր – ռեգիստրներ
| Պարամետր | Վիճակ | Թույլատրելի արժեքներ | Նկարագրություն |
| Գրանցման ռեժիմ |
— |
|
Նշում է գրանցման ռեժիմը GPIO IP միջուկի համար.
|
| Միացնել համաժամանակյա հստակ/նախադրված միացքը |
|
|
Նշում է, թե ինչպես իրականացնել համաժամանակյա վերակայման միացք:
|
| Միացնել ասինխրոն մաքուր / նախադրված միացքը |
|
|
Նշում է, թե ինչպես իրականացնել ասինխրոն վերակայման միացք:
ACLR և ASET ազդանշանները ակտիվ բարձր են: |
| Միացնել ժամացույցի միացման նավահանգիստները | Գրանցման ռեժիմ = DDIO |
|
|
| Half Rate տրամաբանություն | Գրանցման ռեժիմ = DDIO |
|
Եթե միացված է, միացնում է կիսով չափ DDIO: |
| Առանձին մուտքային / ելքային ժամացույցներ |
|
|
Եթե միացված է, միացնում է առանձին ժամացույցներ (CK_IN և CK_OUT) մուտքի և ելքի ուղիների համար երկկողմանի ռեժիմում: |
Առնչվող տեղեկատվություն
- Մուտքային և ելքային ավտոբուս Բարձր և ցածր բիթ 12-րդ էջում
- Ուղեցույց. Փոխանակեք datain_h և datain_l նավահանգիստները Տեղափոխված IP-ում 23-րդ էջում
Գրանցում Փաթեթավորում
GPIO IP միջուկը թույլ է տալիս ռեգիստրը փաթեթավորել ծայրամասում՝ տարածքը և ռեսուրսների օգտագործումը խնայելու համար:
Դուք կարող եք կարգավորել DDIO-ի ամբողջական դրույքաչափը մուտքային և ելքային ուղու վրա որպես մատով խփել: Դա անելու համար ավելացրեք այս աղյուսակում թվարկված .qsf հանձնարարությունները:
Աղյուսակ 12. Գրանցման փաթեթավորում QSF հանձնարարականներ
|
Ճանապարհ |
QSF հանձնարարություն |
| Մուտքային ռեգիստրի փաթեթավորում | QSF հանձնարարություն set_instance_assignment -name FAST_INPUT_REGISTER ON -to |
| Ելքային ռեգիստրի փաթեթավորում | set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to |
| Արդյունք միացնել ռեգիստրի փաթեթավորումը | set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to |
Նշում. Այս հանձնարարությունները չեն երաշխավորում գրանցամատյանի փաթեթավորումը: Այնուամենայնիվ, այս հանձնարարությունները հնարավորություն են տալիս մոնտաժողին գտնել օրինական տեղավորում: Հակառակ դեպքում, Fitter-ը պահում է ֆլիփլոպը միջուկում:
GPIO Intel FPGA IP Ժամկետ
GPIO IP միջուկի կատարումը կախված է I/O սահմանափակումներից և ժամացույցի փուլերից: Ձեր GPIO-ի կազմաձևման ժամանակացույցը հաստատելու համար Intel-ը խորհուրդ է տալիս օգտագործել ժամանակի անալիզատորը:
Առնչվող տեղեկատվություն
Intel Quartus Prime ժամանակային անալիզատոր
Ժամկետային բաղադրիչներ
GPIO IP հիմնական ժամանակի բաղադրիչները բաղկացած են երեք ուղիներից:
- I/O ինտերֆեյսի ուղիները՝ FPGA-ից մինչև արտաքին ընդունող սարքեր և արտաքին հաղորդող սարքերից մինչև FPGA:
- Տվյալների և ժամացույցի միջուկային միջերեսի ուղիները՝ I/O-ից մինչև միջուկ և միջուկից դեպի I/O:
- Փոխանցման ուղիներ՝ կես դրույքաչափից մինչև լրիվ դրույքաչափ DDIO և լրիվ դրույքաչափից մինչև կես դրույքաչափ DDIO:
Նշում. Ժամկետային անալիզատորը DDIO_IN և DDIO_OUT բլոկների ներսի ուղին վերաբերվում է որպես սև արկղերի:
Նկար 10. Մուտքի ուղու ժամանակի բաղադրիչները
Նկար 11. Ելքային ուղու ժամանակային բաղադրիչները
Նկար 12. Արդյունք Միացնել ուղու ժամանակի բաղադրիչները
Հետաձգման տարրեր
Intel Quartus Prime ծրագրաշարը ավտոմատ կերպով չի սահմանում հետաձգման տարրերը, որպեսզի առավելագույնի հասցնի թուլությունը I/O ժամանակի վերլուծության մեջ: Ժամկետները փակելու կամ թուլությունը առավելագույնի հասցնելու համար ձեռքով կարգավորեք հետաձգման տարրերը Intel Quartus Prime կարգավորումներում file (.qsf).
Աղյուսակ 13. Հետաձգման տարրեր .qsf հանձնարարություններ
Նշեք այս հանձնարարությունները .qsf-ում՝ հետաձգման տարրերին մուտք գործելու համար:
| Հետաձգման տարր | .qsf Հանձնարարություն |
| Մուտքի հետաձգման տարր | set_instance_assignment to -անուն INPUT_DELAY_CHAIN <0..63> |
| Ելքի հետաձգման տարր | set_instance_assignment to -անունը OUTPUT_DELAY_CHAIN <0..15> |
| Արդյունք Միացնել հետաձգման տարրը | set_instance_assignment to -անունը OE_DELAY_CHAIN <0..15> |
Ժամանակի վերլուծություն
Intel Quartus Prime ծրագրաշարը ավտոմատ կերպով չի ստեղծում SDC-ի ժամանակային սահմանափակումները GPIO IP միջուկի համար: Դուք պետք է ձեռքով մուտքագրեք ժամանակի սահմանափակումները:
Հետևեք ժամանակի ուղեցույցներին և օրինակamples ապահովելու համար, որ ժամանակի անալիզատորը ճիշտ է վերլուծում I/O ժամանակացույցը:
- I/O ինտերֆեյսի ուղիների ճիշտ ժամանակային վերլուծություն կատարելու համար նշեք տվյալների պինների համակարգի մակարդակի սահմանափակումները .sdc-ում համակարգի ժամացույցի փինին: file.
- Հիմնական ինտերֆեյսի ուղիների ճիշտ ժամանակի վերլուծություն կատարելու համար սահմանեք այս ժամացույցի կարգավորումները .sdc-ում: file:
— Ժամացույց դեպի հիմնական ռեգիստրները
— Ժամացույց դեպի I/O ռեգիստրներ պարզ ռեգիստրի և DDIO ռեժիմների համար
Առնչվող տեղեկատվություն
AN 433. Աղբյուր-սինխրոն միջերեսների սահմանափակում և վերլուծություն
Նկարագրում է սկզբնաղբյուր-սինխրոն միջերեսները սահմանափակելու և վերլուծելու տեխնիկան:
Տվյալների մեկ տոկոսադրույքի մուտքագրման ռեգիստր
Նկար 13. Տվյալների մեկ արագության մուտքագրման ռեգիստր
Աղյուսակ 14. Single Data Rate Input Register .sdc Command Examples
| Հրաման | Հրաման Example | Նկարագրություն |
| ստեղծել_ժամացույց | create_clock -name sdr_in_clk -period «100 ՄՀց» sdr_in_clk |
Ստեղծում է ժամացույցի կարգավորում մուտքային ժամացույցի համար: |
| set_input_delay | set_input_delay -clock sdr_in_clk 0.15 sdr_in_data |
Հանձնարարում է Ժամկետային անալիզատորին վերլուծել մուտքային մուտքի/ելքի ժամանակը 0.15 վս մուտքի ուշացումով: |
Full-Rate կամ Half-Rate DDIO Input Register
Ամբողջական և կես դրույքաչափով DDIO մուտքագրման ռեգիստրների մուտքային կողմը նույնն է: Դուք կարող եք պատշաճ կերպով սահմանափակել համակարգը՝ օգտագործելով վիրտուալ ժամացույց՝ անջատված չիպային հաղորդիչը FPGA-ին մոդելավորելու համար:
Նկար 14. Full-Rate կամ Half-Rate DDIO Input Register
Աղյուսակ 15. Full-Rate կամ Half-Rate DDIO Input Register .sdc Command Examples
| Հրաման | Հրաման Example | Նկարագրություն |
| ստեղծել_ժամացույց | create_clock -անուն virtual_clock - ժամկետ «200 ՄՀց» create_clock -name ddio_in_clk - «200 ՄՀց» ժամանակաշրջան ddio_in_clk |
Ստեղծեք ժամացույցի կարգավորում վիրտուալ ժամացույցի և DDIO ժամացույցի համար: |
| set_input_delay | set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data |
Հանձնարարեք Ժամացույցի անալիզատորին վերլուծել փոխանցման ժամացույցի դրական եզրը և բացասական ժամացույցի եզրը: Նշեք -add_delay-ը երկրորդ set_input_delay հրամանում: |
| set_false_path | set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk |
Հանձնարարեք Ժամացույցի անալիզատորին անտեսել դրական ժամացույցի եզրը դեպի բացասական եզրի գործարկվող ռեգիստրը, և բացասական ժամացույցի եզրը դեպի դրական եզրի գործարկվող ռեգիստրը:
Նշում. ck_hr հաճախականությունը պետք է լինի ck_fr հաճախականության կեսը: Եթե I/O PLL-ը քշում է ժամացույցները, ապա կարող եք դիտարկել derive_pll_clocks .sdc հրամանի օգտագործումը: |
Տվյալների մեկ տոկոսադրույքի ելքային ռեգիստր
Նկար 15. Տվյալների միասնական արագության ելքային ռեգիստր
Աղյուսակ 16. Single Data Rate Output Register .sdc Command Examples
| Հրաման | Հրաման Example | Նկարագրություն |
| create_clock և create_generated_clock | create_clock -name sdr_out_clk -ժամկետը «100 ՄՀց» sdr_out_clk create_generated_clock -source sdr_out_clk -անունը sdr_out_outclk sdr_out_outclk |
Ստեղծեք աղբյուրի ժամացույցը և ելքային ժամացույցը փոխանցելու համար: |
| set_output_delay | set_output_delay -clock sdr_out_clk 0.45 sdr_out_data |
Հանձնարարում է ժամանակի անալիզատորին վերլուծել ելքային տվյալները՝ փոխանցելու համար ելքային ժամացույցի համեմատ: |
Full-Rate կամ Half-Rate DDIO ելքային ռեգիստր
Ամբողջական և կես դրույքաչափով DDIO ելքային ռեգիստրների ելքային կողմը նույնն է:
Աղյուսակ 17. DDIO ելքային ռեգիստր .sdc Հրաման Examples
| Հրաման | Հրաման Example | Նկարագրություն |
| create_clock և create_generated_clock | create_clock -name ddio_out_fr_clk - «200 ՄՀց» ժամանակաշրջան ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -անուն ddio_out_fr_outclk ddio_out_fr_outclk |
Ստեղծեք ժամացույցները DDIO-ին, իսկ ժամացույցը՝ փոխանցելու համար: |
| set_output_delay | set_output_delay -ժամացույց ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -ժամացույց ddio_out_fr_outclk 0.55 ddio_out_fr_data |
Հանձնարարեք ժամանակի անալիզատորին վերլուծել դրական և բացասական տվյալները ելքային ժամացույցի համեմատ: |
| set_false_path | set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk |
Հանձնարարեք ժամանակի անալիզատորին անտեսել աղբյուրի ժամացույցի բարձրացող եզրը ելքային ժամացույցի անկման եզրին, իսկ աղբյուրի ժամացույցի անկման եզրը՝ ելքային ժամացույցի բարձրացող եզրին: |
Ժամկետների փակման ուղեցույցներ
GPIO մուտքագրման ռեգիստրների համար մուտքային I/O փոխանցումը, ամենայն հավանականությամբ, կտապալի պահման ժամանակը, եթե դուք չեք սահմանել մուտքի հետաձգման շղթան: Այս ձախողման պատճառն այն է, որ ժամացույցի ուշացումը ավելի մեծ է, քան տվյալների ուշացումը:
Պահման ժամանակը բավարարելու համար մուտքագրման տվյալների ուղու վրա ավելացրեք ուշացում՝ օգտագործելով մուտքի հետաձգման շղթան: Ընդհանուր առմամբ, մուտքի հետաձգման շղթան մոտ 60 վրկ է մեկ քայլի համար 1 արագության աստիճանում: Մուտքի հետաձգման շղթայի մոտավոր կարգավորում ստանալու համար ժամանակն անցնելու համար, բացասական պահման թուլացումը բաժանեք 60 վրկ-ի:
Այնուամենայնիվ, եթե I/O PLL-ը վարում է GPIO մուտքագրման ռեգիստրների ժամացույցները (պարզ ռեգիստր կամ DDIO ռեժիմ), կարող եք փոխհատուցման ռեժիմը սահմանել աղբյուրի համաժամանակյա ռեժիմին: Սարքավորողը կփորձի կարգավորել I/O PLL-ը ավելի լավ կարգավորելու համար և թույլ կպահի մուտքային I/O ժամանակի վերլուծության համար:
GPIO-ի ելքի և ելքի միացման ռեգիստրների համար դուք կարող եք ուշացում ավելացնել ելքային տվյալներին և ժամացույցին՝ օգտագործելով ելքային և ելքային միացման հետաձգման շղթաները:
- Եթե նկատում եք կարգաբերման ժամանակի խախտում, կարող եք ավելացնել ելքային ժամացույցի հետաձգման շղթայի կարգավորումը:
- Եթե նկատում եք պահման ժամանակի խախտում, կարող եք ավելացնել ելքային տվյալների հետաձգման շղթայի կարգավորումը:
GPIO Intel FPGA IP դիզայն Examples
GPIO IP միջուկը կարող է առաջացնել դիզայն նախկինումamples, որոնք համապատասխանում են ձեր IP-ի կազմաձևին պարամետրերի խմբագրիչում: Դուք կարող եք օգտագործել այս դիզայնը նախկինումamples որպես հղումներ IP միջուկի և սիմուլյացիաներում ակնկալվող վարքագծի օրինականացման համար:
Դուք կարող եք ստեղծել դիզայնը նախկինումamples GPIO IP հիմնական պարամետրերի խմբագրիչից: Ձեր ուզած պարամետրերը սահմանելուց հետո կտտացրեք Ստեղծել Example Դիզայն. IP միջուկը ստեղծում է դիզայնը նախկինումampաղբյուրը files ձեր նշած գրացուցակում:
Նկար 16. Աղբյուր Files գեներացված դիզայնում Example Directory
Նշում. .qsys fileՆախագծման ժամանակ ներքին օգտագործման համար են, օրինակampմիայն սերունդ. Դուք չեք կարող խմբագրել այս .qsys-ը files.
GPIO IP Core սինթեզվող Intel Quartus Prime Design Example
Սինթեզվող դիզայնը օրինակample-ը հավաքագրման համար պատրաստ Platform Designer համակարգ է, որը կարող եք ներառել Intel Quartus Prime նախագծում:
Դիզայնի ստեղծում և օգտագործում Example
Սինթեզվող Intel Quartus Prime դիզայնի գեներացման համար նախկինումampաղբյուրից files, գործարկեք հետևյալ հրամանը դիզայնում, օրինակample տեղեկատու:
quartus_sh -t make_qii_design.tcl
Օգտագործման ճշգրիտ սարքը նշելու համար գործարկեք հետևյալ հրամանը.
quartus_sh -t make_qii_design.tcl [սարքի_անուն]
TCL սկրիպտը ստեղծում է qii գրացուցակ, որը պարունակում է ed_synth.qpf նախագիծը file. Դուք կարող եք բացել և կազմել այս նախագիծը Intel Quartus Prime ծրագրաշարում:
GPIO IP Core Simulation Design Example
Մոդելավորման ձևավորում, օրինակample-ն օգտագործում է ձեր GPIO IP-ի հիմնական պարամետրի կարգավորումները՝ սիմուլյացիայի դրայվերին միացված IP օրինակը կառուցելու համար: Վարորդը ստեղծում է պատահական երթևեկություն և ներքին կերպով ստուգում է ելքային տվյալների օրինականությունը:
Օգտագործելով դիզայնը, օրինակampԴուք կարող եք սիմուլյացիա գործարկել՝ օգտագործելով մեկ հրաման՝ կախված ձեր օգտագործած սիմուլյատորից: Մոդելավորումը ցույց է տալիս, թե ինչպես կարող եք օգտագործել GPIO IP միջուկը:
Դիզայնի ստեղծում և օգտագործում Example
Մոդելավորման դիզայն ստեղծելու համար, օրինակampաղբյուրից files Verilog սիմուլյատորի համար գործարկեք հետևյալ հրամանը դիզայնում, օրինակample տեղեկատու:
quartus_sh -t make_sim_design.tcl
Մոդելավորման դիզայն ստեղծելու համար, օրինակampաղբյուրից files VHDL սիմուլյատորի համար գործարկեք հետևյալ հրամանը դիզայնում, օրինակample տեղեկատու:
quartus_sh -t make_sim_design.tcl VHDL
TCL սկրիպտը ստեղծում է sim գրացուցակ, որը պարունակում է ենթադիրեկտորիաներ՝ յուրաքանչյուր աջակցվող սիմուլյացիոն գործիքի համար: Դուք կարող եք գտնել յուրաքանչյուր սիմուլյացիոն գործիքի սցենարները համապատասխան գրացուցակներում:
IP միգրացիոն հոսք Arria V, Cyclone V և Stratix V սարքերի համար
IP միգրացիայի հոսքը թույլ է տալիս տեղափոխել Arria V, Cyclone V և Stratix V սարքերի ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR և ALTIOBUF IP միջուկները Intel Arria 10 և Intel Cyclone 10 GX սարքերի GPIO IP միջուկ:
IP միգրացիայի այս հոսքը կարգավորում է GPIO IP միջուկը, որպեսզի համապատասխանի ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR և ALTIOBUF IP միջուկների կարգավորումներին, ինչը թույլ է տալիս վերականգնել IP միջուկը:
Նշում. որոշ IP միջուկներ աջակցում են IP միգրացիայի հոսքը միայն հատուկ ռեժիմներում: Եթե ձեր IP միջուկը գտնվում է չաջակցվող ռեժիմում, ապա ձեզ հարկավոր է գործարկել IP պարամետրի խմբագրիչը GPIO IP միջուկի համար և կարգավորել IP միջուկը ձեռքով:
Ձեր ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR և ALTIOBUF IP միջուկների տեղափոխում
Ձեր ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR և ALTIOBUF IP միջուկները GPIO Intel FPGA IP IP միջուկ տեղափոխելու համար հետևեք հետևյալ քայլերին.
- Բացեք ձեր ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR կամ ALTIOBUF IP միջուկը IP պարամետրի խմբագրիչում:
- -ում Ներկայումս ընտրված սարքերի ընտանիքը, ընտրել Intel Arria 10 or Intel Cyclone 10 GX.
- Սեղմեք Ավարտել GPIO IP-ի պարամետրի խմբագրիչը բացելու համար:
IP պարամետրի խմբագրիչը կարգավորում է GPIO IP-ի հիմնական կարգավորումները, որոնք նման են ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR կամ ALTIOBUF հիմնական կարգավորումներին: - Եթե երկուսի միջև անհամատեղելի պարամետրեր կան, ընտրեք նոր աջակցվող կարգավորումներ.
- Սեղմեք Ավարտել IP միջուկը վերականգնելու համար:
- Փոխարինեք ձեր ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR կամ ALTIOBUF IP հիմնական օրինակը RTL-ում GPIO IP միջուկով:
Նշում. GPIO IP հիմնական նավահանգիստների անունները կարող են չհամընկնել ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR կամ ALTIOBUF IP հիմնական նավահանգիստների անուններին: Հետևաբար, օրինակում IP-ի հիմնական անունը պարզապես փոխելը կարող է բավարար չլինել:
Առնչվող տեղեկատվություն
Մուտքային և ելքային ավտոբուս Բարձր և ցածր բիթ 12-րդ էջում
Ուղեցույց. Փոխանակեք datain_h և datain_l նավահանգիստները Տեղափոխված IP-ում
Երբ ձեր GPIO IP-ն տեղափոխում եք նախորդ սարքերից GPIO IP միջուկ, կարող եք միացնել Օգտագործեք հին վերին մակարդակի նավահանգիստների անունները տարբերակ GPIO IP-ի հիմնական պարամետրերի խմբագրիչում: Այնուամենայնիվ, GPIO IP միջուկում այս նավահանգիստների վարքագիծը տարբերվում է Stratix V, Arria V և Cyclone V սարքերի համար օգտագործվող IP միջուկներից:
GPIO IP միջուկը մղում է այս նավահանգիստները այս ժամացույցի եզրերի ելքային ռեգիստրներին.
- datain_h - outclock-ի բարձրացող եզրին
- datain_l - outclock-ի անկման եզրին
Եթե դուք տեղափոխել եք ձեր GPIO IP-ն Stratix V, Arria V և Cyclone V սարքերից, փոխեք datain_h և datain_l նավահանգիստները GPIO IP-ի միջուկի կողմից ստեղծված IP-ի օրինականացման ժամանակ:
Առնչվող տեղեկատվություն
Մուտքային և ելքային ավտոբուս Բարձր և ցածր բիթ 12-րդ էջում
GPIO Intel FPGA IP Օգտագործողի ուղեցույց Արխիվներ
IP տարբերակները նույնն են, ինչ Intel Quartus Prime Design Suite ծրագրային ապահովման տարբերակները մինչև v19.1: Intel Quartus Prime Design Suite ծրագրային ապահովման 19.2 կամ ավելի նոր տարբերակից IP միջուկներն ունեն IP տարբերակման նոր սխեմա:
Եթե IP-ի հիմնական տարբերակը նշված չէ, ապա կիրառվում է նախորդ IP-ի հիմնական տարբերակի օգտագործման ուղեցույցը:
|
IP Core տարբերակը |
Օգտագործողի ուղեցույց |
| 20.0.0 | GPIO Intel FPGA IP Օգտագործողի ուղեցույց՝ Intel Arria 10 և Intel Cyclone 10 GX սարքեր |
| 19.3.0 | GPIO Intel FPGA IP Օգտագործողի ուղեցույց՝ Intel Arria 10 և Intel Cyclone 10 GX սարքեր |
| 19.3.0 | GPIO Intel FPGA IP Օգտագործողի ուղեցույց՝ Intel Arria 10 և Intel Cyclone 10 GX սարքեր |
| 18.1 | GPIO Intel FPGA IP Օգտագործողի ուղեցույց՝ Intel Arria 10 և Intel Cyclone 10 GX սարքեր |
| 18.0 | GPIO Intel FPGA IP Օգտագործողի ուղեցույց՝ Intel Arria 10 և Intel Cyclone 10 GX սարքեր |
| 17.1 | Intel FPGA GPIO IP Core Օգտագործողի ուղեցույց |
| 17.0 | Altera GPIO IP Core Օգտագործողի ուղեցույց |
| 16.1 | Altera GPIO IP Core Օգտագործողի ուղեցույց |
| 16.0 | Altera GPIO IP Core Օգտագործողի ուղեցույց |
| 14.1 | Altera GPIO Megafunction Օգտագործողի ուղեցույց |
| 13.1 | Altera GPIO Megafunction Օգտագործողի ուղեցույց |
Փաստաթղթերի վերանայման պատմություն GPIO Intel FPGA IP-ի օգտագործման ուղեցույց. Intel Arria 10 և Intel Cyclone 10 GX սարքեր
|
Փաստաթղթի տարբերակը |
Intel Quartus Prime տարբերակը | IP տարբերակ |
Փոփոխություններ |
|
2021.07.15 |
21.2 |
20.0.0 |
Թարմացվել է գծապատկերը, որը ցույց է տալիս պարզեցվածը view միակողմանի GPIO մուտքագրման ուղի՝ dout[0]-ը dout[3]-ի և dout[3]-ի մինչև dout[0]-ի թարմացման համար: |
|
2021.03.29 |
21.1 |
20.0.0 |
GPIO IP տարբերակի համարը թարմացվել է մինչև 20.0.0: |
|
2021.03.12 |
20.4 |
19.3.0 |
Թարմացվել է IP-ի միգրացիայի ուղեցույցը, որպեսզի նշվի, որ GPIO IP-ն վարում է datain_h-ը բարձրացող եզրին, իսկ datain_l-ը՝ իջնող եզրին: |
|
2019.10.01 |
19.3 |
19.3.0 |
Ուշացման տարրերի մասին թեմայում .qsf հանձնարարության կոդերում ուղղվել է տպագրական սխալ: |
|
2019.03.04 |
18.1 |
18.1 |
Մուտքի ուղու և ելքի և ելքի միացման ուղիների մասին թեմաներում՝
|
|
2018.08.28 |
18.0 |
18.0 |
|
| Ամսաթիվ | Տարբերակ | Փոփոխություններ |
| 2017 թվականի նոյեմբեր | 2017.11.06 |
|
| 2017 թվականի մայիս | 2017.05.08 |
|
| 2016 թվականի հոկտեմբեր | 2016.10.31 |
|
| Օգոստոս 2016 | 2016.08.05 |
|
| Օգոստոս 2014 | 2014.08.18 |
|
| 2013 թվականի նոյեմբեր | 2013.11.29 | Նախնական թողարկում. |
GPIO Intel FPGA IP Օգտագործողի ուղեցույց՝ Intel Arria 10 և Intel Cyclone 10 GX սարքեր
Փաստաթղթեր / ռեսուրսներ
 |
intel GPIO Intel FPGA IP [pdf] Օգտագործողի ուղեցույց GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP |
