GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ

GPIO Intel® FPGA IP ਕੋਰ ਆਮ ਉਦੇਸ਼ I/O (GPIO) ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਅਤੇ ਭਾਗਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਤੁਸੀਂ ਆਮ ਐਪਲੀਕੇਸ਼ਨਾਂ ਵਿੱਚ GPIOs ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ ਜੋ ਟ੍ਰਾਂਸਸੀਵਰ, ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ, ਜਾਂ LVDS ਲਈ ਖਾਸ ਨਹੀਂ ਹਨ।

GPIO IP ਕੋਰ ਸਿਰਫ਼ Intel Arria® 10 ਅਤੇ Intel Cyclone® 10 GX ਡਿਵਾਈਸਾਂ ਲਈ ਉਪਲਬਧ ਹੈ। ਜੇਕਰ ਤੁਸੀਂ Stratix® V, Arria V, ਜਾਂ Cyclone V ਡਿਵਾਈਸਾਂ ਤੋਂ ਡਿਜ਼ਾਈਨ ਮਾਈਗ੍ਰੇਟ ਕਰ ਰਹੇ ਹੋ, ਤਾਂ ਤੁਹਾਨੂੰ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਜਾਂ ALTIOBUF IP ਕੋਰਾਂ ਨੂੰ ਮਾਈਗ੍ਰੇਟ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

ਪੰਨਾ 22 'ਤੇ ਅਰਰੀਆ V, ਚੱਕਰਵਾਤ V, ਅਤੇ ਸਟ੍ਰੈਟਿਕਸ V ਡਿਵਾਈਸਾਂ ਲਈ IP ਮਾਈਗ੍ਰੇਸ਼ਨ ਪ੍ਰਵਾਹ

Intel Stratix 10 I/O ਲਾਗੂ ਕਰਨ ਲਈ ਗਾਈਡਾਂ
Intel Stratix 10 ਡਿਵਾਈਸਾਂ ਲਈ GPIOIP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
Intel FPGA IP ਕੋਰ ਦੀ ਜਾਣ-ਪਛਾਣ
ਸਾਰੇ Intel FPGA IP ਕੋਰਾਂ ਬਾਰੇ ਆਮ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ, ਜਿਸ ਵਿੱਚ ਪੈਰਾਮੀਟਰਾਈਜ਼ਿੰਗ, ਬਣਾਉਣਾ, ਅੱਪਗਰੇਡ ਕਰਨਾ ਅਤੇ IP ਕੋਰਾਂ ਦੀ ਨਕਲ ਕਰਨਾ ਸ਼ਾਮਲ ਹੈ।

ਸੰਸਕਰਣ-ਸੁਤੰਤਰ IP ਅਤੇ Qsys ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟਾਂ ਬਣਾਉਣਾ
ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟਾਂ ਬਣਾਓ ਜਿਨ੍ਹਾਂ ਨੂੰ ਸੌਫਟਵੇਅਰ ਜਾਂ IP ਸੰਸਕਰਣ ਅੱਪਗਰੇਡਾਂ ਲਈ ਮੈਨੂਅਲ ਅੱਪਡੇਟ ਦੀ ਲੋੜ ਨਹੀਂ ਹੈ।
ਪ੍ਰੋਜੈਕਟ ਪ੍ਰਬੰਧਨ ਵਧੀਆ ਅਭਿਆਸ
ਤੁਹਾਡੇ ਪ੍ਰੋਜੈਕਟ ਅਤੇ IP ਦੇ ਕੁਸ਼ਲ ਪ੍ਰਬੰਧਨ ਅਤੇ ਪੋਰਟੇਬਿਲਟੀ ਲਈ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ files.

GPIO Intel FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵ ਪੰਨਾ 24 'ਤੇ
GPIO IP ਕੋਰ ਦੇ ਪਿਛਲੇ ਸੰਸਕਰਣਾਂ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡਾਂ ਦੀ ਇੱਕ ਸੂਚੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
ਡਬਲ ਡਾਟਾ ਰੇਟ I/O (ALTDDIO_IN, ALTDIO_OUT, ਅਤੇ ALTDIO_BIDIR) IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ

I/O ਬਫਰ (ALTIOBUF) IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ

GPIO Intel FPGA IP ਲਈ ਜਾਣਕਾਰੀ ਜਾਰੀ ਕਰੋ

Intel FPGA IP ਸੰਸਕਰਣ v19.1 ਤੱਕ Intel Quartus® Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣਾਂ ਨਾਲ ਮੇਲ ਖਾਂਦੇ ਹਨ। Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 19.2 ਵਿੱਚ ਸ਼ੁਰੂ ਕਰਦੇ ਹੋਏ, Intel FPGA IP ਦੀ ਇੱਕ ਨਵੀਂ ਸੰਸਕਰਣ ਯੋਜਨਾ ਹੈ।

ਇੰਟੇਲ ਕਾਰਪੋਰੇਸ਼ਨ. ਸਾਰੇ ਹੱਕ ਰਾਖਵੇਂ ਹਨ. Intel, Intel ਲੋਗੋ, ਅਤੇ ਹੋਰ Intel ਚਿੰਨ੍ਹ Intel ਕਾਰਪੋਰੇਸ਼ਨ ਜਾਂ ਇਸਦੀਆਂ ਸਹਾਇਕ ਕੰਪਨੀਆਂ ਦੇ ਟ੍ਰੇਡਮਾਰਕ ਹਨ। Intel ਆਪਣੇ FPGA ਅਤੇ ਸੈਮੀਕੰਡਕਟਰ ਉਤਪਾਦਾਂ ਦੇ ਪ੍ਰਦਰਸ਼ਨ ਨੂੰ Intel ਦੀ ਸਟੈਂਡਰਡ ਵਾਰੰਟੀ ਦੇ ਅਨੁਸਾਰ ਮੌਜੂਦਾ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਲਈ ਵਾਰੰਟ ਦਿੰਦਾ ਹੈ, ਪਰ ਬਿਨਾਂ ਨੋਟਿਸ ਦੇ ਕਿਸੇ ਵੀ ਸਮੇਂ ਕਿਸੇ ਵੀ ਉਤਪਾਦ ਅਤੇ ਸੇਵਾਵਾਂ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰਨ ਦਾ ਅਧਿਕਾਰ ਰਾਖਵਾਂ ਰੱਖਦਾ ਹੈ। ਇੰਟੇਲ ਇੱਥੇ ਵਰਣਿਤ ਕਿਸੇ ਵੀ ਜਾਣਕਾਰੀ, ਉਤਪਾਦ, ਜਾਂ ਸੇਵਾ ਦੀ ਅਰਜ਼ੀ ਜਾਂ ਵਰਤੋਂ ਤੋਂ ਪੈਦਾ ਹੋਣ ਵਾਲੀ ਕੋਈ ਜ਼ਿੰਮੇਵਾਰੀ ਜਾਂ ਜ਼ਿੰਮੇਵਾਰੀ ਨਹੀਂ ਲੈਂਦਾ, ਸਿਵਾਏ ਇੰਟੇਲ ਦੁਆਰਾ ਲਿਖਤੀ ਤੌਰ 'ਤੇ ਸਪੱਸ਼ਟ ਤੌਰ 'ਤੇ ਸਹਿਮਤ ਹੋਏ। Intel ਗਾਹਕਾਂ ਨੂੰ ਕਿਸੇ ਵੀ ਪ੍ਰਕਾਸ਼ਿਤ ਜਾਣਕਾਰੀ 'ਤੇ ਭਰੋਸਾ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਅਤੇ ਉਤਪਾਦਾਂ ਜਾਂ ਸੇਵਾਵਾਂ ਲਈ ਆਰਡਰ ਦੇਣ ਤੋਂ ਪਹਿਲਾਂ ਡਿਵਾਈਸ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਨਵੀਨਤਮ ਸੰਸਕਰਣ ਪ੍ਰਾਪਤ ਕਰਨ ਦੀ ਸਲਾਹ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ। *ਹੋਰ ਨਾਵਾਂ ਅਤੇ ਬ੍ਰਾਂਡਾਂ 'ਤੇ ਦੂਜਿਆਂ ਦੀ ਸੰਪਤੀ ਵਜੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।

ISO 9001:2015 ਰਜਿਸਟਰਡ

Intel FPGA IP ਸੰਸਕਰਣ (XYZ) ਨੰਬਰ ਹਰੇਕ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ ਦੇ ਨਾਲ ਬਦਲ ਸਕਦਾ ਹੈ। ਵਿੱਚ ਇੱਕ ਤਬਦੀਲੀ:

X IP ਦੇ ਇੱਕ ਵੱਡੇ ਸੰਸ਼ੋਧਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਜੇਕਰ ਤੁਸੀਂ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਨੂੰ ਅੱਪਡੇਟ ਕਰਦੇ ਹੋ, ਤਾਂ ਤੁਹਾਨੂੰ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਉਣਾ ਪਵੇਗਾ।

Y ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਵਿੱਚ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਸ਼ਾਮਲ ਹਨ। ਇਹਨਾਂ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਆਪਣੇ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਓ।
Z ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਵਿੱਚ ਮਾਮੂਲੀ ਤਬਦੀਲੀਆਂ ਸ਼ਾਮਲ ਹਨ। ਇਹਨਾਂ ਤਬਦੀਲੀਆਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਆਪਣੇ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਓ।

ਸਾਰਣੀ 1. GPIO Intel FPGA IP ਕੋਰ ਮੌਜੂਦਾ ਰੀਲੀਜ਼ ਜਾਣਕਾਰੀ

ਆਈਟਮ	ਵਰਣਨ
IP ਸੰਸਕਰਣ	20.0.0
Intel Quartus Prime ਸੰਸਕਰਣ	21.2
ਰਿਹਾਈ ਤਾਰੀਖ	2021.06.23

GPIO Intel FPGA IP ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ

GPIO IP ਕੋਰ ਵਿੱਚ ਡਿਵਾਈਸ I/O ਬਲਾਕਾਂ ਦਾ ਸਮਰਥਨ ਕਰਨ ਲਈ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਸ਼ਾਮਲ ਹਨ। ਤੁਸੀਂ GPIO IP ਕੋਰ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨ ਲਈ Intel Quartus Prime ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ।

GPIO IP ਕੋਰ ਇਹ ਭਾਗ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ:

ਡਬਲ ਡਾਟਾ ਰੇਟ ਇਨਪੁਟ/ਆਊਟਪੁੱਟ (DDIO) - ਇੱਕ ਡਿਜੀਟਲ ਕੰਪੋਨੈਂਟ ਜੋ ਇੱਕ ਸੰਚਾਰ ਚੈਨਲ ਦੀ ਡਾਟਾ ਦਰ ਨੂੰ ਦੁੱਗਣਾ ਜਾਂ ਅੱਧਾ ਕਰ ਦਿੰਦਾ ਹੈ।

ਦੇਰੀ ਚੇਨ— ਖਾਸ ਦੇਰੀ ਕਰਨ ਅਤੇ I/O ਟਾਈਮਿੰਗ ਬੰਦ ਕਰਨ ਵਿੱਚ ਸਹਾਇਤਾ ਕਰਨ ਲਈ ਦੇਰੀ ਚੇਨਾਂ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ।
I/O ਬਫਰ—ਪੈਡਾਂ ਨੂੰ FPGA ਨਾਲ ਕਨੈਕਟ ਕਰੋ।

GPIO Intel FPGA IP ਡਾਟਾ ਪਾਥ

ਚਿੱਤਰ 1. ਉੱਚ-ਪੱਧਰੀ View ਸਿੰਗਲ-ਐਂਡ GPIO ਦਾ

ਸਾਰਣੀ 2. GPIO IP ਕੋਰ ਡਾਟਾ ਪਾਥ ਮੋਡਸ

ਡਾਟਾ ਮਾਰਗ	ਰਜਿਸਟਰ ਮੋਡ
	ਬਾਈਪਾਸ	ਸਧਾਰਨ ਰਜਿਸਟਰ	DDR I/O
	ਬਾਈਪਾਸ	ਸਧਾਰਨ ਰਜਿਸਟਰ	ਪੂਰਾ-ਦਰ	ਅੱਧਾ-ਦਰ
ਇੰਪੁੱਟ	ਡਾਟਾ ਸਾਰੇ ਡਬਲ ਡਾਟਾ ਰੇਟ I/Os (DDIOs) ਨੂੰ ਬਾਈਪਾਸ ਕਰਦੇ ਹੋਏ, ਦੇਰੀ ਤੱਤ ਤੋਂ ਕੋਰ ਤੱਕ ਜਾਂਦਾ ਹੈ।	ਪੂਰੇ ਰੇਟ ਵਾਲੇ DDIO ਅੱਧੇ ਦਰਜੇ ਵਾਲੇ DDIO ਨੂੰ ਬਾਈਪਾਸ ਕਰਦੇ ਹੋਏ ਇੱਕ ਸਧਾਰਨ ਰਜਿਸਟਰ ਦੇ ਤੌਰ 'ਤੇ ਕੰਮ ਕਰਦਾ ਹੈ। ਫਿਟਰ ਚੋਣ ਕਰਦਾ ਹੈ ਕਿ ਕੀ ਰਜਿਸਟਰ ਨੂੰ I/O ਵਿੱਚ ਪੈਕ ਕਰਨਾ ਹੈ ਜਾਂ ਰਜਿਸਟਰ ਨੂੰ ਕੋਰ ਵਿੱਚ ਲਾਗੂ ਕਰਨਾ ਹੈ, ਖੇਤਰ ਅਤੇ ਸਮੇਂ ਦੇ ਵਪਾਰ-ਆਫ ਦੇ ਅਧਾਰ 'ਤੇ।	ਪੂਰੀ ਦਰ ਵਾਲੇ DDIO ਅੱਧੇ-ਰੇਟ DDIO ਨੂੰ ਛੱਡ ਕੇ, ਇੱਕ ਨਿਯਮਤ DDIO ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ।	ਪੂਰੀ ਦਰ ਦਾ DDIO ਇੱਕ ਨਿਯਮਤ DDIO ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ। ਅੱਧੇ-ਦਰ ਦੇ DDIO ਪੂਰੇ-ਦਰ ਦੇ ਡੇਟਾ ਨੂੰ ਅੱਧੇ-ਰੇਟ ਡੇਟਾ ਵਿੱਚ ਬਦਲਦੇ ਹਨ।
ਆਉਟਪੁੱਟ	ਡੇਟਾ ਸਾਰੇ DDIO ਨੂੰ ਬਾਈਪਾਸ ਕਰਦੇ ਹੋਏ, ਕੋਰ ਤੋਂ ਸਿੱਧਾ ਦੇਰੀ ਤੱਤ ਤੱਕ ਜਾਂਦਾ ਹੈ।	ਪੂਰੇ ਰੇਟ ਵਾਲੇ DDIO ਅੱਧੇ ਦਰਜੇ ਵਾਲੇ DDIO ਨੂੰ ਬਾਈਪਾਸ ਕਰਦੇ ਹੋਏ ਇੱਕ ਸਧਾਰਨ ਰਜਿਸਟਰ ਦੇ ਤੌਰ 'ਤੇ ਕੰਮ ਕਰਦਾ ਹੈ। ਫਿਟਰ ਚੋਣ ਕਰਦਾ ਹੈ ਕਿ ਕੀ ਰਜਿਸਟਰ ਨੂੰ I/O ਵਿੱਚ ਪੈਕ ਕਰਨਾ ਹੈ ਜਾਂ ਰਜਿਸਟਰ ਨੂੰ ਕੋਰ ਵਿੱਚ ਲਾਗੂ ਕਰਨਾ ਹੈ, ਖੇਤਰ ਅਤੇ ਸਮੇਂ ਦੇ ਵਪਾਰ-ਆਫ ਦੇ ਅਧਾਰ 'ਤੇ।	ਪੂਰੀ ਦਰ ਵਾਲੇ DDIO ਅੱਧੇ-ਰੇਟ DDIO ਨੂੰ ਛੱਡ ਕੇ, ਇੱਕ ਨਿਯਮਤ DDIO ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ।	ਪੂਰੀ ਦਰ ਦਾ DDIO ਇੱਕ ਨਿਯਮਤ DDIO ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ। ਅੱਧੇ-ਦਰ ਦੇ DDIO ਪੂਰੇ-ਦਰ ਦੇ ਡੇਟਾ ਨੂੰ ਅੱਧੇ-ਰੇਟ ਡੇਟਾ ਵਿੱਚ ਬਦਲਦੇ ਹਨ।
ਦਿਸ਼ਾਯ	ਆਉਟਪੁੱਟ ਬਫਰ ਇੱਕ ਆਉਟਪੁੱਟ ਪਿੰਨ ਅਤੇ ਇੱਕ ਇਨਪੁਟ ਬਫਰ ਦੋਵਾਂ ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ।	ਪੂਰੀ ਦਰ ਦਾ DDIO ਇੱਕ ਸਧਾਰਨ ਰਜਿਸਟਰ ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ। ਆਉਟਪੁੱਟ ਬਫਰ ਇੱਕ ਆਉਟਪੁੱਟ ਪਿੰਨ ਅਤੇ ਇੱਕ ਇਨਪੁਟ ਬਫਰ ਦੋਵਾਂ ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ।	ਪੂਰੀ ਦਰ ਦਾ DDIO ਇੱਕ ਨਿਯਮਤ DDIO ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ। ਆਉਟਪੁੱਟ ਬਫਰ ਇੱਕ ਆਉਟਪੁੱਟ ਪਿੰਨ ਅਤੇ ਇੱਕ ਇਨਪੁਟ ਬਫਰ ਦੋਵਾਂ ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ। ਇਨਪੁਟ ਬਫਰ ਤਿੰਨ ਫਲਿੱਪ-ਫਲਾਪਾਂ ਦਾ ਸੈੱਟ ਚਲਾਉਂਦਾ ਹੈ।	ਪੂਰੀ ਦਰ ਦਾ DDIO ਇੱਕ ਨਿਯਮਤ DDIO ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ। ਅੱਧੇ ਦਰ ਵਾਲੇ DDIO ਪੂਰੇ-ਦਰ ਦੇ ਡੇਟਾ ਨੂੰ ਅੱਧੇ ਦਰ ਵਿੱਚ ਬਦਲਦੇ ਹਨ। ਆਉਟਪੁੱਟ ਬਫਰ ਇੱਕ ਆਉਟਪੁੱਟ ਪਿੰਨ ਅਤੇ ਇੱਕ ਇਨਪੁਟ ਬਫਰ ਦੋਵਾਂ ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ। ਇਨਪੁਟ ਬਫਰ ਤਿੰਨ ਫਲਿੱਪ-ਫਲਾਪਾਂ ਦਾ ਸੈੱਟ ਚਲਾਉਂਦਾ ਹੈ।

ਜੇਕਰ ਤੁਸੀਂ ਅਸਿੰਕ੍ਰੋਨਸ ਕਲੀਅਰ ਅਤੇ ਪ੍ਰੀ-ਸੈੱਟ ਸਿਗਨਲਾਂ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋ, ਤਾਂ ਸਾਰੇ DDIO ਇਹ ਇੱਕੋ ਜਿਹੇ ਸਿਗਨਲ ਸਾਂਝੇ ਕਰਦੇ ਹਨ।

ਅੱਧ-ਦਰ ਅਤੇ ਪੂਰੀ-ਦਰ DDIO ਵੱਖਰੀਆਂ ਘੜੀਆਂ ਨਾਲ ਜੁੜਦੇ ਹਨ। ਜਦੋਂ ਤੁਸੀਂ ਅੱਧ-ਦਰ ਅਤੇ ਪੂਰੇ-ਦਰ ਦੇ DDIOs ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋ, ਤਾਂ ਪੂਰੀ-ਦਰ ਦੀ ਘੜੀ ਅੱਧੇ-ਦਰ ਦੀ ਬਾਰੰਬਾਰਤਾ ਤੋਂ ਦੁੱਗਣੀ 'ਤੇ ਚੱਲਦੀ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ। ਤੁਸੀਂ ਸਮੇਂ ਦੀਆਂ ਲੋੜਾਂ ਨੂੰ ਪੂਰਾ ਕਰਨ ਲਈ ਵੱਖ-ਵੱਖ ਪੜਾਅ ਸਬੰਧਾਂ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਪੰਨਾ 12 'ਤੇ ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬੱਸ ਹਾਈ ਅਤੇ ਲੋਅ ਬਿਟਸ

ਇਨਪੁਟ ਮਾਰਗ

ਪੈਡ ਇਨਪੁਟ ਬਫਰ ਨੂੰ ਡਾਟਾ ਭੇਜਦਾ ਹੈ, ਅਤੇ ਇਨਪੁਟ ਬਫਰ ਦੇਰੀ ਤੱਤ ਨੂੰ ਫੀਡ ਕਰਦਾ ਹੈ। ਡੈਟਾ ਦੇਰੀ ਤੱਤ ਦੇ ਆਉਟਪੁੱਟ 'ਤੇ ਜਾਣ ਤੋਂ ਬਾਅਦ, ਪ੍ਰੋਗਰਾਮੇਬਲ ਬਾਈਪਾਸ ਮਲਟੀਪਲੈਕਸਰ ਵਰਤਣ ਲਈ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਅਤੇ ਮਾਰਗਾਂ ਦੀ ਚੋਣ ਕਰਦੇ ਹਨ। ਹਰੇਕ ਇਨਪੁਟ ਮਾਰਗ ਵਿੱਚ ਦੋ ਐੱਸ.tagDDIOs ਦੇ es, ਜੋ ਕਿ ਪੂਰੀ ਦਰ ਅਤੇ ਅੱਧੀ ਦਰ ਹਨ।

ਚਿੱਤਰ 2. ਸਰਲੀਕ੍ਰਿਤ View ਸਿੰਗਲ-ਐਂਡ GPIO ਇਨਪੁਟ ਪਾਥ ਦਾ

ਪੈਡ ਡਾਟਾ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ।
DDIO IN (1) ck_fr ਦੇ ਵਧਦੇ ਅਤੇ ਡਿੱਗਦੇ ਕਿਨਾਰਿਆਂ 'ਤੇ ਡੇਟਾ ਨੂੰ ਕੈਪਚਰ ਕਰਦਾ ਹੈ ਅਤੇ ਡੇਟਾ, ਸਿਗਨਲ (A) ਅਤੇ (B) ਨੂੰ ਹੇਠਾਂ ਦਿੱਤੇ ਵੇਵਫਾਰਮ ਚਿੱਤਰ ਵਿੱਚ, ਸਿੰਗਲ ਡੇਟਾ ਦਰ 'ਤੇ ਭੇਜਦਾ ਹੈ।

DDIO IN (2) ਅਤੇ DDIO IN (3) ਡਾਟਾ ਦਰ ਨੂੰ ਅੱਧਾ ਕਰ ਦਿੰਦੇ ਹਨ।
ਡਾਉਟ [3:0] ਅੱਧੇ ਦਰ ਵਾਲੀ ਬੱਸ ਦੇ ਰੂਪ ਵਿੱਚ ਡੇਟਾ ਪੇਸ਼ ਕਰਦਾ ਹੈ।

ਚਿੱਤਰ 3. ਅੱਧ-ਦਰ ਪਰਿਵਰਤਨ ਦੇ ਨਾਲ ਡੀਡੀਆਈਓ ਮੋਡ ਵਿੱਚ ਇਨਪੁਟ ਪਾਥ ਵੇਵਫਾਰਮ

ਇਸ ਅੰਕੜੇ ਵਿੱਚ, ਡੈਟਾ ਡਬਲ ਡਾਟਾ ਦਰ 'ਤੇ ਫੁੱਲ-ਰੇਟ ਕਲਾਕ ਤੋਂ ਸਿੰਗਲ ਡਾਟਾ ਦਰ 'ਤੇ ਅੱਧ-ਦਰ ਦੀ ਘੜੀ ਤੱਕ ਜਾਂਦਾ ਹੈ। ਡਾਟਾ ਦਰ ਨੂੰ ਚਾਰ ਨਾਲ ਵੰਡਿਆ ਜਾਂਦਾ ਹੈ ਅਤੇ ਬੱਸ ਦਾ ਆਕਾਰ ਉਸੇ ਅਨੁਪਾਤ ਨਾਲ ਵਧਾਇਆ ਜਾਂਦਾ ਹੈ। GPIO IP ਕੋਰ ਦੁਆਰਾ ਸਮੁੱਚਾ ਥ੍ਰੁਪੁੱਟ ਅਜੇ ਵੀ ਬਦਲਿਆ ਨਹੀਂ ਹੈ।

ਵੱਖ-ਵੱਖ ਸਿਗਨਲਾਂ ਦੇ ਵਿਚਕਾਰ ਅਸਲ ਸਮੇਂ ਦਾ ਸਬੰਧ ਖਾਸ ਡਿਜ਼ਾਈਨ, ਦੇਰੀ ਅਤੇ ਪੜਾਵਾਂ ਦੇ ਆਧਾਰ 'ਤੇ ਵੱਖ-ਵੱਖ ਹੋ ਸਕਦਾ ਹੈ ਜੋ ਤੁਸੀਂ ਪੂਰੀ-ਦਰ ਅਤੇ ਅੱਧ-ਦਰ ਦੀਆਂ ਘੜੀਆਂ ਲਈ ਚੁਣਦੇ ਹੋ।

ਨੋਟ: GPIO IP ਕੋਰ ਦੋ-ਦਿਸ਼ਾਵੀ ਪਿੰਨਾਂ ਦੇ ਗਤੀਸ਼ੀਲ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਦਾ ਸਮਰਥਨ ਨਹੀਂ ਕਰਦਾ ਹੈ। ਉਹਨਾਂ ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਜਿਹਨਾਂ ਨੂੰ ਦੋ-ਦਿਸ਼ਾਵੀ ਪਿੰਨਾਂ ਦੀ ਗਤੀਸ਼ੀਲ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ, ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਵੇਖੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

ਪੈਰਲਲ ਇੰਟਰਫੇਸ ਲਈ PHY ਲਾਈਟ Intel FPGA IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Stratix 10, Intel Arria 10, ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ
ਉਹਨਾਂ ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਜਿਹਨਾਂ ਨੂੰ ਦੋ-ਦਿਸ਼ਾਵੀ ਪਿੰਨਾਂ ਲਈ ਗਤੀਸ਼ੀਲ OCT ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ।

ਆਉਟਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੰਨਾ 7 'ਤੇ ਪਾਥ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ

ਆਉਟਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਯੋਗ ਮਾਰਗ

ਆਉਟਪੁੱਟ ਦੇਰੀ ਤੱਤ ਆਉਟਪੁੱਟ ਬਫਰ ਦੁਆਰਾ ਪੈਡ ਨੂੰ ਡਾਟਾ ਭੇਜਦਾ ਹੈ.

ਹਰੇਕ ਆਉਟਪੁੱਟ ਮਾਰਗ ਵਿੱਚ ਦੋ ਐਸtagDDIOs ਦੇ es, ਜੋ ਅੱਧੇ-ਦਰ ਅਤੇ ਪੂਰੇ-ਦਰ ਹਨ।

ਚਿੱਤਰ 4. ਸਰਲੀਕ੍ਰਿਤ View ਸਿੰਗਲ-ਐਂਡ GPIO ਆਉਟਪੁੱਟ ਪਾਥ ਦਾ

ਚਿੱਤਰ 5. ਅੱਧੇ-ਦਰ ਪਰਿਵਰਤਨ ਦੇ ਨਾਲ DDIO ਮੋਡ ਵਿੱਚ ਆਉਟਪੁੱਟ ਪਾਥ ਵੇਵਫਾਰਮ

ਚਿੱਤਰ 6. ਸਰਲੀਕ੍ਰਿਤ View ਆਉਟਪੁੱਟ ਯੋਗ ਮਾਰਗ ਦਾ

ਆਉਟਪੁੱਟ ਪਾਥ ਅਤੇ ਆਉਟਪੁੱਟ ਯੋਗ (OE) ਮਾਰਗ ਵਿੱਚ ਅੰਤਰ ਇਹ ਹੈ ਕਿ OE ਮਾਰਗ ਵਿੱਚ ਪੂਰਾ-ਦਰ DDIO ਨਹੀਂ ਹੈ। OE ਮਾਰਗ ਵਿੱਚ ਪੈਕ-ਰਜਿਸਟਰ ਲਾਗੂਕਰਨ ਦਾ ਸਮਰਥਨ ਕਰਨ ਲਈ, ਇੱਕ ਸਧਾਰਨ ਰਜਿਸਟਰ ਫੁੱਲ-ਰੇਟ DDIO ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ। ਇਸੇ ਕਾਰਨ ਕਰਕੇ, ਸਿਰਫ ਇੱਕ ਅੱਧਾ ਦਰਜਾ DDIO ਮੌਜੂਦ ਹੈ.

OE ਮਾਰਗ ਹੇਠਾਂ ਦਿੱਤੇ ਤਿੰਨ ਬੁਨਿਆਦੀ ਢੰਗਾਂ ਵਿੱਚ ਕੰਮ ਕਰਦਾ ਹੈ:

ਬਾਈਪਾਸ—ਕੋਰ ਸਾਰੇ DDIOs ਨੂੰ ਬਾਈਪਾਸ ਕਰਦੇ ਹੋਏ, ਦੇਰੀ ਤੱਤ ਨੂੰ ਸਿੱਧਾ ਡਾਟਾ ਭੇਜਦਾ ਹੈ।
ਪੈਕਡ ਰਜਿਸਟਰ—ਅੱਧੇ ਦਰ ਵਾਲੇ DDIO ਨੂੰ ਬਾਈਪਾਸ ਕਰਦਾ ਹੈ।
ਅੱਧੇ-ਦਰ 'ਤੇ SDR ਆਉਟਪੁੱਟ—ਅੱਧੇ-ਦਰ DDIOs ਡੇਟਾ ਨੂੰ ਫੁੱਲ-ਰੇਟ ਤੋਂ ਅੱਧ-ਦਰ ਵਿੱਚ ਬਦਲਦੇ ਹਨ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

ਪੈਰਲਲ ਇੰਟਰਫੇਸ ਲਈ PHY ਲਾਈਟ Intel FPGA IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Stratix 10, Intel Arria 10, ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ
ਉਹਨਾਂ ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਜਿਹਨਾਂ ਨੂੰ ਦੋ-ਦਿਸ਼ਾਵੀ ਪਿੰਨਾਂ ਲਈ ਗਤੀਸ਼ੀਲ OCT ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ।
ਪੰਨਾ 5 'ਤੇ ਇਨਪੁਟ ਪਾਥ

GPIO Intel FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਤੁਹਾਡੇ ਦੁਆਰਾ ਨਿਰਧਾਰਤ ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ 'ਤੇ ਨਿਰਭਰ ਕਰਦਿਆਂ, GPIO IP ਕੋਰ ਲਈ ਵੱਖ-ਵੱਖ ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਉਪਲਬਧ ਹਨ।

ਚਿੱਤਰ 7. GPIO IP ਕੋਰ ਇੰਟਰਫੇਸ

ਚਿੱਤਰ 8. GPIO ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਸਾਰਣੀ 3. ਪੈਡ ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਪੈਡ ਇੰਟਰਫੇਸ GPIO IP ਕੋਰ ਤੋਂ ਪੈਡ ਤੱਕ ਭੌਤਿਕ ਕਨੈਕਸ਼ਨ ਹੈ। ਇਹ ਇੰਟਰਫੇਸ ਇੱਕ ਇੰਪੁੱਟ, ਆਉਟਪੁੱਟ ਜਾਂ ਦੋ-ਦਿਸ਼ਾ ਇੰਟਰਫੇਸ ਹੋ ਸਕਦਾ ਹੈ, ਜੋ ਕਿ IP ਕੋਰ ਸੰਰਚਨਾ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ। ਇਸ ਸਾਰਣੀ ਵਿੱਚ, SIZE IP ਕੋਰ ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਨਿਰਧਾਰਤ ਡੇਟਾ ਚੌੜਾਈ ਹੈ।

ਸਿਗਨਲ ਦਾ ਨਾਮ	ਦਿਸ਼ਾ	ਵਰਣਨ
pad_in[SIZE-1:0]	ਇੰਪੁੱਟ	ਪੈਡ ਤੋਂ ਇੰਪੁੱਟ ਸਿਗਨਲ।
pad_in_b[SIZE-1:0]	ਇੰਪੁੱਟ	ਪੈਡ ਤੋਂ ਡਿਫਰੈਂਸ਼ੀਅਲ ਇਨਪੁਟ ਸਿਗਨਲ ਦਾ ਨੈਗੇਟਿਵ ਨੋਡ। ਇਹ ਪੋਰਟ ਉਪਲਬਧ ਹੈ ਜੇਕਰ ਤੁਸੀਂ ਚਾਲੂ ਕਰਦੇ ਹੋ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕਰੋ ਵਿਕਲਪ।
ਪੈਡ_ਆਊਟ[SIZE-1:0]	ਆਉਟਪੁੱਟ	ਪੈਡ ਨੂੰ ਆਉਟਪੁੱਟ ਸਿਗਨਲ.
pad_out_b[SIZE-1:0]	ਆਉਟਪੁੱਟ	ਪੈਡ ਨੂੰ ਡਿਫਰੈਂਸ਼ੀਅਲ ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਦਾ ਨੈਗੇਟਿਵ ਨੋਡ। ਇਹ ਪੋਰਟ ਉਪਲਬਧ ਹੈ ਜੇਕਰ ਤੁਸੀਂ ਚਾਲੂ ਕਰਦੇ ਹੋ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕਰੋ ਵਿਕਲਪ।
pad_io[SIZE-1:0]	ਦਿਸ਼ਾਯ	ਪੈਡ ਦੇ ਨਾਲ ਦੁਵੱਲੀ ਸਿਗਨਲ ਕਨੈਕਸ਼ਨ।
pad_io_b[SIZE-1:0]	ਦਿਸ਼ਾਯ	ਪੈਡ ਦੇ ਨਾਲ ਵਿਭਿੰਨ ਬਾਈ-ਡਾਇਰੈਕਸ਼ਨਲ ਸਿਗਨਲ ਕਨੈਕਸ਼ਨ ਦਾ ਨਕਾਰਾਤਮਕ ਨੋਡ। ਇਹ ਪੋਰਟ ਉਪਲਬਧ ਹੈ ਜੇਕਰ ਤੁਸੀਂ ਚਾਲੂ ਕਰਦੇ ਹੋ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕਰੋ ਵਿਕਲਪ।

ਸਾਰਣੀ 4. ਡੇਟਾ ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਡਾਟਾ ਇੰਟਰਫੇਸ GPIO IP ਕੋਰ ਤੋਂ FPGA ਕੋਰ ਤੱਕ ਇੱਕ ਇਨਪੁਟ ਜਾਂ ਆਉਟਪੁੱਟ ਇੰਟਰਫੇਸ ਹੈ। ਇਸ ਸਾਰਣੀ ਵਿੱਚ, SIZE IP ਕੋਰ ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਨਿਰਧਾਰਤ ਡੇਟਾ ਚੌੜਾਈ ਹੈ।

ਸਿਗਨਲ ਦਾ ਨਾਮ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਦਿਨ[DATA_SIZE-1:0]	ਇੰਪੁੱਟ	ਆਉਟਪੁੱਟ ਜਾਂ ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਵਿੱਚ FPGA ਕੋਰ ਤੋਂ ਡੇਟਾ ਇਨਪੁਟ। DATA_SIZE ਰਜਿਸਟਰ ਮੋਡ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ: ਬਾਈਪਾਸ ਜਾਂ ਸਧਾਰਨ ਰਜਿਸਟਰ—DATA_SIZE = SIZE ਅੱਧ-ਦਰ ਦੇ ਤਰਕ ਤੋਂ ਬਿਨਾਂ DDIO—DATA_SIZE = 2 × SIZE ਅੱਧ-ਦਰ ਦੇ ਤਰਕ ਨਾਲ DDIO—DATA_SIZE = 4 × SIZE
ਡਾਉਟ[DATA_SIZE-1:0]	ਆਉਟਪੁੱਟ	ਇਨਪੁਟ ਜਾਂ ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਵਿੱਚ FPGA ਕੋਰ ਲਈ ਡੇਟਾ ਆਉਟਪੁੱਟ, DATA_SIZE ਰਜਿਸਟਰ ਮੋਡ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ: ਬਾਈਪਾਸ ਜਾਂ ਸਧਾਰਨ ਰਜਿਸਟਰ—DATA_SIZE = SIZE ਅੱਧ-ਦਰ ਦੇ ਤਰਕ ਤੋਂ ਬਿਨਾਂ DDIO—DATA_SIZE = 2 × SIZE ਅੱਧ-ਦਰ ਦੇ ਤਰਕ ਨਾਲ DDIO—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	ਇੰਪੁੱਟ	ਨਾਲ ਆਉਟਪੁੱਟ ਮੋਡ ਵਿੱਚ FPGA ਕੋਰ ਤੋਂ OE ਇੰਪੁੱਟ ਆਉਟਪੁੱਟ ਯੋਗ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ ਚਾਲੂ, ਜਾਂ ਦੋ-ਪੱਖੀ ਮੋਡ। OE ਸਰਗਰਮ ਉੱਚ ਹੈ. ਡਾਟਾ ਸੰਚਾਰਿਤ ਕਰਦੇ ਸਮੇਂ, ਇਸ ਸਿਗਨਲ ਨੂੰ 1 'ਤੇ ਸੈੱਟ ਕਰੋ। ਡਾਟਾ ਪ੍ਰਾਪਤ ਕਰਨ ਵੇਲੇ, ਇਸ ਸਿਗਨਲ ਨੂੰ 0 'ਤੇ ਸੈੱਟ ਕਰੋ। OE_SIZE ਰਜਿਸਟਰ ਮੋਡ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ: ਬਾਈਪਾਸ ਜਾਂ ਸਧਾਰਨ ਰਜਿਸਟਰ—DATA_SIZE = SIZE ਅੱਧ-ਦਰ ਦੇ ਤਰਕ ਤੋਂ ਬਿਨਾਂ DDIO—DATA_SIZE = SIZE ਅੱਧ-ਦਰ ਦੇ ਤਰਕ ਨਾਲ DDIO—DATA_SIZE = 2 × SIZE

ਸਾਰਣੀ 5. ਕਲਾਕ ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਘੜੀ ਇੰਟਰਫੇਸ ਇੱਕ ਇਨਪੁਟ ਕਲਾਕ ਇੰਟਰਫੇਸ ਹੈ। ਇਸ ਵਿੱਚ ਸੰਰਚਨਾ ਦੇ ਆਧਾਰ 'ਤੇ ਵੱਖ-ਵੱਖ ਸਿਗਨਲ ਹੁੰਦੇ ਹਨ। GPIO IP ਕੋਰ ਵਿੱਚ ਜ਼ੀਰੋ, ਇੱਕ, ਦੋ, ਜਾਂ ਚਾਰ ਕਲਾਕ ਇਨਪੁੱਟ ਹੋ ਸਕਦੇ ਹਨ। ਕਲਾਕ ਸਿਗਨਲ ਦੁਆਰਾ ਕੀਤੇ ਅਸਲ ਫੰਕਸ਼ਨ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਵੱਖ-ਵੱਖ ਸੰਰਚਨਾਵਾਂ ਵਿੱਚ ਕਲਾਕ ਪੋਰਟਾਂ ਵੱਖਰੇ ਤੌਰ 'ਤੇ ਦਿਖਾਈ ਦਿੰਦੀਆਂ ਹਨ।

ਸਿਗਨਲ ਦਾ ਨਾਮ	ਦਿਸ਼ਾ	ਵਰਣਨ
ck	ਇੰਪੁੱਟ	ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗਾਂ ਵਿੱਚ, ਇਹ ਘੜੀ ਇੱਕ ਪੈਕਡ ਰਜਿਸਟਰ ਜਾਂ ਡੀਡੀਆਈਓ ਨੂੰ ਫੀਡ ਕਰਦੀ ਹੈ ਜੇਕਰ ਤੁਸੀਂ ਅੱਧਾ ਦਰ ਤਰਕ ਪੈਰਾਮੀਟਰ। ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਵਿੱਚ, ਇਹ ਘੜੀ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗਾਂ ਲਈ ਵਿਲੱਖਣ ਘੜੀ ਹੈ ਜੇਕਰ ਤੁਸੀਂ ਬੰਦ ਕਰਦੇ ਹੋ ਇਨਪੁਟ/ਆਊਟਪੁੱਟ ਘੜੀਆਂ ਨੂੰ ਵੱਖ ਕਰੋ ਪੈਰਾਮੀਟਰ।
ck_fr	ਇੰਪੁੱਟ	ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗਾਂ ਵਿੱਚ, ਇਹ ਘੜੀਆਂ ਪੂਰੇ-ਦਰ ਅਤੇ ਅੱਧ-ਦਰ ਦੇ DDIOs ਨੂੰ ਫੀਡ ਕਰਦੀਆਂ ਹਨ ਜੇਕਰ ਤੁਹਾਡੀ ਵਾਰੀ ਅੱਧਾ ਦਰ ਤਰਕ ਪੈਰਾਮੀਟਰ। ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਵਿੱਚ, ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗ ਇਹਨਾਂ ਘੜੀਆਂ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹਨ ਜੇਕਰ ਤੁਸੀਂ ਬੰਦ ਕਰਦੇ ਹੋ ਇਨਪੁਟ/ਆਊਟਪੁੱਟ ਘੜੀਆਂ ਨੂੰ ਵੱਖ ਕਰੋ ਪੈਰਾਮੀਟਰ।
ck_hr	ਇੰਪੁੱਟ
ck_in	ਇੰਪੁੱਟ	ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਵਿੱਚ, ਇਹ ਘੜੀਆਂ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗਾਂ ਵਿੱਚ ਇੱਕ ਪੈਕਡ ਰਜਿਸਟਰ ਜਾਂ DDIO ਨੂੰ ਫੀਡ ਕਰਦੀਆਂ ਹਨ ਜੇਕਰ ਤੁਸੀਂ ਇਹ ਦੋਵੇਂ ਸੈਟਿੰਗਾਂ ਨਿਰਧਾਰਤ ਕਰਦੇ ਹੋ: ਨੂੰ ਬੰਦ ਕਰੋ ਅੱਧਾ ਦਰ ਤਰਕ ਪੈਰਾਮੀਟਰ। ਨੂੰ ਚਾਲੂ ਕਰੋ ਇਨਪੁਟ/ਆਊਟਪੁੱਟ ਘੜੀਆਂ ਨੂੰ ਵੱਖ ਕਰੋ ਪੈਰਾਮੀਟਰ।
ck_out	ਇੰਪੁੱਟ
ck_fr_in	ਇੰਪੁੱਟ	ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਵਿੱਚ, ਇਹ ਘੜੀਆਂ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗਾਂ ਵਿੱਚ ਇੱਕ ਪੂਰੀ-ਦਰ ਅਤੇ ਅੱਧ-ਦਰ ਦੇ DDIOS ਨੂੰ ਫੀਡ ਕਰਦੀਆਂ ਹਨ ਜੇਕਰ ਤੁਸੀਂ ਇਹਨਾਂ ਦੋਵਾਂ ਸੈਟਿੰਗਾਂ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦੇ ਹੋ ਨੂੰ ਚਾਲੂ ਕਰੋ ਅੱਧਾ ਦਰ ਤਰਕ ਪੈਰਾਮੀਟਰ। ਨੂੰ ਚਾਲੂ ਕਰੋ ਇਨਪੁਟ/ਆਊਟਪੁੱਟ ਘੜੀਆਂ ਨੂੰ ਵੱਖ ਕਰੋ ਪੈਰਾਮੀਟਰ। ਸਾਬਕਾ ਲਈample, ck_fr_out ਆਉਟਪੁੱਟ ਮਾਰਗ ਵਿੱਚ ਪੂਰੀ ਦਰ ਵਾਲੇ DDIO ਨੂੰ ਫੀਡ ਕਰਦਾ ਹੈ।
ck_fr_out
ck_hr_in
ck_hr_out
cke	ਇੰਪੁੱਟ	ਘੜੀ ਚਾਲੂ ਕਰੋ।

ਸਾਰਣੀ 6. ਸਮਾਪਤੀ ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਸਮਾਪਤੀ ਇੰਟਰਫੇਸ GPIO IP ਕੋਰ ਨੂੰ I/O ਬਫਰਾਂ ਨਾਲ ਜੋੜਦਾ ਹੈ।

ਸਿਗਨਲ ਦਾ ਨਾਮ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਲੜੀਵਾਰ ਨਿਯੰਤਰਣ	ਇੰਪੁੱਟ	ਟਰਮੀਨੇਸ਼ਨ ਕੰਟਰੋਲ ਬਲਾਕ (OCT) ਤੋਂ ਬਫਰਾਂ ਤੱਕ ਇਨਪੁਟ। ਇਹ ਬਫਰ ਲੜੀ ਪ੍ਰਤੀਰੋਧ ਮੁੱਲ ਨੂੰ ਸੈੱਟ ਕਰਦਾ ਹੈ।
ਸਮਾਨੰਤਰ ਨਿਯੰਤਰਣ	ਇੰਪੁੱਟ	ਟਰਮੀਨੇਸ਼ਨ ਕੰਟਰੋਲ ਬਲਾਕ (OCT) ਤੋਂ ਬਫਰਾਂ ਤੱਕ ਇਨਪੁਟ। ਇਹ ਬਫਰ ਪੈਰਲਲ ਇੰਪੀਡੈਂਸ ਵੈਲਯੂ ਸੈੱਟ ਕਰਦਾ ਹੈ।

ਸਾਰਣੀ 7. ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਰੀਸੈਟ ਕਰੋ

ਰੀਸੈਟ ਇੰਟਰਫੇਸ GPIO IP ਕੋਰ ਨੂੰ DDIOs ਨਾਲ ਜੋੜਦਾ ਹੈ।

ਸਿਗਨਲ ਦਾ ਨਾਮ	ਦਿਸ਼ਾ	ਵਰਣਨ
sclr	ਇੰਪੁੱਟ	ਸਮਕਾਲੀ ਸਾਫ਼ ਇੰਪੁੱਟ। ਜੇਕਰ ਤੁਸੀਂ sset ਨੂੰ ਚਾਲੂ ਕਰਦੇ ਹੋ ਤਾਂ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।
aclr	ਇੰਪੁੱਟ	ਅਸਿੰਕ੍ਰੋਨਸ ਸਾਫ਼ ਇੰਪੁੱਟ। ਸਰਗਰਮ ਉੱਚ. ਜੇਕਰ ਤੁਸੀਂ ਸੰਪਤੀ ਨੂੰ ਚਾਲੂ ਕਰਦੇ ਹੋ ਤਾਂ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।
ਐਸੇਟ	ਇੰਪੁੱਟ	ਅਸਿੰਕ੍ਰੋਨਸ ਸੈੱਟ ਇੰਪੁੱਟ। ਸਰਗਰਮ ਉੱਚ. ਜੇਕਰ ਤੁਸੀਂ aclr ਨੂੰ ਸਮਰੱਥ ਕਰਦੇ ਹੋ ਤਾਂ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।
sset	ਇੰਪੁੱਟ	ਸਮਕਾਲੀ ਸੈੱਟ ਇੰਪੁੱਟ। ਜੇਕਰ ਤੁਸੀਂ sclr ਨੂੰ ਸਮਰੱਥ ਕਰਦੇ ਹੋ ਤਾਂ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਪੰਨਾ 12 'ਤੇ ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬੱਸ ਹਾਈ ਅਤੇ ਲੋਅ ਬਿਟਸ

ਸਾਂਝੇ ਸਿਗਨਲ

ਇਨਪੁਟ, ਆਉਟਪੁੱਟ, ਅਤੇ OE ਮਾਰਗ ਇੱਕੋ ਜਿਹੇ ਸਪੱਸ਼ਟ ਅਤੇ ਪ੍ਰੀ-ਸੈੱਟ ਸਿਗਨਲ ਸਾਂਝੇ ਕਰਦੇ ਹਨ।

ਆਉਟਪੁੱਟ ਅਤੇ OE ਮਾਰਗ ਇੱਕੋ ਘੜੀ ਦੇ ਸੰਕੇਤਾਂ ਨੂੰ ਸਾਂਝਾ ਕਰਦੇ ਹਨ।

ਡਾਟਾ ਬਿੱਟ-ਡਾਟਾ ਇੰਟਰਫੇਸ ਲਈ ਆਰਡਰ

ਚਿੱਤਰ 9. ਡਾਟਾ ਬਿੱਟ-ਆਰਡਰ ਕਨਵੈਨਸ਼ਨ

ਇਹ ਅੰਕੜਾ din, dout ਅਤੇ oe ਡਾਟਾ ਸਿਗਨਲ ਲਈ ਬਿੱਟ-ਆਰਡਰ ਸੰਮੇਲਨ ਦਿਖਾਉਂਦਾ ਹੈ।

ਜੇਕਰ ਡੇਟਾ ਬੱਸ ਦਾ ਆਕਾਰ ਮੁੱਲ SIZE ਹੈ, ਤਾਂ LSB ਸਭ ਤੋਂ ਸਹੀ ਸਥਿਤੀ 'ਤੇ ਹੈ।

ਜੇਕਰ ਡੇਟਾ ਬੱਸ ਦਾ ਆਕਾਰ ਮੁੱਲ 2 × SIZE ਹੈ, ਤਾਂ ਬੱਸ SIZE ਦੇ ਦੋ ਸ਼ਬਦਾਂ ਨਾਲ ਬਣੀ ਹੈ।
ਜੇਕਰ ਡੇਟਾ ਬੱਸ ਦਾ ਆਕਾਰ ਮੁੱਲ 4 × SIZE ਹੈ, ਤਾਂ ਬੱਸ SIZE ਦੇ ਚਾਰ ਸ਼ਬਦਾਂ ਨਾਲ ਬਣੀ ਹੈ।
LSB ਹਰੇਕ ਸ਼ਬਦ ਦੀ ਸਭ ਤੋਂ ਸੱਜੇ ਸਥਿਤੀ ਵਿੱਚ ਹੈ।

ਸਭ ਤੋਂ ਸੱਜਾ ਸ਼ਬਦ ਆਉਟਪੁੱਟ ਬੱਸਾਂ ਲਈ ਬਾਹਰ ਜਾਣ ਵਾਲਾ ਪਹਿਲਾ ਸ਼ਬਦ ਅਤੇ ਇਨਪੁਟ ਬੱਸਾਂ ਲਈ ਆਉਣ ਵਾਲਾ ਪਹਿਲਾ ਸ਼ਬਦ ਦਰਸਾਉਂਦਾ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਪੰਨਾ 5 'ਤੇ ਇਨਪੁਟ ਪਾਥ

ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬੱਸ ਉੱਚ ਅਤੇ ਘੱਟ ਬਿੱਟ

ਇਨਪੁਟ ਜਾਂ ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਵਿੱਚ ਉੱਚ ਅਤੇ ਨੀਵੇਂ ਬਿੱਟਾਂ ਨੂੰ ਡੀਨ ਅਤੇ ਡਾਊਟ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬੱਸਾਂ ਵਿੱਚ ਸ਼ਾਮਲ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।

ਇਨਪੁਟ ਬੱਸ

din ਬੱਸ ਲਈ, ਜੇਕਰ datain_h ਅਤੇ datain_l ਉੱਚ ਅਤੇ ਨੀਵੇਂ ਬਿੱਟ ਹਨ, ਹਰੇਕ ਚੌੜਾਈ datain_width ਦੇ ਨਾਲ:

datain_h = din[(2 × datain_width – 1):datain_width]
datain_l = din[(datain_width – 1):0]

ਸਾਬਕਾ ਲਈample, din [7:0] = 8'b11001010:

datain_h = 4'b1100
datain_l = 4'b1010

ਆਉਟਪੁੱਟ ਬੱਸ

ਡਾਉਟ ਬੱਸ ਲਈ, ਜੇਕਰ dataout_h ਅਤੇ dataout_l ਉੱਚ ਅਤੇ ਨੀਵੇਂ ਬਿੱਟ ਹਨ, ਹਰੇਕ ਚੌੜਾਈ dataout_width ਦੇ ਨਾਲ:

dataout_h = dout[(2 × dataout_width – 1):dataout_width]
dataout_l = dout[(dataout_width – 1):0]

ਸਾਬਕਾ ਲਈample, dout [7:0] = 8'b11001010 ਲਈ:

dataout_h = 4'b1100
dataout_l = 4'b1010

ਡਾਟਾ ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਅਤੇ ਅਨੁਸਾਰੀ ਘੜੀਆਂ

ਸਾਰਣੀ 8. ਡਾਟਾ ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਅਤੇ ਅਨੁਸਾਰੀ ਘੜੀਆਂ

ਸਿਗਨਲ ਦਾ ਨਾਮ	ਪੈਰਾਮੀਟਰ ਕੌਂਫਿਗਰੇਸ਼ਨ			ਘੜੀ
ਸਿਗਨਲ ਦਾ ਨਾਮ	ਰਜਿਸਟਰ ਮੋਡ	ਅੱਧਾ ਦਰ	ਵੱਖਰੀਆਂ ਘੜੀਆਂ
ਦਿਨ	ਸਧਾਰਨ ਰਜਿਸਟਰ ਡੀ.ਡੀ.ਆਈ.ਓ.	ਬੰਦ	ਬੰਦ	ck
	ਡੀ.ਡੀ.ਆਈ.ਓ.	On	ਬੰਦ	ck_hr
	ਸਧਾਰਨ ਰਜਿਸਟਰ ਡੀ.ਡੀ.ਆਈ.ਓ.	ਬੰਦ	On	ck_in
	ਡੀ.ਡੀ.ਆਈ.ਓ.	On	On	ck_hr_in
ਡਾਉਟ oe	ਸਧਾਰਨ ਰਜਿਸਟਰ ਡੀ.ਡੀ.ਆਈ.ਓ.	ਬੰਦ	ਬੰਦ	ck
	ਡੀ.ਡੀ.ਆਈ.ਓ.	On	ਬੰਦ	ck_hr
	ਸਧਾਰਨ ਰਜਿਸਟਰ ਡੀ.ਡੀ.ਆਈ.ਓ.	ਬੰਦ	On	ck_out
	ਡੀ.ਡੀ.ਆਈ.ਓ.	On	On	ck_hr_out
sclr sset ਸਾਰੇ ਪੈਡ ਸਿਗਨਲ	ਸਧਾਰਨ ਰਜਿਸਟਰ ਡੀ.ਡੀ.ਆਈ.ਓ.	ਬੰਦ	ਬੰਦ	ck
	ਡੀ.ਡੀ.ਆਈ.ਓ.	On	ਬੰਦ	ck_fr
	ਸਧਾਰਨ ਰਜਿਸਟਰ ਡੀ.ਡੀ.ਆਈ.ਓ.	ਬੰਦ	On	ਇਨਪੁਟ ਮਾਰਗ: ck_in ਆਉਟਪੁੱਟ ਮਾਰਗ: ck_out
	ਡੀ.ਡੀ.ਆਈ.ਓ.	On	On	ਇਨਪੁਟ ਮਾਰਗ: ck_fr_in ਆਉਟਪੁੱਟ ਮਾਰਗ: ck_fr_out

ਸਰੋਤ ਉਪਯੋਗਤਾ ਅਤੇ ਡਿਜ਼ਾਈਨ ਪ੍ਰਦਰਸ਼ਨ ਦੀ ਪੁਸ਼ਟੀ ਕਰਨਾ

ਤੁਸੀਂ ਸਰੋਤ ਦੀ ਵਰਤੋਂ ਅਤੇ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਦੀ ਕਾਰਗੁਜ਼ਾਰੀ ਬਾਰੇ ਵੇਰਵੇ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਸੰਕਲਨ ਰਿਪੋਰਟਾਂ ਦਾ ਹਵਾਲਾ ਦੇ ਸਕਦੇ ਹੋ।

ਮੀਨੂ 'ਤੇ, ਕਲਿੱਕ ਕਰੋ ਪ੍ਰੋਸੈਸਿੰਗ ➤ ਸੰਕਲਨ ਸ਼ੁਰੂ ਕਰੋ ਇੱਕ ਪੂਰਾ ਸੰਕਲਨ ਚਲਾਉਣ ਲਈ.

ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਪਾਇਲ ਕਰਨ ਤੋਂ ਬਾਅਦ, ਕਲਿੱਕ ਕਰੋ ਪ੍ਰੋਸੈਸਿੰਗ ➤ ਕੰਪਾਇਲੇਸ਼ਨ ਰਿਪੋਰਟ.
ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਵਿਸ਼ਾ - ਸੂਚੀ, 'ਤੇ ਨੈਵੀਗੇਟ ਕਰੋ ਫਿਟਰ ➤ ਸਰੋਤ ਸੈਕਸ਼ਨ.
a ਨੂੰ view ਸਰੋਤ ਵਰਤੋਂ ਜਾਣਕਾਰੀ, ਚੁਣੋ ਸਰੋਤ ਵਰਤੋਂ ਸੰਖੇਪ.
ਬੀ. ਨੂੰ view ਸਰੋਤ ਉਪਯੋਗਤਾ ਜਾਣਕਾਰੀ, ਚੁਣੋ ਇਕਾਈ ਦੁਆਰਾ ਸਰੋਤ ਉਪਯੋਗਤਾ.

GPIO Intel FPGA IP ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ

ਤੁਸੀਂ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਵਿੱਚ GPIO IP ਕੋਰ ਲਈ ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ ਸੈੱਟ ਕਰ ਸਕਦੇ ਹੋ। ਵਿਕਲਪਾਂ ਦੇ ਤਿੰਨ ਸਮੂਹ ਹਨ: ਜਨਰਲ, ਬਫਰ, ਅਤੇ ਰਜਿਸਟਰ ਕਰਦਾ ਹੈ.

ਸਾਰਣੀ 9. GPIO IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਜਨਰਲ

ਪੈਰਾਮੀਟਰ	ਹਾਲਤ	ਮਨਜ਼ੂਰਸ਼ੁਦਾ ਮੁੱਲ	ਵਰਣਨ
ਡਾਟਾ ਦਿਸ਼ਾ	-	ਇੰਪੁੱਟ ਆਉਟਪੁੱਟ ਬਿਦਿਰ	GPIO ਲਈ ਡਾਟਾ ਦਿਸ਼ਾ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
ਡਾਟਾ ਚੌੜਾਈ	-	1 ਤੋਂ 128 ਤੱਕ	ਡਾਟਾ ਚੌੜਾਈ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਪੁਰਾਤਨ ਸਿਖਰ-ਪੱਧਰ ਦੇ ਪੋਰਟ ਨਾਮਾਂ ਦੀ ਵਰਤੋਂ ਕਰੋ	-	On ਬੰਦ	ਉਹੀ ਪੋਰਟ ਨਾਮ ਵਰਤੋ ਜਿਵੇਂ ਕਿ ਸਟ੍ਰੈਟਿਕਸ V, ਅਰਰੀਆ V, ਅਤੇ ਸਾਈਕਲੋਨ V ਡਿਵਾਈਸਾਂ ਵਿੱਚ। ਸਾਬਕਾ ਲਈample, dout dataout_h ਅਤੇ dataout_l ਬਣ ਜਾਂਦਾ ਹੈ, ਅਤੇ din datain_h ਅਤੇ datain_l ਬਣ ਜਾਂਦਾ ਹੈ। ਨੋਟ: ਇਹਨਾਂ ਪੋਰਟਾਂ ਦਾ ਵਿਵਹਾਰ ਸਟ੍ਰੈਟਿਕਸ V, ਅਰਰੀਆ V, ਅਤੇ ਸਾਈਕਲੋਨ V ਡਿਵਾਈਸਾਂ ਨਾਲੋਂ ਵੱਖਰਾ ਹੈ। ਮਾਈਗ੍ਰੇਸ਼ਨ ਗਾਈਡਲਾਈਨ ਲਈ, ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਵੇਖੋ।

ਸਾਰਣੀ 10. GPIO IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਬਫਰ

ਪੈਰਾਮੀਟਰ	ਹਾਲਤ	ਮਨਜ਼ੂਰਸ਼ੁਦਾ ਮੁੱਲ	ਵਰਣਨ
ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕਰੋ	-	On ਬੰਦ	ਜੇਕਰ ਚਾਲੂ ਹੈ, ਤਾਂ ਡਿਫਰੈਂਸ਼ੀਅਲ I/O ਬਫਰਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ।
ਸੂਡੋ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕਰੋ	ਡੇਟਾ ਦਿਸ਼ਾ = ਆਉਟਪੁੱਟ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ = ਚਾਲੂ ਦੀ ਵਰਤੋਂ ਕਰੋ	On ਬੰਦ	ਜੇਕਰ ਆਉਟਪੁੱਟ ਮੋਡ ਵਿੱਚ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਸੂਡੋ ਡਿਫਰੈਂਸ਼ੀਅਲ ਆਉਟਪੁੱਟ ਬਫਰਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ। ਜੇਕਰ ਤੁਸੀਂ ਚਾਲੂ ਕਰਦੇ ਹੋ ਤਾਂ ਇਹ ਵਿਕਲਪ ਦੁਵੱਲੇ ਮੋਡ ਲਈ ਆਪਣੇ ਆਪ ਚਾਲੂ ਹੋ ਜਾਂਦਾ ਹੈ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕਰੋ.
ਬੱਸ-ਹੋਲਡ ਸਰਕਟਰੀ ਦੀ ਵਰਤੋਂ ਕਰੋ	ਡੇਟਾ ਦਿਸ਼ਾ = ਇਨਪੁਟ ਜਾਂ ਬਿਦਿਰ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ = ਬੰਦ ਦੀ ਵਰਤੋਂ ਕਰੋ	On ਬੰਦ	ਜੇਕਰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਬੱਸ ਹੋਲਡ ਸਰਕਟਰੀ ਕਮਜ਼ੋਰੀ ਨਾਲ ਇੱਕ I/O ਪਿੰਨ 'ਤੇ ਸਿਗਨਲ ਨੂੰ ਇਸਦੀ ਆਖਰੀ-ਚਾਲਿਤ ਸਥਿਤੀ 'ਤੇ ਰੱਖ ਸਕਦੀ ਹੈ ਜਿੱਥੇ ਆਉਟਪੁੱਟ ਬਫਰ ਸਥਿਤੀ 1 ਜਾਂ 0 ਹੋਵੇਗੀ ਪਰ ਉੱਚ-ਇੰਪੇਡੈਂਸ ਨਹੀਂ।
ਓਪਨ ਡਰੇਨ ਆਉਟਪੁੱਟ ਦੀ ਵਰਤੋਂ ਕਰੋ	ਡਾਟਾ ਦਿਸ਼ਾ = ਆਉਟਪੁੱਟ ਜਾਂ ਬਿਦਰ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ = ਬੰਦ ਦੀ ਵਰਤੋਂ ਕਰੋ	On ਬੰਦ	ਜੇਕਰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਓਪਨ ਡਰੇਨ ਆਉਟਪੁੱਟ ਡਿਵਾਈਸ ਨੂੰ ਸਿਸਟਮ-ਪੱਧਰ ਦੇ ਨਿਯੰਤਰਣ ਸਿਗਨਲ ਪ੍ਰਦਾਨ ਕਰਨ ਦੇ ਯੋਗ ਬਣਾਉਂਦੀ ਹੈ ਜਿਵੇਂ ਕਿ ਇੰਟਰੱਪਟ ਅਤੇ ਰਾਈਟ ਇਨੇਬਲ ਸਿਗਨਲ ਜੋ ਤੁਹਾਡੇ ਸਿਸਟਮ ਵਿੱਚ ਮਲਟੀਪਲ ਡਿਵਾਈਸਾਂ ਦੁਆਰਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।
ਆਉਟਪੁੱਟ ਯੋਗ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਡੇਟਾ ਦਿਸ਼ਾ = ਆਉਟਪੁੱਟ	On ਬੰਦ	ਜੇਕਰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ OE ਪੋਰਟ ਲਈ ਉਪਭੋਗਤਾ ਇੰਪੁੱਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ। ਇਹ ਵਿਕਲਪ ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਲਈ ਆਪਣੇ ਆਪ ਚਾਲੂ ਹੋ ਜਾਂਦਾ ਹੈ।
ਲੜੀਵਾਰ ਨਿਰਧਾਰਨ / ਸਮਾਨੰਤਰ ਪੋਰਟਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	-	On ਬੰਦ	ਜੇਕਰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਆਉਟਪੁੱਟ ਬਫਰ ਦੇ ਲੜੀਵਾਰ ਨਿਯੰਤਰਣ ਅਤੇ ਸਮਾਨਾਂਤਰ ਨਿਯੰਤਰਣ ਪੋਰਟਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ।

ਸਾਰਣੀ 11. GPIO IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਰਜਿਸਟਰ

ਪੈਰਾਮੀਟਰ	ਹਾਲਤ	ਮਨਜ਼ੂਰਸ਼ੁਦਾ ਮੁੱਲ	ਵਰਣਨ
ਰਜਿਸਟਰ ਮੋਡ	-	ਕੋਈ ਨਹੀਂ ਸਧਾਰਨ ਰਜਿਸਟਰ ਡੀ.ਡੀ.ਆਈ.ਓ.	GPIO IP ਕੋਰ ਲਈ ਰਜਿਸਟਰ ਮੋਡ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ: ਕੋਈ ਨਹੀਂ-ਬਫਰ ਤੋਂ/ਤੋਂ ਇੱਕ ਸਧਾਰਨ ਤਾਰ ਕੁਨੈਕਸ਼ਨ ਨਿਰਧਾਰਤ ਕਰਦਾ ਹੈ। ਸਧਾਰਨ ਰਜਿਸਟਰ-ਇਹ ਦੱਸਦਾ ਹੈ ਕਿ DDIO ਨੂੰ ਸਿੰਗਲ ਡਾਟਾ-ਰੇਟ ਮੋਡ (SDR) ਵਿੱਚ ਇੱਕ ਸਧਾਰਨ ਰਜਿਸਟਰ ਵਜੋਂ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ। ਫਿਟਰ ਇਸ ਰਜਿਸਟਰ ਨੂੰ I/O ਵਿੱਚ ਪੈਕ ਕਰ ਸਕਦਾ ਹੈ। ਡੀ.ਡੀ.ਆਈ.ਓ.— ਦੱਸਦਾ ਹੈ ਕਿ IP ਕੋਰ DDIO ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ।
ਸਮਕਾਲੀ ਕਲੀਅਰ / ਪ੍ਰੀਸੈਟ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਰਜਿਸਟਰ ਮੋਡ = DDIO	ਕੋਈ ਨਹੀਂ ਸਾਫ਼ ਪ੍ਰੀਸੈੱਟ	ਸਮਕਾਲੀ ਰੀਸੈਟ ਪੋਰਟ ਨੂੰ ਕਿਵੇਂ ਲਾਗੂ ਕਰਨਾ ਹੈ ਬਾਰੇ ਦੱਸਦਾ ਹੈ। ਕੋਈ ਨਹੀਂ- ਸਮਕਾਲੀ ਰੀਸੈਟ ਪੋਰਟ ਨੂੰ ਅਯੋਗ ਕਰਦਾ ਹੈ। ਸਾਫ਼-ਸਿੰਕਰੋਨਸ ਕਲੀਅਰਸ ਲਈ SCLR ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ। ਪ੍ਰੀਸੈੱਟ- ਸਮਕਾਲੀ ਪ੍ਰੀਸੈਟ ਲਈ SSET ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ।
ਅਸਿੰਕ੍ਰੋਨਸ ਕਲੀਅਰ / ਪ੍ਰੀਸੈਟ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਰਜਿਸਟਰ ਮੋਡ = DDIO	ਕੋਈ ਨਹੀਂ ਸਾਫ਼ ਪ੍ਰੀਸੈੱਟ	ਅਸਿੰਕਰੋਨਸ ਰੀਸੈਟ ਪੋਰਟ ਨੂੰ ਕਿਵੇਂ ਲਾਗੂ ਕਰਨਾ ਹੈ ਬਾਰੇ ਦੱਸਦਾ ਹੈ। ਕੋਈ ਨਹੀਂ- ਅਸਿੰਕ੍ਰੋਨਸ ਰੀਸੈਟ ਪੋਰਟ ਨੂੰ ਅਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ। ਸਾਫ਼- ਅਸਿੰਕ੍ਰੋਨਸ ਕਲੀਅਰਸ ਲਈ ACLR ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ। ਪ੍ਰੀਸੈੱਟ-ਅਸਿੰਕ੍ਰੋਨਸ ਪ੍ਰੀਸੈੱਟ ਲਈ ASET ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ। ACLR ਅਤੇ ASET ਸਿਗਨਲ ਸਰਗਰਮ ਉੱਚ ਹਨ.
ਘੜੀ ਸਮਰੱਥ ਪੋਰਟਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਰਜਿਸਟਰ ਮੋਡ = DDIO	On ਬੰਦ	On— ਘੜੀ ਸਮਰੱਥ (CKE) ਪੋਰਟ ਦਾ ਪਰਦਾਫਾਸ਼ ਕਰਦਾ ਹੈ ਤਾਂ ਜੋ ਤੁਹਾਨੂੰ ਇਹ ਨਿਯੰਤਰਣ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੱਤੀ ਜਾ ਸਕੇ ਕਿ ਡੇਟਾ ਕਦੋਂ ਅੰਦਰ ਜਾਂ ਬਾਹਰ ਹੁੰਦਾ ਹੈ। ਇਹ ਸਿਗਨਲ ਤੁਹਾਡੇ ਨਿਯੰਤਰਣ ਤੋਂ ਬਿਨਾਂ ਡੇਟਾ ਨੂੰ ਪਾਸ ਹੋਣ ਤੋਂ ਰੋਕਦਾ ਹੈ। ਬੰਦ- ਘੜੀ ਸਮਰੱਥ ਪੋਰਟ ਦਾ ਸਾਹਮਣਾ ਨਹੀਂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ ਅਤੇ ਡੇਟਾ ਹਮੇਸ਼ਾਂ ਰਜਿਸਟਰ ਵਿੱਚੋਂ ਆਪਣੇ ਆਪ ਲੰਘ ਜਾਂਦਾ ਹੈ।
ਅੱਧਾ ਦਰ ਤਰਕ	ਰਜਿਸਟਰ ਮੋਡ = DDIO	On ਬੰਦ	ਜੇਕਰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਅੱਧੇ ਰੇਟ ਵਾਲੇ DDIO ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ।
ਇਨਪੁਟ/ਆਊਟਪੁੱਟ ਘੜੀਆਂ ਨੂੰ ਵੱਖ ਕਰੋ	ਦਾਤਾ ਦਿਸ਼ਾ = ਬਿਧੀਰ ਰਜਿਸਟਰ ਮੋਡ = ਸਧਾਰਨ ਰਜਿਸਟਰ ਜਾਂ DDIO	On ਬੰਦ	ਜੇਕਰ ਚਾਲੂ ਹੈ, ਤਾਂ ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਵਿੱਚ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗਾਂ ਲਈ ਵੱਖਰੀਆਂ ਘੜੀਆਂ (CK_IN ਅਤੇ CK_OUT) ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

ਪੰਨਾ 12 'ਤੇ ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬੱਸ ਹਾਈ ਅਤੇ ਲੋਅ ਬਿਟਸ

ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼: ਪੰਨਾ 23 'ਤੇ ਮਾਈਗਰੇਟਿਡ ਆਈਪੀ ਵਿੱਚ ਡੇਟਾਇਨ_ਐਚ ਅਤੇ ਡੇਟਾਇਨ_ਐਲ ਪੋਰਟਾਂ ਨੂੰ ਸਵੈਪ ਕਰੋ

ਰਜਿਸਟਰ ਪੈਕਿੰਗ

GPIO IP ਕੋਰ ਤੁਹਾਨੂੰ ਖੇਤਰ ਅਤੇ ਸਰੋਤ ਉਪਯੋਗਤਾ ਨੂੰ ਬਚਾਉਣ ਲਈ ਪੈਰੀਫੇਰੀ ਵਿੱਚ ਰਜਿਸਟਰ ਪੈਕ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ।

ਤੁਸੀਂ ਫਲਿੱਪ ਫਲੌਪ ਦੇ ਤੌਰ 'ਤੇ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗ 'ਤੇ ਫੁੱਲ-ਰੇਟ DDIO ਨੂੰ ਕੌਂਫਿਗਰ ਕਰ ਸਕਦੇ ਹੋ। ਅਜਿਹਾ ਕਰਨ ਲਈ, ਇਸ ਸਾਰਣੀ ਵਿੱਚ ਸੂਚੀਬੱਧ .qsf ਅਸਾਈਨਮੈਂਟ ਸ਼ਾਮਲ ਕਰੋ।

ਸਾਰਣੀ 12. QSF ਅਸਾਈਨਮੈਂਟਾਂ ਦੀ ਪੈਕਿੰਗ ਰਜਿਸਟਰ ਕਰੋ

ਮਾਰਗ	QSF ਅਸਾਈਨਮੈਂਟ
ਇੰਪੁੱਟ ਰਜਿਸਟਰ ਪੈਕਿੰਗ	QSF ਅਸਾਈਨਮੈਂਟ set_instance_assignment -name FAST_INPUT_REGISTER ਚਾਲੂ -to
ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ ਪੈਕਿੰਗ	set_instance_assignment -ਨਾਮ FAST_OUTPUT_REGISTER ਚਾਲੂ -to
ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ ਪੈਕਿੰਗ ਨੂੰ ਸਮਰੱਥ	set_instance_assignment -ਨਾਮ FAST_OUTPUT_ENABLE_REGISTER ਚਾਲੂ -to

ਨੋਟ: ਇਹ ਅਸਾਈਨਮੈਂਟ ਰਜਿਸਟਰ ਪੈਕਿੰਗ ਦੀ ਗਰੰਟੀ ਨਹੀਂ ਦਿੰਦੇ ਹਨ। ਹਾਲਾਂਕਿ, ਇਹ ਅਸਾਈਨਮੈਂਟ ਫਿਟਰ ਨੂੰ ਕਾਨੂੰਨੀ ਪਲੇਸਮੈਂਟ ਲੱਭਣ ਦੇ ਯੋਗ ਬਣਾਉਂਦੇ ਹਨ। ਨਹੀਂ ਤਾਂ, ਫਿਟਰ ਫਲਿੱਪ ਫਲਾਪ ਨੂੰ ਕੋਰ ਵਿੱਚ ਰੱਖਦਾ ਹੈ।

GPIO Intel FPGA IP ਟਾਈਮਿੰਗ

GPIO IP ਕੋਰ ਦੀ ਕਾਰਗੁਜ਼ਾਰੀ I/O ਪਾਬੰਦੀਆਂ ਅਤੇ ਘੜੀ ਦੇ ਪੜਾਵਾਂ 'ਤੇ ਨਿਰਭਰ ਕਰਦੀ ਹੈ। ਤੁਹਾਡੀ GPIO ਸੰਰਚਨਾ ਲਈ ਸਮੇਂ ਨੂੰ ਪ੍ਰਮਾਣਿਤ ਕਰਨ ਲਈ, Intel ਸਿਫਾਰਸ਼ ਕਰਦਾ ਹੈ ਕਿ ਤੁਸੀਂ ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ ਦੀ ਵਰਤੋਂ ਕਰੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ

ਟਾਈਮਿੰਗ ਕੰਪੋਨੈਂਟਸ

GPIO IP ਕੋਰ ਟਾਈਮਿੰਗ ਭਾਗਾਂ ਵਿੱਚ ਤਿੰਨ ਮਾਰਗ ਹੁੰਦੇ ਹਨ।

I/O ਇੰਟਰਫੇਸ ਮਾਰਗ—FPGA ਤੋਂ ਬਾਹਰੀ ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੇ ਯੰਤਰਾਂ ਤੱਕ ਅਤੇ ਬਾਹਰੀ ਸੰਚਾਰ ਕਰਨ ਵਾਲੇ ਯੰਤਰਾਂ ਤੋਂ FPGA ਤੱਕ।
ਡਾਟਾ ਅਤੇ ਘੜੀ ਦੇ ਕੋਰ ਇੰਟਰਫੇਸ ਮਾਰਗ—I/O ਤੋਂ ਕੋਰ ਤੱਕ ਅਤੇ ਕੋਰ ਤੋਂ I/O ਤੱਕ।
ਪਾਥ ਟ੍ਰਾਂਸਫਰ ਕਰੋ—ਅੱਧੇ-ਰੇਟ ਤੋਂ ਪੂਰੇ-ਰੇਟ DDIO ਤੱਕ, ਅਤੇ ਪੂਰੀ-ਰੇਟ ਤੋਂ ਅੱਧ-ਦਰ DDIO ਤੱਕ।

ਨੋਟ: ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ DDIO_IN ਅਤੇ DDIO_OUT ਬਲਾਕਾਂ ਦੇ ਅੰਦਰਲੇ ਮਾਰਗ ਨੂੰ ਬਲੈਕ ਬਾਕਸ ਵਜੋਂ ਮੰਨਦਾ ਹੈ।

ਚਿੱਤਰ 10. ਇਨਪੁਟ ਪਾਥ ਟਾਈਮਿੰਗ ਕੰਪੋਨੈਂਟਸ

ਚਿੱਤਰ 11. ਆਉਟਪੁੱਟ ਪਾਥ ਟਾਈਮਿੰਗ ਕੰਪੋਨੈਂਟਸ

ਚਿੱਤਰ 12. ਆਉਟਪੁੱਟ ਪਾਥ ਟਾਈਮਿੰਗ ਕੰਪੋਨੈਂਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ

ਦੇਰੀ ਤੱਤ

Intel Quartus Prime ਸਾਫਟਵੇਅਰ I/O ਟਾਈਮਿੰਗ ਵਿਸ਼ਲੇਸ਼ਣ ਵਿੱਚ ਢਿੱਲ ਨੂੰ ਵੱਧ ਤੋਂ ਵੱਧ ਕਰਨ ਲਈ ਆਪਣੇ ਆਪ ਹੀ ਦੇਰੀ ਤੱਤਾਂ ਨੂੰ ਸੈੱਟ ਨਹੀਂ ਕਰਦਾ ਹੈ। ਟਾਈਮਿੰਗ ਨੂੰ ਬੰਦ ਕਰਨ ਜਾਂ ਢਿੱਲ ਨੂੰ ਵੱਧ ਤੋਂ ਵੱਧ ਕਰਨ ਲਈ, Intel Quartus Prime ਸੈਟਿੰਗਾਂ ਵਿੱਚ ਦੇਰੀ ਦੇ ਤੱਤਾਂ ਨੂੰ ਹੱਥੀਂ ਸੈੱਟ ਕਰੋ file (.qsf)।

ਸਾਰਣੀ 13. ਦੇਰੀ ਤੱਤ .qsf ਅਸਾਈਨਮੈਂਟ

ਦੇਰੀ ਤੱਤਾਂ ਤੱਕ ਪਹੁੰਚ ਕਰਨ ਲਈ .qsf ਵਿੱਚ ਇਹਨਾਂ ਅਸਾਈਨਮੈਂਟਾਂ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰੋ।

ਦੇਰੀ ਤੱਤ	.qsf ਅਸਾਈਨਮੈਂਟ
ਇਨਪੁਟ ਦੇਰੀ ਤੱਤ	ਨੂੰ_ਇਨਸਟੈਂਸ_ਅਸਾਈਨਮੈਂਟ ਸੈੱਟ ਕਰੋ -ਨਾਮ INPUT_DELAY_CHAIN <0..63>
ਆਉਟਪੁੱਟ ਦੇਰੀ ਤੱਤ	ਨੂੰ_ਇਨਸਟੈਂਸ_ਅਸਾਈਨਮੈਂਟ ਸੈੱਟ ਕਰੋ -ਨਾਮ OUTPUT_DELAY_CHAIN <0..15>
ਆਉਟਪੁੱਟ ਦੇਰੀ ਤੱਤ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਨੂੰ_ਇਨਸਟੈਂਸ_ਅਸਾਈਨਮੈਂਟ ਸੈੱਟ ਕਰੋ -ਨਾਮ OE_DELAY_CHAIN <0..15>

ਟਾਈਮਿੰਗ ਵਿਸ਼ਲੇਸ਼ਣ

Intel Quartus Prime ਸਾਫਟਵੇਅਰ GPIO IP ਕੋਰ ਲਈ ਸਵੈਚਲਿਤ ਤੌਰ 'ਤੇ SDC ਟਾਈਮਿੰਗ ਸੀਮਾਵਾਂ ਤਿਆਰ ਨਹੀਂ ਕਰਦਾ ਹੈ। ਤੁਹਾਨੂੰ ਸਮਾਂ ਸੀਮਾਵਾਂ ਨੂੰ ਹੱਥੀਂ ਦਰਜ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ।

ਟਾਈਮਿੰਗ ਦਿਸ਼ਾ ਨਿਰਦੇਸ਼ਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ ਅਤੇ ਸਾਬਕਾampਇਹ ਯਕੀਨੀ ਬਣਾਉਣ ਲਈ ਕਿ ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ I/O ਟਾਈਮਿੰਗ ਦਾ ਸਹੀ ਢੰਗ ਨਾਲ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਦਾ ਹੈ।

I/O ਇੰਟਰਫੇਸ ਮਾਰਗਾਂ ਲਈ ਸਹੀ ਸਮੇਂ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਲਈ, .sdc ਵਿੱਚ ਸਿਸਟਮ ਕਲਾਕ ਪਿੰਨ ਦੇ ਵਿਰੁੱਧ ਡਾਟਾ ਪਿੰਨਾਂ ਦੇ ਸਿਸਟਮ ਪੱਧਰ ਦੀਆਂ ਰੁਕਾਵਟਾਂ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰੋ। file.

ਕੋਰ ਇੰਟਰਫੇਸ ਮਾਰਗਾਂ ਲਈ ਸਹੀ ਸਮੇਂ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਲਈ, ਇਹਨਾਂ ਘੜੀ ਸੈਟਿੰਗਾਂ ਨੂੰ .sdc ਵਿੱਚ ਪਰਿਭਾਸ਼ਿਤ ਕਰੋ file:
- ਕੋਰ ਰਜਿਸਟਰਾਂ ਲਈ ਘੜੀ
— ਸਧਾਰਨ ਰਜਿਸਟਰ ਅਤੇ DDIO ਮੋਡਾਂ ਲਈ I/O ਰਜਿਸਟਰਾਂ ਦੀ ਘੜੀ

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
AN 433: ਸਰੋਤ-ਸਿੰਕਰੋਨਸ ਇੰਟਰਫੇਸ ਨੂੰ ਸੀਮਤ ਕਰਨਾ ਅਤੇ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨਾ
ਸਰੋਤ-ਸਮਕਾਲੀ ਇੰਟਰਫੇਸ ਨੂੰ ਸੀਮਤ ਕਰਨ ਅਤੇ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਦੀਆਂ ਤਕਨੀਕਾਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ।

ਸਿੰਗਲ ਡਾਟਾ ਰੇਟ ਇਨਪੁਟ ਰਜਿਸਟਰ

ਚਿੱਤਰ 13. ਸਿੰਗਲ ਡਾਟਾ ਰੇਟ ਇਨਪੁਟ ਰਜਿਸਟਰ

ਸਾਰਣੀ 14. ਸਿੰਗਲ ਡਾਟਾ ਰੇਟ ਇਨਪੁਟ ਰਜਿਸਟਰ .sdc ਕਮਾਂਡ ਸਾਬਕਾamples

ਹੁਕਮ	ਕਮਾਂਡ ਐਕਸample	ਵਰਣਨ
create_clock	create_clock -ਨਾਮ sdr_in_clk -ਪੀਰੀਅਡ “100 MHz” sdr_in_clk	ਇਨਪੁਟ ਘੜੀ ਲਈ ਘੜੀ ਸੈਟਿੰਗ ਬਣਾਉਂਦਾ ਹੈ।
ਸੈੱਟ_ਇਨਪੁਟ_ਦੇਰੀ	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ ਨੂੰ 0.15 ns ਇਨਪੁਟ ਦੇਰੀ ਨਾਲ ਇੰਪੁੱਟ I/O ਦੇ ਸਮੇਂ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਲਈ ਨਿਰਦੇਸ਼ ਦਿੰਦਾ ਹੈ।

ਪੂਰਾ-ਦਰ ਜਾਂ ਅੱਧਾ-ਦਰ DDIO ਇਨਪੁਟ ਰਜਿਸਟਰ

ਪੂਰੇ-ਦਰ ਅਤੇ ਅੱਧ-ਦਰ DDIO ਇਨਪੁਟ ਰਜਿਸਟਰਾਂ ਦੇ ਇਨਪੁਟ ਸਾਈਡ ਇੱਕੋ ਜਿਹੇ ਹਨ। ਤੁਸੀਂ FPGA ਵਿੱਚ ਆਫ-ਚਿੱਪ ਟ੍ਰਾਂਸਮੀਟਰ ਨੂੰ ਮਾਡਲ ਬਣਾਉਣ ਲਈ ਇੱਕ ਵਰਚੁਅਲ ਘੜੀ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਸਿਸਟਮ ਨੂੰ ਸਹੀ ਢੰਗ ਨਾਲ ਰੋਕ ਸਕਦੇ ਹੋ।

ਚਿੱਤਰ 14. ਪੂਰਾ-ਦਰ ਜਾਂ ਅੱਧਾ-ਦਰ DDIO ਇਨਪੁਟ ਰਜਿਸਟਰ

ਸਾਰਣੀ 15. ਪੂਰਾ-ਦਰ ਜਾਂ ਅੱਧਾ-ਦਰ DDIO ਇਨਪੁਟ ਰਜਿਸਟਰ .sdc ਕਮਾਂਡ ਸਾਬਕਾamples

ਹੁਕਮ	ਕਮਾਂਡ ਐਕਸample	ਵਰਣਨ
create_clock	create_clock -ਨਾਮ virtual_clock - ਮਿਆਦ "200 MHz" create_clock -ਨਾਮ ddio_in_clk -ਪੀਰੀਅਡ “200 MHz” ddio_in_clk	ਵਰਚੁਅਲ ਘੜੀ ਅਤੇ DDIO ਘੜੀ ਲਈ ਘੜੀ ਸੈਟਿੰਗ ਬਣਾਓ।
ਸੈੱਟ_ਇਨਪੁਟ_ਦੇਰੀ	ਸੈੱਟ_ਇਨਪੁਟ_ਦੇਰੀ -ਘੜੀ ਵਰਚੁਅਲ_ਘੜੀ 0.25 ddio_in_data ਸੈੱਟ_ਇਨਪੁਟ_ਦੇਰੀ -ਸ਼ਾਮਲ_ਦੇਰੀ -clock_fall -ਘੜੀ ਵਰਚੁਅਲ_ਘੜੀ 0.25 ddio_in_data	ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ ਨੂੰ ਸਕਾਰਾਤਮਕ ਘੜੀ ਦੇ ਕਿਨਾਰੇ ਅਤੇ ਟ੍ਰਾਂਸਫਰ ਦੇ ਨਕਾਰਾਤਮਕ ਘੜੀ ਦੇ ਕਿਨਾਰੇ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਲਈ ਨਿਰਦੇਸ਼ ਦਿਓ। ਦੂਜੀ set_input_delay ਕਮਾਂਡ ਵਿੱਚ -add_delay ਨੂੰ ਨੋਟ ਕਰੋ।
ਸੈੱਟ_ਗਲਤ_ਪੱਥ	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk ਸੈੱਟ_ਗਲਤ_ਪੱਥ -ਉੱਠਾ_ਤੋਂ virtual_clock -fall_to ddio_in_clk	ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ ਨੂੰ ਸਕਾਰਾਤਮਕ ਘੜੀ ਦੇ ਕਿਨਾਰੇ ਨੂੰ ਨਕਾਰਾਤਮਕ ਕਿਨਾਰੇ ਨੂੰ ਟਰਿੱਗਰਡ ਰਜਿਸਟਰ, ਅਤੇ ਨਕਾਰਾਤਮਕ ਘੜੀ ਦੇ ਕਿਨਾਰੇ ਨੂੰ ਸਕਾਰਾਤਮਕ ਕਿਨਾਰੇ ਤੋਂ ਟਰਿੱਗਰਡ ਰਜਿਸਟਰ ਨੂੰ ਅਣਡਿੱਠ ਕਰਨ ਲਈ ਨਿਰਦੇਸ਼ ਦਿਓ। ਨੋਟ: ck_hr ਬਾਰੰਬਾਰਤਾ ਅੱਧੀ ck_fr ਬਾਰੰਬਾਰਤਾ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ। ਜੇਕਰ I/O PLL ਘੜੀਆਂ ਚਲਾਉਂਦਾ ਹੈ, ਤਾਂ ਤੁਸੀਂ derive_pll_clocks .sdc ਕਮਾਂਡ ਦੀ ਵਰਤੋਂ ਕਰਨ ਬਾਰੇ ਵਿਚਾਰ ਕਰ ਸਕਦੇ ਹੋ।

ਸਿੰਗਲ ਡਾਟਾ ਰੇਟ ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ

ਚਿੱਤਰ 15. ਸਿੰਗਲ ਡਾਟਾ ਰੇਟ ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ

ਸਾਰਣੀ 16. ਸਿੰਗਲ ਡੇਟਾ ਰੇਟ ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ .sdc ਕਮਾਂਡ ਸਾਬਕਾamples

ਹੁਕਮ	ਕਮਾਂਡ ਐਕਸample	ਵਰਣਨ
create_clock ਅਤੇ create_generated_clock	create_clock -ਨਾਮ sdr_out_clk -ਪੀਰੀਅਡ “100 MHz” sdr_out_clk create_generated_clock -ਸਰੋਤ sdr_out_clk -ਨਾਮ sdr_out_outclk sdr_out_outclk	ਪ੍ਰਸਾਰਿਤ ਕਰਨ ਲਈ ਸਰੋਤ ਘੜੀ ਅਤੇ ਆਉਟਪੁੱਟ ਘੜੀ ਬਣਾਓ।
ਸੈੱਟ_ਆਊਟਪੁੱਟ_ਦੇਰੀ	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ ਨੂੰ ਆਉਟਪੁੱਟ ਘੜੀ ਦੇ ਵਿਰੁੱਧ ਸੰਚਾਰਿਤ ਕਰਨ ਲਈ ਆਉਟਪੁੱਟ ਡੇਟਾ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਲਈ ਨਿਰਦੇਸ਼ ਦਿੰਦਾ ਹੈ।

ਪੂਰਾ-ਦਰ ਜਾਂ ਅੱਧਾ-ਦਰ DDIO ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ

ਪੂਰੇ-ਦਰ ਅਤੇ ਅੱਧੇ-ਦਰ DDIO ਆਉਟਪੁੱਟ ਰਜਿਸਟਰਾਂ ਦਾ ਆਉਟਪੁੱਟ ਸਾਈਡ ਇੱਕੋ ਜਿਹਾ ਹੈ।

ਸਾਰਣੀ 17. DDIO ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ .sdc ਕਮਾਂਡ ਸਾਬਕਾamples

ਹੁਕਮ	ਕਮਾਂਡ ਐਕਸample	ਵਰਣਨ
create_clock ਅਤੇ create_generated_clock	create_clock -ਨਾਮ ddio_out_fr_clk -ਪੀਰੀਅਡ “200 MHz” ddio_out_fr_clk create_generated_clock -ਸਰੋਤ ddio_out_fr_clk -ਨਾਮ ddio_out_fr_outclk ddio_out_fr_outclk	DDIO ਨੂੰ ਘੜੀਆਂ ਅਤੇ ਪ੍ਰਸਾਰਿਤ ਕਰਨ ਲਈ ਘੜੀ ਤਿਆਰ ਕਰੋ।
ਸੈੱਟ_ਆਊਟਪੁੱਟ_ਦੇਰੀ	ਸੈੱਟ_ਆਊਟਪੁੱਟ_ਦੇਰੀ -ਘੜੀ ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -ਘੜੀ ddio_out_fr_outclk 0.55 ddio_out_fr_data	ਆਉਟਪੁੱਟ ਘੜੀ ਦੇ ਵਿਰੁੱਧ ਸਕਾਰਾਤਮਕ ਅਤੇ ਨਕਾਰਾਤਮਕ ਡੇਟਾ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਲਈ ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ ਨੂੰ ਨਿਰਦੇਸ਼ ਦਿਓ।
ਸੈੱਟ_ਗਲਤ_ਪੱਥ	ਸੈੱਟ_ਗਲਤ_ਪੱਥ -ਉੱਠਾ_ਤੋਂ ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ ਨੂੰ ਆਉਟਪੁੱਟ ਘੜੀ ਦੇ ਡਿੱਗਦੇ ਕਿਨਾਰੇ ਦੇ ਵਿਰੁੱਧ ਸਰੋਤ ਘੜੀ ਦੇ ਵਧਦੇ ਕਿਨਾਰੇ ਅਤੇ ਆਉਟਪੁੱਟ ਘੜੀ ਦੇ ਵਧਦੇ ਕਿਨਾਰੇ ਦੇ ਵਿਰੁੱਧ ਸਰੋਤ ਘੜੀ ਦੇ ਡਿੱਗਦੇ ਕਿਨਾਰੇ ਨੂੰ ਨਜ਼ਰਅੰਦਾਜ਼ ਕਰਨ ਲਈ ਨਿਰਦੇਸ਼ ਦਿਓ

ਸਮਾਂ ਬੰਦ ਕਰਨ ਲਈ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼

GPIO ਇਨਪੁਟ ਰਜਿਸਟਰਾਂ ਲਈ, ਜੇਕਰ ਤੁਸੀਂ ਇਨਪੁਟ ਦੇਰੀ ਚੇਨ ਨੂੰ ਸੈਟ ਨਹੀਂ ਕਰਦੇ ਹੋ ਤਾਂ ਇਨਪੁਟ I/O ਟ੍ਰਾਂਸਫਰ ਹੋਲਡ ਟਾਈਮ ਨੂੰ ਅਸਫਲ ਕਰਨ ਦੀ ਸੰਭਾਵਨਾ ਹੈ। ਇਹ ਅਸਫਲਤਾ ਡੇਟਾ ਦੇਰੀ ਨਾਲੋਂ ਘੜੀ ਦੀ ਦੇਰੀ ਦੇ ਕਾਰਨ ਹੁੰਦੀ ਹੈ।

ਹੋਲਡ ਟਾਈਮ ਨੂੰ ਪੂਰਾ ਕਰਨ ਲਈ, ਇਨਪੁਟ ਦੇਰੀ ਚੇਨ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਇਨਪੁਟ ਡੇਟਾ ਮਾਰਗ ਵਿੱਚ ਦੇਰੀ ਸ਼ਾਮਲ ਕਰੋ। ਆਮ ਤੌਰ 'ਤੇ, 60 ਸਪੀਡ ਗ੍ਰੇਡ 'ਤੇ ਇੰਪੁੱਟ ਦੇਰੀ ਚੇਨ ਲਗਭਗ 1 ps ਪ੍ਰਤੀ ਕਦਮ ਹੈ। ਸਮਾਂ ਪਾਸ ਕਰਨ ਲਈ ਅੰਦਾਜ਼ਨ ਇਨਪੁਟ ਦੇਰੀ ਚੇਨ ਸੈਟਿੰਗ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ, ਨੈਗੇਟਿਵ ਹੋਲਡ ਸਲੈਕ ਨੂੰ 60 ps ਨਾਲ ਵੰਡੋ।

ਹਾਲਾਂਕਿ, ਜੇਕਰ I/O PLL GPIO ਇਨਪੁਟ ਰਜਿਸਟਰਾਂ (ਸਧਾਰਨ ਰਜਿਸਟਰ ਜਾਂ DDIO ਮੋਡ) ਦੀਆਂ ਘੜੀਆਂ ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ, ਤਾਂ ਤੁਸੀਂ ਮੁਆਵਜ਼ਾ ਮੋਡ ਨੂੰ ਸਰੋਤ ਸਮਕਾਲੀ ਮੋਡ 'ਤੇ ਸੈੱਟ ਕਰ ਸਕਦੇ ਹੋ। ਫਿਟਰ ਇੱਕ ਬਿਹਤਰ ਸੈਟਅਪ ਲਈ I/O PLL ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨ ਦੀ ਕੋਸ਼ਿਸ਼ ਕਰੇਗਾ ਅਤੇ ਇੰਪੁੱਟ I/O ਟਾਈਮਿੰਗ ਵਿਸ਼ਲੇਸ਼ਣ ਲਈ ਢਿੱਲ ਰੱਖਣ ਦੀ ਕੋਸ਼ਿਸ਼ ਕਰੇਗਾ।

GPIO ਆਉਟਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਸਮਰੱਥ ਰਜਿਸਟਰਾਂ ਲਈ, ਤੁਸੀਂ ਆਉਟਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਆਉਟਪੁੱਟ ਡੇਟਾ ਅਤੇ ਘੜੀ ਵਿੱਚ ਦੇਰੀ ਜੋੜ ਸਕਦੇ ਹੋ।

ਜੇਕਰ ਤੁਸੀਂ ਸੈੱਟਅੱਪ ਸਮੇਂ ਦੀ ਉਲੰਘਣਾ ਦੇਖਦੇ ਹੋ, ਤਾਂ ਤੁਸੀਂ ਆਉਟਪੁੱਟ ਕਲਾਕ ਦੇਰੀ ਚੇਨ ਸੈਟਿੰਗ ਨੂੰ ਵਧਾ ਸਕਦੇ ਹੋ।

ਜੇਕਰ ਤੁਸੀਂ ਹੋਲਡ ਟਾਈਮ ਉਲੰਘਣਾ ਦੇਖਦੇ ਹੋ, ਤਾਂ ਤੁਸੀਂ ਆਉਟਪੁੱਟ ਡੇਟਾ ਦੇਰੀ ਚੇਨ ਸੈਟਿੰਗ ਨੂੰ ਵਧਾ ਸਕਦੇ ਹੋ।

GPIO Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾamples

GPIO IP ਕੋਰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਤਿਆਰ ਕਰ ਸਕਦਾ ਹੈamples ਜੋ ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਵਿੱਚ ਤੁਹਾਡੀ IP ਸੰਰਚਨਾ ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੈ। ਤੁਸੀਂ ਇਹਨਾਂ ਡਿਜ਼ਾਈਨ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ ਸਾਬਕਾampਆਈਪੀ ਕੋਰ ਨੂੰ ਸਥਾਪਿਤ ਕਰਨ ਅਤੇ ਸਿਮੂਲੇਸ਼ਨਾਂ ਵਿੱਚ ਸੰਭਾਵਿਤ ਵਿਵਹਾਰ ਲਈ ਸੰਦਰਭਾਂ ਵਜੋਂ les.

ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰ ਸਕਦੇ ਹੋ ਸਾਬਕਾampGPIO IP ਕੋਰ ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਤੋਂ les. ਜਦੋਂ ਤੁਸੀਂ ਉਹ ਪੈਰਾਮੀਟਰ ਸੈਟ ਕਰਦੇ ਹੋ ਜੋ ਤੁਸੀਂ ਚਾਹੁੰਦੇ ਹੋ, ਕਲਿੱਕ ਕਰੋ ਜਨਰੇਟ ਐਕਸampਲੇ ਡਿਜ਼ਾਇਨ. IP ਕੋਰ ਡਿਜ਼ਾਈਨ ਐਕਸample ਸਰੋਤ files ਤੁਹਾਡੇ ਦੁਆਰਾ ਨਿਰਧਾਰਤ ਕੀਤੀ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ.

ਚਿੱਤਰ 16. ਸਰੋਤ Fileਜਨਰੇਟਿਡ ਡਿਜ਼ਾਈਨ 'ਚ ਐੱਸample ਡਾਇਰੈਕਟਰੀ

ਨੋਟ: .qsys files ਡਿਜ਼ਾਈਨ ਦੇ ਦੌਰਾਨ ਅੰਦਰੂਨੀ ਵਰਤੋਂ ਲਈ ਹਨ ਸਾਬਕਾampਸਿਰਫ ਪੀੜ੍ਹੀ. ਤੁਸੀਂ ਇਹਨਾਂ .qsys ਨੂੰ ਸੰਪਾਦਿਤ ਨਹੀਂ ਕਰ ਸਕਦੇ ਹੋ files.

GPIO IP ਕੋਰ ਸੰਸਲੇਸ਼ਣਯੋਗ Intel Quartus Prime Design Example

ਸੰਸਲੇਸ਼ਣਯੋਗ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਇੱਕ ਸੰਕਲਨ-ਤਿਆਰ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿਸਟਮ ਹੈ ਜਿਸਨੂੰ ਤੁਸੀਂ ਇੱਕ Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਵਿੱਚ ਸ਼ਾਮਲ ਕਰ ਸਕਦੇ ਹੋ।

ਡਿਜ਼ਾਈਨ ਬਣਾਉਣਾ ਅਤੇ ਵਰਤਣਾ ਸਾਬਕਾample

ਸਿੰਥੇਸਾਈਜੇਬਲ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਡਿਜ਼ਾਈਨ ਨੂੰ ਤਿਆਰ ਕਰਨ ਲਈ ਐਕਸampਸਰੋਤ ਤੋਂ le files, ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਵਿੱਚ ਹੇਠ ਦਿੱਤੀ ਕਮਾਂਡ ਚਲਾਓample ਡਾਇਰੈਕਟਰੀ:

quartus_sh -t make_qii_design.tcl

ਵਰਤਣ ਲਈ ਇੱਕ ਸਹੀ ਡਿਵਾਈਸ ਨਿਰਧਾਰਤ ਕਰਨ ਲਈ, ਹੇਠ ਦਿੱਤੀ ਕਮਾਂਡ ਚਲਾਓ:

quartus_sh -t make_qii_design.tcl [ਡਿਵਾਈਸ_ਨਾਮ]

TCL ਸਕ੍ਰਿਪਟ ਇੱਕ qii ਡਾਇਰੈਕਟਰੀ ਬਣਾਉਂਦੀ ਹੈ ਜਿਸ ਵਿੱਚ ed_synth.qpf ਪ੍ਰੋਜੈਕਟ ਸ਼ਾਮਲ ਹੁੰਦਾ ਹੈ file. ਤੁਸੀਂ ਇਸ ਪ੍ਰੋਜੈਕਟ ਨੂੰ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਵਿੱਚ ਖੋਲ੍ਹ ਅਤੇ ਕੰਪਾਇਲ ਕਰ ਸਕਦੇ ਹੋ।

GPIO IP ਕੋਰ ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample

ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਤੁਹਾਡੀਆਂ GPIO IP ਕੋਰ ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ ਦੀ ਵਰਤੋਂ ਇੱਕ ਸਿਮੂਲੇਸ਼ਨ ਡ੍ਰਾਈਵਰ ਨਾਲ ਜੁੜੇ IP ਇੰਸਟੈਂਸ ਨੂੰ ਬਣਾਉਣ ਲਈ ਕਰਦਾ ਹੈ। ਡਰਾਈਵਰ ਬੇਤਰਤੀਬ ਟ੍ਰੈਫਿਕ ਪੈਦਾ ਕਰਦਾ ਹੈ ਅਤੇ ਅੰਦਰੂਨੀ ਤੌਰ 'ਤੇ ਬਾਹਰ ਜਾਣ ਵਾਲੇ ਡੇਟਾ ਦੀ ਕਾਨੂੰਨੀਤਾ ਦੀ ਜਾਂਚ ਕਰਦਾ ਹੈ।

ਡਿਜ਼ਾਈਨ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਸਾਬਕਾample, ਤੁਸੀਂ ਇੱਕ ਸਿੰਗਲ ਕਮਾਂਡ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਇੱਕ ਸਿਮੂਲੇਸ਼ਨ ਚਲਾ ਸਕਦੇ ਹੋ, ਤੁਹਾਡੇ ਦੁਆਰਾ ਵਰਤੇ ਜਾਣ ਵਾਲੇ ਸਿਮੂਲੇਟਰ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ। ਸਿਮੂਲੇਸ਼ਨ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਤੁਸੀਂ GPIO IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਿਵੇਂ ਕਰ ਸਕਦੇ ਹੋ।

ਡਿਜ਼ਾਈਨ ਬਣਾਉਣਾ ਅਤੇ ਵਰਤਣਾ ਸਾਬਕਾample

ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨ ਲਈ ਸਾਬਕਾampਸਰੋਤ ਤੋਂ le files ਇੱਕ ਵੇਰੀਲੌਗ ਸਿਮੂਲੇਟਰ ਲਈ, ਡਿਜ਼ਾਈਨ ਐਕਸ ਵਿੱਚ ਹੇਠ ਦਿੱਤੀ ਕਮਾਂਡ ਚਲਾਓample ਡਾਇਰੈਕਟਰੀ:

quartus_sh -t make_sim_design.tcl

ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨ ਲਈ ਸਾਬਕਾampਸਰੋਤ ਤੋਂ le files ਇੱਕ VHDL ਸਿਮੂਲੇਟਰ ਲਈ, ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਵਿੱਚ ਹੇਠ ਦਿੱਤੀ ਕਮਾਂਡ ਚਲਾਓample ਡਾਇਰੈਕਟਰੀ:

quartus_sh -t make_sim_design.tcl VHDL

TCL ਸਕ੍ਰਿਪਟ ਇੱਕ ਸਿਮ ਡਾਇਰੈਕਟਰੀ ਬਣਾਉਂਦੀ ਹੈ ਜਿਸ ਵਿੱਚ ਸਬ-ਡਾਇਰੈਕਟਰੀਆਂ ਸ਼ਾਮਲ ਹੁੰਦੀਆਂ ਹਨ — ਹਰੇਕ ਸਮਰਥਿਤ ਸਿਮੂਲੇਸ਼ਨ ਟੂਲ ਲਈ ਇੱਕ। ਤੁਸੀਂ ਸੰਬੰਧਿਤ ਡਾਇਰੈਕਟਰੀਆਂ ਵਿੱਚ ਹਰੇਕ ਸਿਮੂਲੇਸ਼ਨ ਟੂਲ ਲਈ ਸਕ੍ਰਿਪਟਾਂ ਲੱਭ ਸਕਦੇ ਹੋ।

Arria V, ਚੱਕਰਵਾਤ V, ਅਤੇ Stratix V ਡਿਵਾਈਸਾਂ ਲਈ IP ਮਾਈਗ੍ਰੇਸ਼ਨ ਪ੍ਰਵਾਹ

IP ਮਾਈਗ੍ਰੇਸ਼ਨ ਪ੍ਰਵਾਹ ਤੁਹਾਨੂੰ Arria V, Cyclone V, ਅਤੇ Stratix V ਡਿਵਾਈਸਾਂ ਦੇ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਅਤੇ ALTIOBUF IP ਕੋਰਾਂ ਨੂੰ Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ ਦੇ GPIO IP ਕੋਰ ਵਿੱਚ ਮਾਈਗ੍ਰੇਟ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ।

ਇਹ IP ਮਾਈਗ੍ਰੇਸ਼ਨ ਪ੍ਰਵਾਹ GPIO IP ਕੋਰ ਨੂੰ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਅਤੇ ALTIOBUF IP ਕੋਰ ਦੀਆਂ ਸੈਟਿੰਗਾਂ ਨਾਲ ਮੇਲਣ ਲਈ ਕੌਂਫਿਗਰ ਕਰਦਾ ਹੈ, ਜਿਸ ਨਾਲ ਤੁਸੀਂ IP ਕੋਰ ਨੂੰ ਮੁੜ ਤਿਆਰ ਕਰ ਸਕਦੇ ਹੋ।

ਨੋਟ: ਕੁਝ IP ਕੋਰ ਸਿਰਫ ਖਾਸ ਮੋਡਾਂ ਵਿੱਚ IP ਮਾਈਗ੍ਰੇਸ਼ਨ ਪ੍ਰਵਾਹ ਦਾ ਸਮਰਥਨ ਕਰਦੇ ਹਨ। ਜੇਕਰ ਤੁਹਾਡਾ IP ਕੋਰ ਅਜਿਹੇ ਮੋਡ ਵਿੱਚ ਹੈ ਜੋ ਸਮਰਥਿਤ ਨਹੀਂ ਹੈ, ਤਾਂ ਤੁਹਾਨੂੰ GPIO IP ਕੋਰ ਲਈ IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਚਲਾਉਣ ਅਤੇ IP ਕੋਰ ਨੂੰ ਹੱਥੀਂ ਕੌਂਫਿਗਰ ਕਰਨ ਦੀ ਲੋੜ ਹੋ ਸਕਦੀ ਹੈ।

ਤੁਹਾਡੇ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਅਤੇ ALTIOBUF IP ਕੋਰਾਂ ਨੂੰ ਮਾਈਗਰੇਟ ਕਰਨਾ

ਆਪਣੇ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਅਤੇ ALTIOBUF IP ਕੋਰ ਨੂੰ GPIO Intel FPGA IP IP ਕੋਰ ਵਿੱਚ ਮਾਈਗਰੇਟ ਕਰਨ ਲਈ, ਇਹਨਾਂ ਪੜਾਵਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:

IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਵਿੱਚ ਆਪਣਾ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਜਾਂ ALTIOBUF IP ਕੋਰ ਖੋਲ੍ਹੋ।
ਵਿਚ ਵਰਤਮਾਨ ਵਿੱਚ ਚੁਣਿਆ ਗਿਆ ਡੀਵਾਈਸ ਪਰਿਵਾਰ, ਚੁਣੋ Intel Arria 10 or Intel ਚੱਕਰਵਾਤ 10 GX.
ਕਲਿੱਕ ਕਰੋ ਸਮਾਪਤ GPIO IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਖੋਲ੍ਹਣ ਲਈ।
IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ GPIO IP ਕੋਰ ਸੈਟਿੰਗਾਂ ਨੂੰ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਜਾਂ ALTIOBUF ਕੋਰ ਸੈਟਿੰਗਾਂ ਦੇ ਸਮਾਨ ਸੰਰਚਿਤ ਕਰਦਾ ਹੈ।

ਜੇਕਰ ਦੋਵਾਂ ਵਿਚਕਾਰ ਕੋਈ ਅਸੰਗਤ ਸੈਟਿੰਗ ਹਨ, ਤਾਂ ਚੁਣੋ ਨਵੀਆਂ ਸਮਰਥਿਤ ਸੈਟਿੰਗਾਂ.
ਕਲਿੱਕ ਕਰੋ ਸਮਾਪਤ IP ਕੋਰ ਨੂੰ ਮੁੜ ਬਣਾਉਣ ਲਈ।
RTL ਵਿੱਚ ਆਪਣੇ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਜਾਂ ALTIOBUF IP ਕੋਰ ਇੰਸਟੈਂਟੇਸ਼ਨ ਨੂੰ GPIO IP ਕੋਰ ਨਾਲ ਬਦਲੋ।

ਨੋਟ: GPIO IP ਕੋਰ ਪੋਰਟ ਨਾਮ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਜਾਂ ALTIOBUF IP ਕੋਰ ਪੋਰਟ ਨਾਮਾਂ ਨਾਲ ਮੇਲ ਨਹੀਂ ਖਾਂਦੇ। ਇਸਲਈ, ਇੰਸਟਾਂਟਿਏਸ਼ਨ ਵਿੱਚ ਸਿਰਫ਼ IP ਕੋਰ ਨਾਮ ਨੂੰ ਬਦਲਣਾ ਕਾਫ਼ੀ ਨਹੀਂ ਹੋ ਸਕਦਾ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਪੰਨਾ 12 'ਤੇ ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬੱਸ ਹਾਈ ਅਤੇ ਲੋਅ ਬਿਟਸ

ਗਾਈਡਲਾਈਨ: ਮਾਈਗ੍ਰੇਟਿਡ ਆਈਪੀ ਵਿੱਚ ਡੇਟਾਇਨ_ਐਚ ਅਤੇ ਡੇਟਾਇਨ_ਐਲ ਪੋਰਟਾਂ ਨੂੰ ਸਵੈਪ ਕਰੋ

ਜਦੋਂ ਤੁਸੀਂ ਆਪਣੇ GPIO IP ਨੂੰ ਪਿਛਲੀਆਂ ਡਿਵਾਈਸਾਂ ਤੋਂ GPIO IP ਕੋਰ 'ਤੇ ਮਾਈਗ੍ਰੇਟ ਕਰਦੇ ਹੋ, ਤਾਂ ਤੁਸੀਂ ਚਾਲੂ ਕਰ ਸਕਦੇ ਹੋ ਪੁਰਾਤਨ ਸਿਖਰ-ਪੱਧਰ ਦੇ ਪੋਰਟ ਨਾਮਾਂ ਦੀ ਵਰਤੋਂ ਕਰੋ GPIO IP ਕੋਰ ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਵਿਕਲਪ। ਹਾਲਾਂਕਿ, GPIO IP ਕੋਰ ਵਿੱਚ ਇਹਨਾਂ ਪੋਰਟਾਂ ਦਾ ਵਿਵਹਾਰ ਸਟ੍ਰੈਟਿਕਸ V, Arria V, ਅਤੇ Cyclone V ਡਿਵਾਈਸਾਂ ਲਈ ਵਰਤੇ ਜਾਂਦੇ IP ਕੋਰਾਂ ਨਾਲੋਂ ਵੱਖਰਾ ਹੈ।

GPIO IP ਕੋਰ ਇਹਨਾਂ ਪੋਰਟਾਂ ਨੂੰ ਇਹਨਾਂ ਘੜੀ ਦੇ ਕਿਨਾਰਿਆਂ 'ਤੇ ਆਉਟਪੁੱਟ ਰਜਿਸਟਰਾਂ ਵੱਲ ਡ੍ਰਾਇਵ ਕਰਦਾ ਹੈ:

datain_h—ਆਉਟ ਕਲਾਕ ਦੇ ਵਧਦੇ ਕਿਨਾਰੇ 'ਤੇ
datain_l—ਆਊਟ ਕਲਾਕ ਦੇ ਡਿੱਗਦੇ ਕਿਨਾਰੇ 'ਤੇ

ਜੇਕਰ ਤੁਸੀਂ Stratix V, Arria V, ਅਤੇ Cyclone V ਡਿਵਾਈਸਾਂ ਤੋਂ ਆਪਣੇ GPIO IP ਨੂੰ ਮਾਈਗਰੇਟ ਕੀਤਾ ਹੈ, ਤਾਂ ਜਦੋਂ ਤੁਸੀਂ GPIO IP ਕੋਰ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤੇ IP ਨੂੰ ਚਾਲੂ ਕਰਦੇ ਹੋ ਤਾਂ datain_h ਅਤੇ datain_l ਪੋਰਟਾਂ ਨੂੰ ਸਵੈਪ ਕਰੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਪੰਨਾ 12 'ਤੇ ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬੱਸ ਹਾਈ ਅਤੇ ਲੋਅ ਬਿਟਸ

GPIO Intel FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

IP ਸੰਸਕਰਣ v19.1 ਤੱਕ ਦੇ Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣਾਂ ਦੇ ਸਮਾਨ ਹਨ। Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 19.2 ਜਾਂ ਬਾਅਦ ਦੇ ਸੰਸਕਰਣ ਤੋਂ, IP ਕੋਰਾਂ ਦੀ ਇੱਕ ਨਵੀਂ IP ਸੰਸਕਰਣ ਯੋਜਨਾ ਹੈ।

ਜੇਕਰ ਇੱਕ IP ਕੋਰ ਸੰਸਕਰਣ ਸੂਚੀਬੱਧ ਨਹੀਂ ਹੈ, ਤਾਂ ਪਿਛਲੇ IP ਕੋਰ ਸੰਸਕਰਣ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਾਗੂ ਹੁੰਦੀ ਹੈ।

IP ਕੋਰ ਸੰਸਕਰਣ	ਯੂਜ਼ਰ ਗਾਈਡ
20.0.0	GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ
19.3.0	GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ
19.3.0	GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ
18.1	GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ
18.0	GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ
17.1	Intel FPGA GPIO IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ
17.0	ਅਲਟੇਰਾ GPIO IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ
16.1	ਅਲਟੇਰਾ GPIO IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ
16.0	ਅਲਟੇਰਾ GPIO IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ
14.1	ਅਲਟੇਰਾ GPIO ਮੈਗਾਫੰਕਸ਼ਨ ਯੂਜ਼ਰ ਗਾਈਡ
13.1	ਅਲਟੇਰਾ GPIO ਮੈਗਾਫੰਕਸ਼ਨ ਯੂਜ਼ਰ ਗਾਈਡ

GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ

ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ	Intel Quartus Prime ਸੰਸਕਰਣ	IP ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
2021.07.15	21.2	20.0.0	ਚਿੱਤਰ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ ਹੈ ਜੋ ਸਰਲੀਕ੍ਰਿਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ view ਡਾਉਟ[0] ਤੋਂ ਡਾਉਟ[3] ਅਤੇ ਡਾਉਟ[3] ਤੋਂ ਡਾਉਟ[0] ਨੂੰ ਅੱਪਡੇਟ ਕਰਨ ਲਈ ਸਿੰਗਲ-ਐਂਡ GPIO ਇਨਪੁਟ ਮਾਰਗ ਦਾ।
2021.03.29	21.1	20.0.0	GPIO IP ਸੰਸਕਰਣ ਨੰਬਰ ਨੂੰ 20.0.0 ਵਿੱਚ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ।
2021.03.12	20.4	19.3.0	ਇਹ ਨਿਸ਼ਚਿਤ ਕਰਨ ਲਈ IP ਮਾਈਗ੍ਰੇਸ਼ਨ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ ਹੈ ਕਿ GPIO IP ਵਧਦੇ ਕਿਨਾਰੇ 'ਤੇ datain_h ਅਤੇ ਡਿੱਗਦੇ ਕਿਨਾਰੇ 'ਤੇ datain_l ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ।
2019.10.01	19.3	19.3.0	ਦੇਰੀ ਤੱਤਾਂ ਬਾਰੇ ਵਿਸ਼ੇ ਵਿੱਚ .qsf ਅਸਾਈਨਮੈਂਟ ਕੋਡ ਵਿੱਚ ਟਾਈਪੋਗ੍ਰਾਫਿਕਲ ਗਲਤੀ ਨੂੰ ਠੀਕ ਕੀਤਾ ਗਿਆ ਹੈ।
2019.03.04	18.1	18.1	ਇਨਪੁਟ ਮਾਰਗ ਬਾਰੇ ਵਿਸ਼ਿਆਂ ਵਿੱਚ, ਅਤੇ ਆਉਟਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦੇ ਹਨ: ਇਹ ਦੱਸਣ ਲਈ ਵਿਸ਼ਿਆਂ ਵਿੱਚ ਨੋਟਸ ਨੂੰ ਠੀਕ ਕੀਤਾ ਗਿਆ ਹੈ ਕਿ GPIO Intel FPGA IP ਦੋ-ਦਿਸ਼ਾਵੀ ਪਿੰਨਾਂ ਦੇ ਗਤੀਸ਼ੀਲ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਦਾ ਸਮਰਥਨ ਨਹੀਂ ਕਰਦਾ ਹੈ। ਸਮਾਨਾਂਤਰ ਇੰਟਰਫੇਸਾਂ ਲਈ PHY ਲਾਈਟ ਦੇ ਲਿੰਕ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ ਹਨ Intel FPGA IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Stratix 10, Intel Arria 10, ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ ਉਹਨਾਂ ਐਪਲੀਕੇਸ਼ਨਾਂ ਬਾਰੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ ਜਿਨ੍ਹਾਂ ਨੂੰ ਦੋ-ਦਿਸ਼ਾਵੀ ਪਿੰਨਾਂ ਲਈ ਗਤੀਸ਼ੀਲ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ।
2018.08.28	18.0	18.0	ਦਸਤਾਵੇਜ਼ ਨੂੰ Intel FPGA GPIO IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ ਤੋਂ GPIO Intel FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ ਲਈ ਰੀਟਾਈਟਲ ਕੀਤਾ ਗਿਆ ਹੈ। Intel Stratix 10 GPIO IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਈ ਇੱਕ ਲਿੰਕ ਜੋੜਿਆ ਗਿਆ। IP ਦਾ ਨਾਮ “Intel FPGA GPIO” ਤੋਂ “GPIO Intel FPGA IP” ਰੱਖਿਆ ਗਿਆ ਹੈ। “clk_fr” ਅਤੇ “clk_hr” ਤੋਂ “ck_fr” ਅਤੇ “ck_hr” ਦੀਆਂ ਸਹੀ ਉਦਾਹਰਨਾਂ। ਅਸਲ IP ਕੋਰ ਸਿਗਨਲ ਨਾਮ ਦਿਖਾਉਣ ਲਈ GPIO IP ਇਨਪੁਟ ਮਾਰਗ ਅਤੇ ਆਉਟਪੁੱਟ ਮਾਰਗ ਡਾਇਗ੍ਰਾਮ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ ਹੈ।

ਮਿਤੀ	ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
ਨਵੰਬਰ 2017	2017.11.06	Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ। GPIO IP ਕੋਰ ਵਿੱਚ ਸਿਗਨਲ ਨਾਵਾਂ ਨਾਲ ਮੇਲ ਕਰਨ ਲਈ ਅੰਕੜਿਆਂ ਵਿੱਚ ਸਿਗਨਲ ਨਾਮਾਂ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ। ਆਉਟਪੁੱਟ ਮਾਰਗ ਵੇਵਫਾਰਮ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ। “Altera GPIO IP core” ਦਾ ਨਾਮ ਬਦਲ ਕੇ “Intel FPGA GPIO IP ਕੋਰ” ਰੱਖਿਆ ਗਿਆ ਹੈ। “Altera IOPLL IP ਕੋਰ” ਦਾ ਨਾਮ ਬਦਲ ਕੇ “Intel FPGA IOPLL IP ਕੋਰ” ਰੱਖਿਆ ਗਿਆ ਹੈ। "ਟਾਈਮ ਕੁਐਸਟ ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ" ਦਾ ਨਾਮ ਬਦਲ ਕੇ "ਟਾਈਮਿੰਗ ਐਨਾਲਾਈਜ਼ਰ" ਰੱਖਿਆ ਗਿਆ। "Qsys" ਦਾ ਨਾਮ ਬਦਲ ਕੇ "ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ" ਰੱਖਿਆ ਗਿਆ। ਸਪੱਸ਼ਟ ਕੀਤਾ ਕਿ ASET ਅਤੇ ACLR ਸਿਗਨਲ ਸਰਗਰਮ ਉੱਚ ਹਨ।
ਮਈ 2017	2017.05.08	ਲਈ ਸ਼ਰਤਾਂ ਨਿਸ਼ਚਿਤ ਕਰਨ ਲਈ GPIO ਬਫਰ ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਨ ਵਾਲੀ ਸਾਰਣੀ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਬੱਸ-ਹੋਲਡ ਸਰਕਟਰੀ ਦੀ ਵਰਤੋਂ ਕਰੋ ਪੈਰਾਮੀਟਰ ਵਿਕਲਪ. Intel ਦੇ ਤੌਰ 'ਤੇ ਮੁੜ ਬ੍ਰਾਂਡ ਕੀਤਾ ਗਿਆ।
ਅਕਤੂਬਰ 2016	2016.10.31	ਇਨਪੁਟ ਮਾਰਗ ਵੇਵਫਾਰਮ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ। ਡਿਨ ਅਤੇ ਡਾਉਟ ਬੱਸਾਂ ਵਿੱਚ ਉੱਚ ਅਤੇ ਨੀਵੇਂ ਬਿੱਟਾਂ ਦਾ ਵਰਣਨ ਕਰਨ ਵਾਲਾ ਇੱਕ ਵਿਸ਼ਾ ਜੋੜਿਆ ਗਿਆ।
ਅਗਸਤ 2016	2016.08.05	GPIO IP ਕੋਰ ਵਿੱਚ ਗਤੀਸ਼ੀਲ OCT ਸਮਰਥਨ ਬਾਰੇ ਨੋਟਸ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ ਹਨ। ਸ਼ੁੱਧਤਾ ਅਤੇ ਸਪਸ਼ਟਤਾ ਨੂੰ ਬਿਹਤਰ ਬਣਾਉਣ ਲਈ ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ ਬਾਰੇ ਵਿਸ਼ੇ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ। ਡਿਜ਼ਾਈਨ ਬਣਾਉਣ ਬਾਰੇ ਸੈਕਸ਼ਨ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ ਐਕਸample. ਜਦੋਂ ਤੁਸੀਂ Stratix V, Arria V, ਅਤੇ Cyclone V ਡਿਵਾਈਸਾਂ ਤੋਂ GPIO IP ਕੋਰ 'ਤੇ ਮਾਈਗ੍ਰੇਟ ਕਰਦੇ ਹੋ ਤਾਂ ਵਿਰਾਸਤੀ ਪੋਰਟਾਂ ਦੇ ਵਿਵਹਾਰ ਬਾਰੇ ਇੱਕ ਗਾਈਡਲਾਈਨ ਵਿਸ਼ਾ ਜੋੜਿਆ ਗਿਆ ਹੈ। ਸਪਸ਼ਟਤਾ ਨੂੰ ਬਿਹਤਰ ਬਣਾਉਣ ਅਤੇ ਸੰਦਰਭ ਦੀ ਸੌਖ ਲਈ ਦਸਤਾਵੇਜ਼ ਨੂੰ ਦੁਬਾਰਾ ਲਿਖਿਆ ਅਤੇ ਪੁਨਰਗਠਨ ਕੀਤਾ। Quartus II ਦੀਆਂ ਉਦਾਹਰਨਾਂ ਨੂੰ Quartus Prime ਵਿੱਚ ਬਦਲਿਆ ਗਿਆ।
ਅਗਸਤ 2014	2014.08.18	ਸਮੇਂ ਦੀ ਜਾਣਕਾਰੀ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ। ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ ਰਜਿਸਟਰ ਪੈਕਿੰਗ ਜਾਣਕਾਰੀ. ਜੋੜਿਆ ਗਿਆ ਪੁਰਾਤਨ ਸਿਖਰ-ਪੱਧਰ ਦੇ ਪੋਰਟ ਨਾਮਾਂ ਦੀ ਵਰਤੋਂ ਕਰੋ ਪੈਰਾਮੀਟਰ। ਇਹ ਇੱਕ ਨਵਾਂ ਪੈਰਾਮੀਟਰ ਹੈ। ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ ਰਜਿਸਟਰ ਪੈਕਿੰਗ ਜਾਣਕਾਰੀ. ਮੈਗਾਫੰਕਸ਼ਨ ਸ਼ਬਦ ਨੂੰ IP ਕੋਰ ਨਾਲ ਬਦਲਿਆ ਗਿਆ।
ਨਵੰਬਰ 2013	2013.11.29	ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼।

ਫੀਡਬੈਕ ਭੇਜੋ

GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

intel GPIO Intel FPGA IP [pdf] ਯੂਜ਼ਰ ਗਾਈਡ
GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

ਹਵਾਲੇ

ਯੂਜ਼ਰ ਮੈਨੂਅਲ

GPIO Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ

Intel® Arria® 10 ਅਤੇ Intel® Cyclone® 10 GX ਡਿਵਾਈਸਾਂ

GPIO Intel FPGA IP ਲਈ ਜਾਣਕਾਰੀ ਜਾਰੀ ਕਰੋ

GPIO Intel FPGA IP ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ

GPIO Intel FPGA IP ਡਾਟਾ ਪਾਥ

ਇਨਪੁਟ ਮਾਰਗ

ਆਉਟਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਯੋਗ ਮਾਰਗ

GPIO Intel FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਸਾਂਝੇ ਸਿਗਨਲ

ਡਾਟਾ ਬਿੱਟ-ਡਾਟਾ ਇੰਟਰਫੇਸ ਲਈ ਆਰਡਰ

ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬੱਸ ਉੱਚ ਅਤੇ ਘੱਟ ਬਿੱਟ

ਡਾਟਾ ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਅਤੇ ਅਨੁਸਾਰੀ ਘੜੀਆਂ

ਸਰੋਤ ਉਪਯੋਗਤਾ ਅਤੇ ਡਿਜ਼ਾਈਨ ਪ੍ਰਦਰਸ਼ਨ ਦੀ ਪੁਸ਼ਟੀ ਕਰਨਾ

GPIO Intel FPGA IP ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ

ਰਜਿਸਟਰ ਪੈਕਿੰਗ

GPIO Intel FPGA IP ਟਾਈਮਿੰਗ

ਟਾਈਮਿੰਗ ਕੰਪੋਨੈਂਟਸ

ਦੇਰੀ ਤੱਤ

ਟਾਈਮਿੰਗ ਵਿਸ਼ਲੇਸ਼ਣ

ਸਿੰਗਲ ਡਾਟਾ ਰੇਟ ਇਨਪੁਟ ਰਜਿਸਟਰ

ਪੂਰਾ-ਦਰ ਜਾਂ ਅੱਧਾ-ਦਰ DDIO ਇਨਪੁਟ ਰਜਿਸਟਰ

ਸਿੰਗਲ ਡਾਟਾ ਰੇਟ ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ

ਪੂਰਾ-ਦਰ ਜਾਂ ਅੱਧਾ-ਦਰ DDIO ਆਉਟਪੁੱਟ ਰਜਿਸਟਰ

ਸਮਾਂ ਬੰਦ ਕਰਨ ਲਈ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼

GPIO Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾamples

GPIO IP ਕੋਰ ਸੰਸਲੇਸ਼ਣਯੋਗ Intel Quartus Prime Design Example

GPIO IP ਕੋਰ ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample

Arria V, ਚੱਕਰਵਾਤ V, ਅਤੇ Stratix V ਡਿਵਾਈਸਾਂ ਲਈ IP ਮਾਈਗ੍ਰੇਸ਼ਨ ਪ੍ਰਵਾਹ

ਤੁਹਾਡੇ ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ਅਤੇ ALTIOBUF IP ਕੋਰਾਂ ਨੂੰ ਮਾਈਗਰੇਟ ਕਰਨਾ

ਗਾਈਡਲਾਈਨ: ਮਾਈਗ੍ਰੇਟਿਡ ਆਈਪੀ ਵਿੱਚ ਡੇਟਾਇਨ_ਐਚ ਅਤੇ ਡੇਟਾਇਨ_ਐਲ ਪੋਰਟਾਂ ਨੂੰ ਸਵੈਪ ਕਰੋ

GPIO Intel FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

GPIO Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ: Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

ਹਵਾਲੇ

ਇੱਕ ਟਿੱਪਣੀ ਛੱਡੋ

ਜਵਾਬ ਰੱਦ ਕਰੋ