GPIO Intel® FPGA IP Itọsọna olumulo

---

Intel® Arria® 10 ati Intel® Cyclone® 10 GX Awọn ẹrọ

Imudojuiwọn fun Intel® Quartus® Prime Design Suite: 21.2
Ẹya IP: 20.0.0

Idajọ Ayelujara                                                               ID: 683136
Fi esi ranṣẹ             ug-altera_gpio            Ẹya: 2021.07.15

---

GPIO Intel® FPGA IP mojuto ṣe atilẹyin idi gbogbogbo I/O (GPIO) awọn ẹya ati awọn paati. O le lo awọn GPIO ni awọn ohun elo gbogbogbo ti kii ṣe pato si awọn transceivers, awọn atọkun iranti, tabi LVDS.

GPIO IP mojuto wa fun Intel Arria® 10 ati Intel Cyclone® 10 GX awọn ẹrọ nikan. Ti o ba n ṣikiri awọn aṣa lati Stratix® V, Arria V, tabi awọn ẹrọ Cyclone V, o gbọdọ jade lọ si ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, tabi awọn ohun kohun IP ALTIOBUF.

Alaye ti o jọmọ

• Ṣiṣan Iṣilọ IP fun Arria V, Cyclone V, ati Awọn Ẹrọ Stratix V ni oju-iwe 22
• Intel Stratix 10 Mo / O imuse Awọn Itọsọna
  Pese itọsọna olumulo GPIOIP mojuto fun awọn ẹrọ Intel Stratix 10.
• Ifihan to Intel FPGA IP ohun kohun
  Pese alaye gbogbogbo nipa gbogbo awọn ohun kohun Intel FPGA IP, pẹlu parameterizing, ti ipilẹṣẹ, igbegasoke, ati kikopa awọn ohun kohun IP.
• Ṣiṣẹda Version-Independent IP ati Qsys Simulation Scripts
  Ṣẹda awọn iwe afọwọkọ iṣeṣiro ti ko nilo awọn imudojuiwọn afọwọṣe fun sọfitiwia tabi awọn iṣagbega ẹya IP.
• Ise agbese Management Best Àṣà
  Awọn itọnisọna fun iṣakoso daradara ati gbigbe ti iṣẹ akanṣe rẹ ati IP files.
• Awọn ile ifipamọ Itọsọna olumulo GPIO Intel FPGA IP ni oju-iwe 24
  Pese atokọ ti awọn itọsọna olumulo fun awọn ẹya iṣaaju ti GPIO IP mojuto.
• Oṣuwọn Data Meji I/O (ALTDDIO_IN, ALTDDIO_OUT, ati ALTDDIO_BIDIR) Itọsọna Olumulo Awọn Cores IP
• I/O saarin (ALTIOBUF) IP mojuto User Itọsọna

Alaye itusilẹ fun GPIO Intel FPGA IP

Awọn ẹya Intel FPGA IP ibaamu awọn ẹya sọfitiwia Intel Quartus® Prime Design Suite titi di v19.1. Bibẹrẹ ni Intel Quartus Prime Design Suite sọfitiwia ẹya 19.2, Intel FPGA IP ni ero ti ikede tuntun kan.

---

Intel Corporation. Gbogbo awọn ẹtọ wa ni ipamọ. Intel, aami Intel, ati awọn ami Intel miiran jẹ aami-išowo ti Intel Corporation tabi awọn oniranlọwọ rẹ. Intel ṣe atilẹyin iṣẹ ti FPGA rẹ ati awọn ọja semikondokito si awọn pato lọwọlọwọ ni ibamu pẹlu atilẹyin ọja boṣewa Intel, ṣugbọn ni ẹtọ lati ṣe awọn ayipada si eyikeyi awọn ọja ati iṣẹ nigbakugba laisi akiyesi. Intel ko gba ojuse tabi layabiliti ti o dide lati inu ohun elo tabi lilo eyikeyi alaye, ọja, tabi iṣẹ ti a ṣalaye ninu rẹ ayafi bi a ti gba ni kikun si kikọ nipasẹ Intel. A gba awọn alabara Intel nimọran lati gba ẹya tuntun ti awọn pato ẹrọ ṣaaju gbigbekele eyikeyi alaye ti a tẹjade ati ṣaaju gbigbe awọn aṣẹ fun awọn ọja tabi awọn iṣẹ. * Awọn orukọ miiran ati awọn ami iyasọtọ le jẹ ẹtọ bi ohun-ini ti awọn miiran.

ISO 9001: 2015 forukọsilẹ

Nọmba Intel FPGA IP ẹya (XYZ) le yipada pẹlu ẹya sọfitiwia Intel Quartus Prime kọọkan. Iyipada ninu:

• X tọkasi atunyẹwo pataki ti IP. Ti o ba ṣe imudojuiwọn sọfitiwia Intel Quartus Prime, o gbọdọ tun IP ṣe.
• Y tọkasi IP pẹlu awọn ẹya tuntun. Tun IP rẹ ṣe lati ni awọn ẹya tuntun wọnyi.
• Z tọkasi IP pẹlu awọn ayipada kekere. Tun IP rẹ ṣe lati fi awọn ayipada wọnyi kun.

Table 1. GPIO Intel FPGA IP mojuto Alaye Tu lọwọlọwọ

Nkan	Apejuwe
Ẹya IP	20.0.0
Intel Quartus NOMBA Version	21.2
Ojo ifisile	2021.06.23

GPIO Intel FPGA IP Awọn ẹya ara ẹrọ

GPIO IP mojuto pẹlu awọn ẹya ara ẹrọ lati ṣe atilẹyin awọn bulọọki I/O ẹrọ. O le lo olootu paramita Intel Quartus Prime lati tunto GPIO IP mojuto.

GPIO IP mojuto pese awọn paati wọnyi:

• Iṣagbewọle/jade oṣuwọn data ilọpo meji (DDIO) - paati oni-nọmba kan ti o jẹ ilọpo meji tabi idaji oṣuwọn data ti ikanni ibaraẹnisọrọ kan.
• Awọn ẹwọn idaduro-ṣeto awọn ẹwọn idaduro lati ṣe idaduro kan pato ati iranlọwọ ni pipade akoko I/O.
• I/O buffers — so awọn paadi pọ mọ FPGA.

GPIO Intel FPGA IP Data Awọn ipa ọna

Nọmba 1. Ipele giga View ti Nikan-Opin GPIO

Table 2. GPIO IP mojuto Data ipa ọna

Ona Data	Iforukọsilẹ Ipo
	Fori	Iforukọsilẹ ti o rọrun	DDR I/O
			Oṣuwọn-kikun	Oṣuwọn Idaji
Iṣawọle	Data n lọ lati eroja idaduro si mojuto, ti o kọja gbogbo awọn I/Os data ilọpo meji (DDIOs).	Oṣuwọn kikun DDIO n ṣiṣẹ bi iforukọsilẹ ti o rọrun, ti o kọja awọn DDIO agbedemeji. Fitter yan boya lati gbe iforukọsilẹ ni I/O tabi ṣe iforukọsilẹ ni mojuto, da lori agbegbe ati awọn akoko iṣowo akoko.	Oṣuwọn kikun DDIO n ṣiṣẹ bi DDIO deede, ti o kọja awọn DDIO idaji-idaji.	Oṣuwọn kikun DDIO nṣiṣẹ bi DDIO deede. Awọn DDIO idaji-oṣuwọn ṣe iyipada data oṣuwọn kikun si data idaji-idaji.
Abajade	Data lọ lati mojuto taara si nkan idaduro, ti o kọja gbogbo awọn DDIO.	Oṣuwọn kikun DDIO n ṣiṣẹ bi iforukọsilẹ ti o rọrun, ti o kọja awọn DDIO agbedemeji. Fitter yan boya lati gbe iforukọsilẹ ni I/O tabi ṣe iforukọsilẹ ni mojuto, da lori agbegbe ati awọn akoko iṣowo akoko.	Oṣuwọn kikun DDIO n ṣiṣẹ bi DDIO deede, ti o kọja awọn DDIO idaji-idaji.	Oṣuwọn kikun DDIO nṣiṣẹ bi DDIO deede. Awọn DDIO idaji-oṣuwọn ṣe iyipada data oṣuwọn kikun si data idaji-idaji.
Iduro ọja	Ifipamọ ti iṣelọpọ n ṣe awakọ PIN ti o wujade ati ifipamọ titẹ sii.	Oṣuwọn kikun DDIO nṣiṣẹ bi iforukọsilẹ ti o rọrun. Ifipamọ ti iṣelọpọ n ṣe awakọ PIN ti o wujade ati ifipamọ titẹ sii.	Oṣuwọn kikun DDIO nṣiṣẹ bi DDIO deede. Ifipamọ ti iṣelọpọ n ṣe awakọ PIN ti o wujade ati ifipamọ titẹ sii. Ifipamọ titẹ sii n ṣakoso eto ti awọn flip-flops mẹta.	Oṣuwọn kikun DDIO nṣiṣẹ bi DDIO deede. Awọn DDIO idaji-oṣuwọn ṣe iyipada data oṣuwọn kikun si iwọn idaji. Ifipamọ ti iṣelọpọ n ṣe awakọ PIN ti o wujade ati ifipamọ titẹ sii. Ifipamọ titẹ sii n ṣakoso eto ti awọn flip-flops mẹta.

Ti o ba lo asynchronous ko o ati awọn ifihan agbara tito tẹlẹ, gbogbo awọn DDIO pin awọn ifihan agbara kanna.

Oṣuwọn idaji ati awọn DDIO-kikun sopọ si awọn aago lọtọ. Nigbati o ba lo idaji-oṣuwọn ati awọn DDIO-kikun, aago oṣuwọn kikun gbọdọ ṣiṣẹ ni ilọpo meji igbohunsafẹfẹ oṣuwọn idaji. O le lo awọn ibatan alakoso oriṣiriṣi lati pade awọn ibeere akoko.

Alaye ti o jọmọ
Input and Output Bos High and Low Bits loju iwe 12

Ọna igbewọle

Paadi naa nfi data ranṣẹ si ifipamọ titẹ sii, ati ifipamọ titẹ sii n ṣe ifunni eroja idaduro. Lẹhin ti data naa ti lọ si abajade ti nkan idaduro, awọn olutọpa ti o le fori ti eto yan awọn ẹya ati awọn ọna lati lo. Ọna titẹ sii kọọkan ni awọn s meji.tages ti DDIOs, eyiti o jẹ iwọn-kikun ati idaji-oṣuwọn.

olusin 2. Simplified View ti Ọna Input GPIO Ipari Nikan

1. Paadi gba data.
2. DDIO IN (1) gba data lori awọn igun ti o ga ati ti o ṣubu ti ck_fr ati firanṣẹ data, awọn ifihan agbara (A) ati (B) ni nọmba igbi ti o tẹle, ni oṣuwọn data kan.
3. DDIO IN (2) ati DDIO IN (3) di idaji oṣuwọn data.
4. dout[3:0] ṣe afihan data naa bi ọkọ akero idaji-oṣuwọn.

Ṣe nọmba 3. Waveform Ọna titẹ sii ni Ipo DDIO pẹlu Iyipada Oṣuwọn Idaji

Ninu eeya yii, data naa n lọ lati aago oṣuwọn kikun ni oṣuwọn data ilọpo meji si aago iwọn idaji ni oṣuwọn data ẹyọkan. Oṣuwọn data ti pin nipasẹ mẹrin ati iwọn bosi ti pọ nipasẹ ipin kanna. Iwajade gbogbogbo nipasẹ ipilẹ GPIO IP ko yipada.

Ibasepo akoko gangan laarin awọn ifihan agbara oriṣiriṣi le yatọ da lori apẹrẹ kan pato, awọn idaduro, ati awọn ipele ti o yan fun iwọn-kikun ati awọn aago oṣuwọn idaji.

Akiyesi: Kokoro IP GPIO ko ṣe atilẹyin isọdiwọn agbara ti awọn pinni bidirectional. Fun awọn ohun elo ti o nilo isọdiwọn agbara ti awọn pinni bidirectional, tọka si alaye ti o jọmọ.

Alaye ti o jọmọ

• PHY Lite fun Awọn atọkun Parallel Intel FPGA IP Itọsọna Olumulo Core: Intel Stratix 10, Intel Arria 10, ati Intel Cyclone 10 GX Awọn ẹrọ
  Pese alaye diẹ sii fun awọn ohun elo ti o nilo Oct ti o ni agbara fun awọn pinni bidirectional.
• Ijade ati Ijade Mu Awọn ipa-ọna ṣiṣẹ ni oju-iwe 7

Ijade ati Ijade Mu Awọn ipa-ọna ṣiṣẹ

Ẹya idaduro o wu nfi data ranṣẹ si paadi nipasẹ ifipamọ o wu.

Kọọkan o wu ona ni meji stages ti DDIOs, eyiti o jẹ idaji-oṣuwọn ati kikun-oṣuwọn.

olusin 4. Simplified View ti Nikan-Opin GPIO Ijade Ona

Ṣe nọmba 5. Waveform Ona ​​Ijade ni Ipo DDIO pẹlu Iyipada Iwọn Idaji

olusin 6. Simplified View ti o wu Jeki Ona

Iyatọ ti o wa laarin ọna ti o jade ati ọna ti o muu ṣiṣẹ (OE) ni pe ọna OE ko ni DDIO ni kikun-oṣuwọn. Lati ṣe atilẹyin awọn imuse iforukọsilẹ ti o kun ni ọna OE, iforukọsilẹ ti o rọrun kan nṣiṣẹ bi DDIO ni kikun-oṣuwọn. Fun idi kanna, nikan idaji-oṣuwọn DDIO wa.

Ọna OE n ṣiṣẹ ni awọn ipo ipilẹ mẹta wọnyi:

• Fori — mojuto nfi data ranṣẹ taara si nkan idaduro, ni ikọja gbogbo awọn DDIO.
• Iṣiro Iforukọsilẹ-o kọja idaji-oṣuwọn DDIO.
• Ijade SDR ni idaji-oṣuwọn-idaji awọn DDIOs iyipada data lati iwọn-kikun si idaji-oṣuwọn.

Akiyesi: Kokoro IP GPIO ko ṣe atilẹyin isọdiwọn agbara ti awọn pinni bidirectional. Fun awọn ohun elo ti o nilo isọdiwọn agbara ti awọn pinni bidirectional, tọka si alaye ti o jọmọ.

Alaye ti o jọmọ

• PHY Lite fun Awọn atọkun Parallel Intel FPGA IP Itọsọna Olumulo Core: Intel Stratix 10, Intel Arria 10, ati Intel Cyclone 10 GX Awọn ẹrọ
  Pese alaye diẹ sii fun awọn ohun elo ti o nilo Oct ti o ni agbara fun awọn pinni bidirectional.
• Ona igbewọle loju iwe 5

GPIO Intel FPGA IP Interface Awọn ifihan agbara

Da lori awọn eto paramita ti o pato, awọn ifihan agbara wiwo oriṣiriṣi wa fun GPIO IP mojuto.

olusin 7. GPIO IP mojuto Interfaces

olusin 8. GPIO Interface Awọn ifihan agbara

Table 3. paadi Interface Awọn ifihan agbara

Ni wiwo paadi ni asopọ ti ara lati GPIO IP mojuto si paadi. Ni wiwo yi le jẹ ohun input, o wu tabi bidirectional ni wiwo, da lori awọn IP mojuto iṣeto ni. Ninu tabili yii, SIZE jẹ iwọn data ti a sọ pato ninu olootu paramita ipilẹ IP.

Orukọ ifihan agbara	Itọsọna	Apejuwe
paadi_in[SIZE-1:0]	Iṣawọle	Ifihan agbara titẹ sii lati paadi.
pad_in_b[SIZE-1:0]	Iṣawọle	Ipin odi ti ifihan agbara igbewọle iyatọ lati paadi. Eleyi ibudo wa ti o ba ti o ba tan awọn Lo ifipamọ iyatọ aṣayan.
paadi_jade[SIZE-1:0]	Abajade	O wu ifihan agbara si paadi.
pad_out_b[SIZE-1:0]	Abajade	Ipin odi ti ifihan agbara iyatọ si paadi. Eleyi ibudo wa ti o ba ti o ba tan awọn Lo ifipamọ iyatọ aṣayan.
pad_io[SIZE-1:0]	Iduro ọja	Asopọ ifihan agbara bidirectional pẹlu paadi.
pad_io_b[SIZE-1:0]	Iduro ọja	Apa odi ti asopọ ifihan agbara bidirectional iyatọ pẹlu paadi naa. Eleyi ibudo wa ti o ba ti o ba tan awọn Lo ifipamọ iyatọ aṣayan.

Table 4. Data Interface awọn ifihan agbara

Ni wiwo data jẹ ọna titẹ sii tabi wiwojade lati inu GPIO IP mojuto si FPGA mojuto. Ninu tabili yii, SIZE jẹ iwọn data ti a sọ pato ninu olootu paramita ipilẹ IP.

Orukọ ifihan agbara	Itọsọna	Apejuwe
din[DATA_SIZE-1:0]	Iṣawọle	Iṣagbewọle data lati inu mojuto FPGA ni iṣẹjade tabi ipo ipinsimeji. DATA_SIZE da lori ipo iforukọsilẹ: Fori tabi iforukọsilẹ ti o rọrun-DATA_SIZE = SIZE DDIO laisi iṣiro-idaji-DATA_SIZE = 2 × SIZE DDIO pẹlu ọgbọn-oṣuwọn idaji-DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Abajade	Ijade data si mojuto FPGA ni titẹ sii tabi ipo ipinsimeji, DATA_SIZE da lori ipo iforukọsilẹ: Fori tabi iforukọsilẹ ti o rọrun-DATA_SIZE = SIZE DDIO laisi iṣiro-idaji-DATA_SIZE = 2 × SIZE DDIO pẹlu ọgbọn-oṣuwọn idaji-DATA_SIZE = 4 × SIZE
ìwọ[OE_SIZE-1:0]	Iṣawọle	OE igbewọle lati FPGA mojuto ni o wu mode pẹlu Jeki o wu ibudo jeki tan-an, tabi ipo iha meji. OE ti nṣiṣe lọwọ ga. Nigbati o ba n tan data, ṣeto ifihan agbara si 1. Nigbati o ba ngba data, ṣeto ifihan agbara si 0. OE_SIZE da lori ipo iforukọsilẹ: Fori tabi iforukọsilẹ ti o rọrun-DATA_SIZE = SIZE DDIO laisi ọgbọn-oṣuwọn idaji-DATA_SIZE = SIZE DDIO pẹlu ọgbọn-oṣuwọn idaji-DATA_SIZE = 2 × SIZE

Table 5. Aago Interface awọn ifihan agbara

Aago ni wiwo jẹ ẹya input aago ni wiwo. O oriširiši ti o yatọ si awọn ifihan agbara, da lori awọn iṣeto ni. GPIO IP mojuto le ni odo, ọkan, meji, tabi mẹrin awọn igbewọle. Awọn ibudo aago han yatọ si ni awọn atunto oriṣiriṣi lati ṣe afihan iṣẹ gangan ti o ṣe nipasẹ ifihan agbara aago.

Orukọ ifihan agbara	Itọsọna	Apejuwe
ck	Iṣawọle	Ni awọn ọna titẹ sii ati awọn ọnajade, aago yii n fun iforukọsilẹ ti o kun tabi DDIO ti o ba pa a Idaji Rate kannaa paramita. Ni ipo bidirectional, aago yii jẹ aago alailẹgbẹ fun titẹ sii ati awọn ọna iṣelọpọ ti o ba pa a Awọn aago titẹ sii lọtọ/jade paramita.
ck_fr	Iṣawọle	Ni awọn ọna titẹ sii ati awọn ọnajade, awọn aago wọnyi jẹ ifunni ni kikun-oṣuwọn ati idaji DDIO ti o ba tan-an Idaji Rate kannaa paramita. Ni ipo bidirectional, awọn ọna titẹ sii ati ọnajade lo awọn aago wọnyi ti o ba pa a Awọn aago titẹ sii lọtọ/jade paramita.
ck_hr
ck_in	Iṣawọle	Ni ipo bidirectional, awọn aago wọnyi jẹ ifunni iforukọsilẹ ti o kun tabi DDIO ninu titẹ sii ati awọn ọna iṣelọpọ ti o ba pato awọn eto mejeeji wọnyi: Pa a Idaji Rate kannaa paramita. Tan-an Awọn aago titẹ sii lọtọ/jade paramita.
ck_jade
ck_fr_in	Iṣawọle	Ni ipo bidirectional, awọn aago wọnyi jẹ ifunni ni kikun-oṣuwọn ati idaji-oṣuwọn DDIOS ni titẹ sii ati awọn ọna iṣelọpọ ti o ba pato awọn eto mejeeji wọnyi Tan-an Idaji Rate kannaa paramita. Tan-an Awọn aago titẹ sii lọtọ/jade paramita. Fun example, ck_fr_out ifunni DDIO ni kikun-oṣuwọn ni ọna ti o wu jade.
ck_fr_jade
ck_hr_in
ck_hr_jade
cke	Iṣawọle	Aago ṣiṣẹ.

Table 6. Ifopinsi Interface Awọn ifihan agbara

Ni wiwo ifopinsi so GPIO IP mojuto to I/O buffers.

Orukọ ifihan agbara	Itọsọna	Apejuwe
seriestermination Iṣakoso	Iṣawọle	Iṣagbewọle lati bulọki iṣakoso ifopinsi (OCT) si awọn ifipamọ. O ṣeto ifipamọ jara ikọjujasi iye.
paralleltermination Iṣakoso	Iṣawọle	Iṣagbewọle lati bulọki iṣakoso ifopinsi (OCT) si awọn ifipamọ. O ṣeto ifipamọ ni afiwe impedance iye.

Table 7. Tun Interface awọn ifihan agbara

Ni wiwo atunto so GPIO IP mojuto si awọn DDIOs.

Orukọ ifihan agbara	Itọsọna	Apejuwe
sclr	Iṣawọle	Iṣagbewọle mimọ amuṣiṣẹpọ. Ko wa ti o ba mu seto ṣiṣẹ.
aclr	Iṣawọle	Iṣagbewọle ko o Asynchronous. Ti nṣiṣe lọwọ ga. Ko wa ti o ba mu aset ṣiṣẹ.
asese	Iṣawọle	Iṣagbewọle ṣeto asynchronous. Ti nṣiṣe lọwọ ga. Ko wa ti o ba mu aclr ṣiṣẹ.
ṣeto	Iṣawọle	Iṣagbewọle eto amuṣiṣẹpọ. Ko wa ti o ba mu sclr ṣiṣẹ.

Alaye ti o jọmọ
Input and Output Bos High and Low Bits loju iwe 12

Awọn ifihan agbara Pipin

• Iṣagbewọle, iṣejade, ati awọn ọna OE pin kanna ko o ati awọn ifihan agbara tito tẹlẹ.
• Ijade ati ọna OE pin awọn ifihan agbara aago kanna.

Data Bit-Bere fun Data Interface

olusin 9. Data Bit-Bere Adehun

Nọmba yii ṣe afihan apejọ aṣẹ-bit fun din, dout ati awọn ifihan agbara data.

• Ti iye iwọn akero data ba jẹ SIZE, LSB wa ni ipo ti o tọ julọ.
• Ti iye iwọn akero data jẹ 2 × SIZE, ọkọ akero naa jẹ awọn ọrọ meji ti SIZE.
• Ti iye bosi data ba jẹ 4 × SIZE, ọkọ akero naa jẹ awọn ọrọ mẹrin ti SIZE.
• LSB wa ni ipo ọtun-julọ ti ọrọ kọọkan.
• Ọrọ ti o tọ julọ ni pato ọrọ akọkọ ti o jade fun awọn ọkọ ayọkẹlẹ ti o jade ati ọrọ akọkọ ti nwọle fun awọn ọkọ ayọkẹlẹ ti nwọle.

Alaye ti o jọmọ
Ona igbewọle loju iwe 5

Input and Output Bus High and Low Bits

Awọn iwọn giga ati kekere ti o wa ninu titẹ sii tabi awọn ifihan agbara ti o jade wa ninu titẹ sii din ati dout ati awọn ọkọ akero iṣẹjade.

Ọkọ ayọkẹlẹ ti nwọle

Fun ọkọ akero din, ti data_h ati datain_l ba jẹ awọn iwọn giga ati kekere, pẹlu iwọn kọọkan jẹ data_width:

• datain_h = din[(2 × datain_width – 1):data_width]
• datain_l = din[(data_width – 1):0]

Fun example, fun din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Ọkọ ayọkẹlẹ ti njade

Fun ọkọ akero dout, ti dataout_h ati dataout_l jẹ awọn iwọn giga ati kekere, pẹlu iwọn kọọkan jẹ dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Fun example, fun dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Awọn ifihan agbara Interface Data ati Awọn aago ibamu

Table 8. Data Interface awọn ifihan agbara ati ibamu aago

Orukọ ifihan agbara	Iṣeto ni Paramita			Aago
	Iforukọsilẹ Ipo	Oṣuwọn idaji	Awọn aago lọtọ
din	Iforukọsilẹ ti o rọrun DDIO	Paa	Paa	ck
	DDIO	On	Paa	ck_hr
	Iforukọsilẹ ti o rọrun DDIO	Paa	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Iforukọsilẹ ti o rọrun DDIO	Paa	Paa	ck
	DDIO	On	Paa	ck_hr
	Iforukọsilẹ ti o rọrun DDIO	Paa	On	ck_jade
	DDIO	On	On	ck_hr_jade
sclr ṣeto Gbogbo awọn ifihan agbara paadi	Iforukọsilẹ ti o rọrun DDIO	Paa	Paa	ck
	DDIO	On	Paa	ck_fr
	Iforukọsilẹ ti o rọrun DDIO	Paa	On	Ọna igbewọle: ck_in Ona igbejade: ck_out
	DDIO	On	On	Ọna igbewọle: ck_fr_in Ona igbejade: ck_fr_out

Imudaniloju Lilo Awọn orisun ati Iṣe Apẹrẹ

O le tọka si awọn ijabọ akojọpọ Intel Quartus Prime lati gba awọn alaye nipa lilo awọn orisun ati iṣẹ ti apẹrẹ rẹ.

1. Lori akojọ aṣayan, tẹ Ṣiṣeto ➤ Ibẹrẹ Iṣakojọpọ lati ṣiṣe kan ni kikun akopo.
2. Lẹhin ti o ṣe akopọ apẹrẹ, tẹ Ṣiṣeto ➤ Iroyin Iṣakojọpọ.
3. Lilo awọn Atọka akoonu, lilö kiri si Fitter ➤ Awọn orisun Abala.
   a. Si view alaye lilo awọn oluşewadi, yan Awọn oluşewadi Lilo Lakotan.
   b. Si view alaye lilo awọn oluşewadi, yan Awọn oluşewadi iṣamulo nipasẹ nkankan.

GPIO Intel FPGA IP paramita Eto

O le ṣeto awọn eto paramita fun GPIO IP mojuto ninu sọfitiwia Intel Quartus Prime. Awọn ẹgbẹ mẹta wa ti awọn aṣayan: Gbogboogbo, Ifipamọ, ati Awọn iforukọsilẹ.

Table 9. GPIO IP mojuto paramita - Gbogbogbo

Paramita	Ipo	Awọn iye ti a gba laaye	Apejuwe
Data Itọsọna	-	Iṣawọle Abajade  Bidir	Ṣe alaye itọsọna data fun GPIO.
Data iwọn	-	1 si 128	Ntọka iwọn data naa.
Lo awọn orukọ ibudo oke-ipele julọ	-	On Paa	Lo awọn orukọ ibudo kanna bi ni Stratix V, Arria V, ati Cyclone V awọn ẹrọ. Fun example, dout di dataout_h ati dataout_l, ati din di datain_h ati datain_l. Akiyesi: Ihuwasi ti awọn ebute oko oju omi wọnyi yatọ si ti awọn ẹrọ Stratix V, Arria V, ati Cyclone V. Fun itọnisọna ijira, tọka si alaye ti o jọmọ.

Table 10. GPIO IP mojuto paramita - saarin

Paramita	Ipo	Awọn iye ti a gba laaye	Apejuwe
Lo ifipamọ iyatọ	-	On  Paa	Ti o ba ti wa ni titan, jeki iyato I/O buffers.
Lo ifipamọ iyatọ pseudo	Data Direction = O wu Lo saarin iyato = Tan	On  Paa	Ti o ba ti wa ni titan ni ipo wu, jeki pseudo iyato o wu buffers. Aṣayan yii wa ni titan laifọwọyi fun ipo bidirectional ti o ba tan-an Lo ifipamọ iyatọ.
Lo irinajo-idaduro akero	Data Direction = Input tabi Bidir Lo saarin iyato = Pipa	On  Paa	Ti o ba wa ni titan, Circuit idaduro bosi le di ifihan agbara mu lailagbara lori pin I/O ni ipo ti o ti gbe kẹhin nibiti ipo ifipamọ iṣẹjade yoo jẹ 1 tabi 0 ṣugbọn kii ṣe agbara-giga.
Lo iṣẹjade ṣiṣan ṣiṣi silẹ	Data Direction = O wu tabi Bidir Lo saarin iyato = Pipa	On  Paa	Ti o ba wa ni titan, iṣẹjade ṣiṣan ṣiṣi n jẹ ki ẹrọ naa pese awọn ifihan agbara iṣakoso ipele-eto gẹgẹbi idalọwọduro ati kikọ awọn ifihan agbara ti o le ṣe afihan nipasẹ awọn ẹrọ pupọ ninu ẹrọ rẹ.
Jeki o wu ibudo jeki	Data Direction = O wu	On  Paa	Ti o ba ti wa ni titan, jeki olumulo titẹ si OE ibudo. Aṣayan yii wa ni titan ni aifọwọyi fun ipo ipin-itọkasi.
Jeki awọn ibudo jara jara / paralleltermination	-	On  Paa	Ti o ba ti wa ni titan, kí awọn seriesterminationcontrol ati parallelterminationcontrol ebute oko ti o wu saarin.

Table 11. GPIO IP mojuto paramita - registers

Paramita	Ipo	Awọn iye ti a gba laaye	Apejuwe
Ipo iforukọsilẹ	-	Ko si  Iforukọsilẹ ti o rọrun  DDIO	Ni pato ipo iforukọsilẹ fun GPIO IP mojuto: Ko si-tọka asopọ okun waya ti o rọrun lati/si ifipamọ. Iforukọsilẹ ti o rọrun-tọka pe DDIO ti lo bi iforukọsilẹ ti o rọrun ni ipo oṣuwọn data kan (SDR). Fitter le di iforukọsilẹ yii sinu I/O. DDIO- pato pe IP mojuto nlo DDIO.
Muu mimuuṣiṣẹpọ mimọ / ibudo tito tẹlẹ	Iforukọsilẹ mode = DDIO	Ko si  Ko o  Tito tẹlẹ	Pato bi o ṣe le ṣe imuṣiṣẹpọ ibudo atunto amuṣiṣẹpọ. Ko si-Muu ibudo atunto amuṣiṣẹpọ ṣiṣẹ. Ko o-Nṣiṣẹ ibudo SCLR fun awọn imukuro amuṣiṣẹpọ. Tito tẹlẹ-Ṣiṣe ibudo SSET fun tito tẹlẹ amuṣiṣẹpọ.
Mu asynchronous ko o / ibudo tito tẹlẹ ṣiṣẹ	Iforukọsilẹ mode = DDIO	Ko si  Ko o  Tito tẹlẹ	Ni pato bi o ṣe le ṣe imuse ibudo atunto asynchronous. Ko si-Muu pa ibudo atunto asynchronous. Ko o— Mu ibudo ACLR ṣiṣẹ fun awọn imukuro asynchronous. Tito tẹlẹ— Mu ibudo ASET ṣiṣẹ fun tito tẹlẹ asynchronous. Awọn ifihan agbara ACLR ati ASET ṣiṣẹ ga.
Mu awọn ibudo ṣiṣẹ aago	Iforukọsilẹ mode = DDIO	On  Paa	On-Ṣifihan ibudo agbara aago (CKE) lati gba ọ laaye lati ṣakoso nigbati data ba wa ni titiipa tabi ita. Ifihan agbara yii ṣe idiwọ data lati kọja laisi iṣakoso rẹ. Paa- ibudo agbara aago ko han ati data nigbagbogbo kọja nipasẹ iforukọsilẹ laifọwọyi.
Idaji Rate kannaa	Iforukọsilẹ mode = DDIO	On  Paa	Ti o ba ti wa ni titan, jeki idaji-oṣuwọn DDIO.
Awọn aago titẹ sii / o wu lọtọ	Data Direction = Bidir  Ipo iforukọsilẹ = Iforukọsilẹ ti o rọrun tabi DDIO	On  Paa	Ti o ba ti wa ni titan, jeki lọtọ aago (CK_IN ati CK_OUT) fun awọn ọna titẹ sii ati awọn ti o wu ni ipo bidirectional.

Alaye ti o jọmọ

• Input and Output Bos High and Low Bits loju iwe 12
• Itọsọna: Ṣe paarọ data_h ati data_l Awọn ibudo ni Iṣilọ IP ni oju-iwe 23

Iṣakojọpọ Forukọsilẹ

GPIO IP mojuto gba ọ laaye lati di iforukọsilẹ sinu ẹba lati fipamọ agbegbe ati lilo awọn orisun.

O le tunto DDIO ni kikun-oṣuwọn lori ọna titẹ sii ati ọnajade bi flop isipade. Lati ṣe bẹ, ṣafikun awọn iṣẹ iyansilẹ .qsf ti a ṣe akojọ si ni tabili yii.

Table 12. Forukọsilẹ Iṣakojọpọ QSF iyansilẹ

Ona	QSF iyansilẹ
Iṣakojọpọ iforukọsilẹ titẹ sii	Ipinfunni QSF ṣeto_intance_assignment -orukọ FAST_INPUT_REGISTER ON -si
Iṣakojọpọ iforukọsilẹ ti o wu jade	set_intance_assignment -orukọ FAST_OUTPUT_REGISTER ON -to
O wu jeki Forukọsilẹ packing	set_intance_assignment -orukọ FAST_OUTPUT_ENABLE_REGISTER ON -to

Akiyesi: Awọn iṣẹ iyansilẹ wọnyi ko ṣe iṣeduro iṣakojọpọ iforukọsilẹ. Bibẹẹkọ, awọn iṣẹ iyansilẹ wọnyi jẹ ki Fitter le wa ibi-ofin kan. Bibẹẹkọ, Fitter ntọju flip flip ni mojuto.

GPIO Intel FPGA IP akoko

Išẹ ti GPIO IP mojuto da lori awọn ihamọ I/O ati awọn ipele aago. Lati fọwọsi akoko fun iṣeto GPIO rẹ, Intel ṣeduro pe ki o lo Oluyanju akoko.

Alaye ti o jọmọ
Intel Quartus Prime Time Oluyanju

Awọn irinše akoko

Awọn paati akoko ipilẹ GPIO IP ni awọn ọna mẹta.

• Awọn ọna wiwo I/O—lati FPGA si awọn ẹrọ gbigba ita ati lati awọn ẹrọ gbigbe ita si FPGA.
• Awọn ipa ọna wiwo Core ti data ati aago — lati I/O si mojuto ati lati mojuto si I/O.
• Awọn ọna gbigbe-lati iwọn-idaji si iwọn-kikun DDIO, ati lati iwọn-kikun si iwọn-idaji DDIO.

Akiyesi: Oluyanju akoko ṣe itọju ọna inu DDIO_IN ati awọn bulọọki DDIO_OUT bi awọn apoti dudu.

olusin 10. Input Path Time irinše

Ṣe nọmba 11. Awọn ohun elo Aago Awọn ọna Ijade

Ṣe nọmba 12. Ijade Mu Awọn ohun elo Aago Ọna ṣiṣẹ

Awọn eroja idaduro

Sọfitiwia Intel Quartus Prime ko ṣeto awọn eroja idaduro laifọwọyi lati mu aipe pọ si ni itupalẹ akoko I/O. Lati pa akoko naa tabi mu aipe pọ si, ṣeto awọn eroja idaduro pẹlu ọwọ ni awọn eto Intel Quartus Prime file (.qsf).

Table 13. Idaduro eroja .qsf iyansilẹ

Pato awọn iṣẹ iyansilẹ wọnyi ni .qsf lati wọle si awọn eroja idaduro.

Idaduro Ano	.qsf iyansilẹ
Input Idaduro Ano	ṣeto_intance_iyansilẹ si -orukọ INPUT_DELAY_CHAIN ​​<0..63>
O wu Ano Idaduro	ṣeto_intance_iyansilẹ si -orukọ OUTPUT_DELAY_CHAIN ​​<0..15>
Ijade Muu Ano Idaduro ṣiṣẹ	ṣeto_intance_iyansilẹ si -orukọ OE_DELAY_CHAIN ​​<0..15>

Aago Analysis

Sọfitiwia Intel Quartus Prime ko ṣe ipilẹṣẹ awọn ihamọ akoko SDC laifọwọyi fun ipilẹ GPIO IP. O gbọdọ fi ọwọ tẹ awọn ihamọ akoko sii.

Tẹle awọn ilana akoko ati examples lati rii daju pe Oluyanju akoko ṣe itupalẹ akoko I/O ni deede.

• Lati ṣe itupalẹ akoko to dara fun awọn ọna wiwo I/O, pato awọn idiwọ ipele eto ti awọn pinni data lodi si PIN aago eto ni .sdc file.
• Lati ṣe itupalẹ akoko to dara fun awọn ọna wiwo mojuto, ṣalaye awọn eto aago wọnyi ni .sdc file:
  - Aago si awọn iforukọsilẹ mojuto
  - Aago si awọn iforukọsilẹ I/O fun iforukọsilẹ ti o rọrun ati awọn ipo DDIO

Alaye ti o jọmọ
AN 433: Idinku ati Ṣiṣayẹwo Awọn atọkun Amuṣiṣẹpọ Orisun
Ṣapejuwe awọn ilana fun idinamọ ati itupalẹ awọn atọkun amuṣiṣẹpọ orisun.

Iforukọsilẹ Iṣiwọle Oṣuwọn Data Nikan

olusin 13. Nikan Data Rate Input Forukọsilẹ

Table 14. Nikan Data Rate Input Forukọsilẹ .sdc Òfin Eksamples

Òfin	Aṣẹ Eksample	Apejuwe
ṣẹda_clock	ṣẹda_clock -orukọ sdr_in_clk -period "100 MHz" sdr_in_clk	Ṣẹda eto aago fun aago titẹ sii.
set_input_delay	set_input_delay - aago sdr_in_clk 0.15 sdr_in_data	Ntọni Oluyanju akoko lati ṣe itupalẹ akoko igbewọle I/O pẹlu idaduro igbewọle 0.15 ns.

Oṣuwọn-kikun tabi Idaji-Rate DDIO Input Forukọsilẹ

Apa igbewọle ti iwọn-kikun ati idaji-oṣuwọn awọn iforukọsilẹ igbewọle DDIO jẹ kanna. O le ṣe idiwọ eto naa daradara nipa lilo aago foju kan lati ṣe awoṣe atagba-pipa si FPGA.

Nọmba 14. Iwọn-kikun tabi Idaji-Rate DDIO Input Forukọsilẹ

Tabili 15. Oṣuwọn-kikun tabi Idaji-Rate DDIO Input Forukọsilẹ .sdc Command Examples

Òfin	Aṣẹ Eksample	Apejuwe
ṣẹda_clock	ṣẹda_clock -orukọ virtual_clock -akoko "200 MHz" ṣẹda_clock -orukọ dio_in_clk -akoko "200 MHz" didio_in_clk	Ṣẹda eto aago fun aago foju ati aago DDIO.
set_input_delay	set_input_delay -clock virtual_clock 0.25 dio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 dio_in_data	Kọ Oluyanju akoko lati ṣe itupalẹ eti aago rere ati eti aago odi ti gbigbe. Ṣe akiyesi -add_delay ni aṣẹ set_input_delay keji.
ṣeto_eke_ona	set_false_path -fall_from virtual_clock -rise_to dio_in_clk ṣeto_false_ona -rise_from virtual_clock -fall_to dio_in_clk	Kọ Oluyanju akoko lati foju foju eti aago rere si eti odi ti o fa iforukọsilẹ, ati eti aago odi si eti rere ti o fa iforukọsilẹ. Akiyesi: Igbohunsafẹfẹ ck_hr gbọdọ jẹ idaji igbohunsafẹfẹ ck_fr. Ti I/O PLL ba n ṣakoso awọn aago, o le ronu nipa lilo aṣẹ derive_pll_clocks .sdc.

Nikan Data Rate o wu Forukọsilẹ

olusin 15. Nikan Data Rate o wu Forukọsilẹ

Table 16. Nikan Data Rate wu Forukọsilẹ .sdc Òfin Eksamples

Òfin	Aṣẹ Eksample	Apejuwe
ṣẹda_clock ki o si ṣẹda_generated_clock	ṣẹda_clock -orukọ sdr_out_clk -akoko "100 MHz" sdr_out_clk ṣẹda_generated_clock -orisun sdr_out_clk -orukọ sdr_out_outclk sdr_out_outclk	Ṣe ina aago orisun ati aago iṣejade lati tan kaakiri.
set_output_delay	set_output_delay - aago sdr_out_clk 0.45 sdr_out_data	Ntọnisọna Oluyanju akoko lati ṣe itupalẹ data iṣẹjade lati tan kaakiri si aago iṣejade lati tan kaakiri.

Oṣuwọn-kikun tabi Iforukọsilẹ Ijade DDIO Idaji

Apa abajade ti iwọn-kikun ati idaji-oṣuwọn awọn iforukọsilẹ DDIO o wu jẹ kanna.

Table 17. DDIO o wu Forukọsilẹ .sdc Òfin Eksamples

Òfin	Aṣẹ Eksample	Apejuwe
ṣẹda_clock ki o si ṣẹda_generated_clock	ṣẹda_clock -orukọ dio_out_fr_clk -akoko "200 MHz" didio_out_fr_clk ṣẹda_generated_clock -orisun dio_out_fr_clk -orukọ dio_out_fr_outclk dio_out_fr_outclk	Ṣe ina awọn aago si DDIO ati aago lati tan kaakiri.
set_output_delay	set_output_delay - aago dio_out_fr_outclk 0.55 dio_out_fr_data set_output_delay -add_delay -clock_fall - aago dio_out_fr_outclk 0.55 dio_out_fr_data	Kọ Oluyanju akoko lati ṣe itupalẹ data rere ati odi lodi si aago iṣejade.
ṣeto_eke_ona	ṣeto_false_ona -rise_from dio_out_fr_clk -fall_to dio_out_fr_outclk set_false_path -fall_from dio_out_fr_clk -rise_to dio_out_fr_outclk	Ṣọṣẹ Oluyanju akoko lati foju kọju eti ti o ga soke ti aago orisun lodi si eti ja bo ti aago iṣejade, ati eti ja bo ti aago orisun lodi si oke ti aago iṣejade.

Awọn Itọsọna Pipade akoko

Fun awọn iforukọsilẹ igbewọle GPIO, gbigbe I/O titẹ sii le kuna akoko idaduro ti o ko ba ṣeto pq idaduro igbewọle. Ikuna yii jẹ nitori idaduro aago ti o tobi ju idaduro data lọ.

Lati pade akoko idaduro, ṣafikun idaduro si ọna data titẹ sii nipa lilo pq idaduro igbewọle. Ni gbogbogbo, pq idaduro igbewọle wa ni ayika 60 ps fun igbesẹ kan ni ite iyara 1. Lati gba eto pq idaduro igbewọle isunmọ lati kọja akoko naa, pin idaduro idaduro odi nipasẹ 60 ps.

Sibẹsibẹ, ti I/O PLL ba n ṣakoso awọn aago ti awọn iforukọsilẹ igbewọle GPIO (irọrun iforukọsilẹ tabi ipo DDIO), o le ṣeto ipo isanpada si ipo amuṣiṣẹpọ orisun. Fitter naa yoo gbiyanju lati tunto I / O PLL fun iṣeto ti o dara julọ ati idaduro idaduro fun itupalẹ akoko I / O titẹ sii.

Fun iṣẹjade GPIO ati ṣiṣe awọn iforukọsilẹ ṣiṣẹ, o le ṣafikun idaduro si data iṣelọpọ ati aago nipa lilo iṣẹjade ati iṣelọpọ mu awọn ẹwọn idaduro ṣiṣẹ.

• Ti o ba ṣe akiyesi irufin akoko iṣeto, o le mu eto pq idaduro aago iṣejade pọ si.
• Ti o ba ṣe akiyesi irufin akoko idaduro, o le mu eto pq idaduro data ti o jade pọ si.

GPIO Intel FPGA IP Design Eksamples

GPIO IP mojuto le ṣe ina apẹrẹ examples ti o baramu rẹ IP iṣeto ni ni paramita olootu. O le lo awọn wọnyi oniru examples bi awọn itọkasi fun instantiating IP mojuto ati awọn ti o ti ṣe yẹ ihuwasi ninu awọn iṣeṣiro.

O le ṣe ina apẹrẹ examples lati GPIO IP mojuto paramita olootu. Lẹhin ti o ṣeto awọn paramita ti o fẹ, tẹ Ṣẹda Example Apẹrẹ. IP mojuto gbogbo awọn oniru example orisun files ninu awọn liana ti o pato.

olusin 16. Orisun Files ninu awọn ti ipilẹṣẹ Design Example Directory

Akiyesi: Awọn .qsys files wa fun lilo inu lakoko apẹrẹ example iran nikan. O ko le ṣatunkọ awọn wọnyi .qsys files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Awọn synthesizable oniru example jẹ eto Apẹrẹ Platform ti o ṣetan ti o ti ṣetan ti o le pẹlu ninu iṣẹ akanṣe Intel Quartus Prime kan.

Ti o npese ati Lilo Oniru Example

Lati ṣe agbejade Intel Quartus Prime design example lati orisun files, ṣiṣe awọn aṣẹ wọnyi ni apẹrẹ example liana:

quartus_sh -t make_qii_design.tcl

Lati pato ẹrọ gangan lati lo, ṣiṣe aṣẹ wọnyi:

quartus_sh -t make_qii_design.tcl [orukọ_ẹrọ]

Iwe afọwọkọ TCL ṣẹda ilana qii ti o ni iṣẹ akanṣe ed_synth.qpf ninu file. O le ṣii ati ṣajọ iṣẹ akanṣe yii ni sọfitiwia Intel Quartus Prime.

GPIO IP mojuto Simulation Design Example

Apẹrẹ kikopa example nlo awọn eto paramita ipilẹ GPIO IP rẹ lati kọ apẹẹrẹ IP ti o sopọ si awakọ adaṣe kan. Awakọ n ṣe agbejade ijabọ laileto ati ni inu ṣe ayẹwo ofin ti data ti njade jade.

Lilo apẹrẹ example, o le ṣiṣe a kikopa lilo kan nikan pipaṣẹ, da lori awọn labeabo ti o lo. Simulation ṣe afihan bi o ṣe le lo GPIO IP mojuto.

Ti o npese ati Lilo Oniru Example

Lati ṣe ina apẹrẹ simulation example lati orisun files fun a labeabo Verilog, ṣiṣe awọn wọnyi pipaṣẹ ninu awọn oniru Mofiample liana:

quartus_sh -t make_sim_design.tcl

Lati ṣe ina apẹrẹ simulation example lati orisun files fun a labeabo VHDL, ṣiṣe awọn wọnyi pipaṣẹ ninu awọn oniru example liana:

quartus_sh -t make_sim_design.tcl VHDL

Iwe afọwọkọ TCL ṣẹda iwe ilana SIM kan ti o ni awọn iwe-itọnisọna-ọkan fun ohun elo kikopa kọọkan ti o ni atilẹyin. O le wa awọn iwe afọwọkọ fun ohun elo kikopa kọọkan ninu awọn ilana ti o baamu.

Ṣiṣan Iṣilọ IP fun Arria V, Cyclone V, ati Awọn Ẹrọ Stratix V

Ṣiṣan ijira IP gba ọ laaye lati lọ si ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ati awọn ohun kohun IP ALTIOBUF ti Arria V, Cyclone V, ati awọn ẹrọ Stratix V si GPIO IP mojuto ti Intel Arria 10 ati Intel Cyclone 10 GX awọn ẹrọ.

Ṣiṣan ijira IP yii tunto GPIO IP mojuto lati baamu awọn eto ti ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ati awọn ohun kohun IP ALTIOBUF, gbigba ọ laaye lati tun ipilẹ IP ṣe.

Akiyesi: Diẹ ninu awọn ohun kohun IP ṣe atilẹyin ṣiṣan ijira IP ni awọn ipo kan pato nikan. Ti ipilẹ IP rẹ ba wa ni ipo ti ko ṣe atilẹyin, o le nilo lati ṣiṣẹ Olootu IP Parameter fun ipilẹ GPIO IP ati tunto ipilẹ IP pẹlu ọwọ.

Gbigbe ALTDDIO_IN rẹ, ALTDDIO_OUT, ALTDDIO_BIDIR, ati ALTIOBUF IP Cores

Lati gbe ALTDDIO_IN rẹ, ALTDDIO_OUT, ALTDDIO_BIDIR, ati ALTIOBUF IP ohun kohun si GPIO Intel FPGA IP core, tẹle awọn igbesẹ wọnyi:

1. Ṣii ALTDDIO_IN rẹ, ALTDDIO_OUT, ALTDDIO_BIDIR, tabi ALTIOBUF IP core ninu Olootu IP Parameter.
2. Ninu awọn Lọwọlọwọ ti a ti yan ebi ẹrọ, yan Intel Aria 10 or Intel Cyclone 10 GX.
3. Tẹ Pari lati ṣii GPIO IP Parameter Olootu.
   Olootu IP Parameter tunto awọn eto ipilẹ GPIO IP ti o jọra si ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, tabi awọn eto ipilẹ ALTIOBUF.
4. Ti awọn eto aibaramu eyikeyi ba wa laarin awọn meji, yan titun ni atilẹyin eto.
5. Tẹ Pari lati tun IP mojuto.
6. Rọpo ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, tabi ALTIOBUF IP mojuto imusejusi ni RTL pẹlu GPIO IP mojuto.

Akiyesi: Awọn orukọ ibudo GPIO IP mojuto le ma baramu awọn ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, tabi awọn orukọ ibudo IP mojuto ALTIOBUF. Nitorinaa, yiyipada orukọ mojuto IP ni irọrun le ma to.

Alaye ti o jọmọ
Input and Output Bos High and Low Bits loju iwe 12

Itọsọna: Siwopu datain_h ati datain_l Awọn ibudo ni Iṣilọ IP

Nigbati o ba jade GPIO IP rẹ lati awọn ẹrọ iṣaaju si GPIO IP mojuto, o le tan-an Lo awọn orukọ ibudo oke-ipele julọ aṣayan ni GPIO IP mojuto paramita olootu. Sibẹsibẹ, ihuwasi ti awọn ebute oko oju omi wọnyi ni GPIO IP mojuto yatọ si ni awọn ohun kohun IP ti a lo fun awọn ẹrọ Stratix V, Arria V, ati Cyclone V.

GPIO IP mojuto wakọ awọn ebute oko oju omi wọnyi si awọn iforukọsilẹ iṣelọpọ lori awọn egbegbe aago wọnyi:

• datain_h — lori awọn ti nyara eti ti outclock
• datain_l-lori ja bo eti ti outclock

Ti o ba ṣipopada GPIO IP rẹ lati awọn ẹrọ Stratix V, Arria V, ati Cyclone V, paarọ awọn ebute data_h ati data_l nigba ti o ba mu IP ti ipilẹṣẹ nipasẹ GPIO IP mojuto.

Alaye ti o jọmọ
Input and Output Bos High and Low Bits loju iwe 12

GPIO Intel FPGA IP Itọsọna olumulo Archives

Awọn ẹya IP jẹ kanna bi awọn ẹya sọfitiwia Intel Quartus Prime Design Suite to v19.1. Lati Intel Quartus Prime Design Suite sọfitiwia ẹya 19.2 tabi nigbamii, awọn ohun kohun IP ni ero ikede IP tuntun kan.

Ti ẹya IP mojuto ko ba ṣe akojọ, itọsọna olumulo fun ẹya IP mojuto ti tẹlẹ kan.

IP Core Version	Itọsọna olumulo
20.0.0	GPIO Intel FPGA IP Itọsọna olumulo: Intel Arria 10 ati Intel Cyclone 10 GX Awọn ẹrọ
19.3.0	GPIO Intel FPGA IP Itọsọna olumulo: Intel Arria 10 ati Intel Cyclone 10 GX Awọn ẹrọ
19.3.0	GPIO Intel FPGA IP Itọsọna olumulo: Intel Arria 10 ati Intel Cyclone 10 GX Awọn ẹrọ
18.1	GPIO Intel FPGA IP Itọsọna olumulo: Intel Arria 10 ati Intel Cyclone 10 GX Awọn ẹrọ
18.0	GPIO Intel FPGA IP Itọsọna olumulo: Intel Arria 10 ati Intel Cyclone 10 GX Awọn ẹrọ
17.1	Intel FPGA GPIO IP mojuto olumulo Itọsọna
17.0	Altera GPIO IP mojuto User Itọsọna
16.1	Altera GPIO IP mojuto User Itọsọna
16.0	Altera GPIO IP mojuto User Itọsọna
14.1	Altera GPIO Megafunction User Itọsọna
13.1	Altera GPIO Megafunction User Itọsọna

Itan Atunyẹwo iwe fun GPIO Intel FPGA IP Itọsọna olumulo: Intel Arria 10 ati Intel Cyclone 10 GX Awọn ẹrọ

Ẹya Iwe aṣẹ	Intel Quartus NOMBA Version	Ẹya IP	Awọn iyipada
2021.07.15	21.2	20.0.0	Ṣe imudojuiwọn aworan atọka ti o fihan irọrun view ti ọna titẹ sii GPIO-opin kan lati ṣe imudojuiwọn dout[0] si dout[3] ati dout[3] si dout[0].
2021.03.29	21.1	20.0.0	Ṣe imudojuiwọn nọmba ẹya IP GPIO si 20.0.0.
2021.03.12	20.4	19.3.0	Ti ṣe imudojuiwọn itọsọna ijira IP lati ṣọkasi pe GPIO IP n ṣe awakọ data_h lori eti ti o ga ati datain_l ni eti ti o ṣubu.
2019.10.01	19.3	19.3.0	Aṣiṣe kikọ ti a ṣe atunṣe ni awọn koodu iṣẹ iyansilẹ .qsf ninu koko nipa awọn eroja idaduro.
2019.03.04	18.1	18.1	Ninu awọn koko-ọrọ nipa ọna titẹ sii, ati iṣelọpọ ati iṣẹjade jẹ ki awọn ipa ọna ṣiṣẹ: Ṣe atunṣe awọn akọsilẹ ninu awọn koko-ọrọ lati ṣọkasi pe GPIO Intel FPGA IP ko ṣe atilẹyin isọdiwọn agbara ti awọn pinni bidirectional. Awọn ọna asopọ ti a ṣafikun si PHY Lite fun Awọn atọkun Parallel Intel FPGA IP Itọsọna Olumulo Core: Intel Stratix 10, Intel Arria 10, ati Awọn Ẹrọ Intel Cyclone 10 GX fun alaye diẹ sii nipa awọn ohun elo ti o nilo isọdiwọn agbara fun awọn pinni bidirectional.
2018.08.28	18.0	18.0	Atunkọ iwe-ipamọ lati Intel FPGA GPIO IP Itọsọna Olumulo Core si GPIO Intel FPGA IP Itọsọna olumulo: Intel Arria 10 ati Intel Cyclone 10 GX Devices. Ṣafikun ọna asopọ kan si itọsọna olumulo Intel Stratix 10 GPIO IP.  O tun lorukọ IP naa lati “Intel FPGA GPIO” si “GPIO Intel FPGA IP”.  Awọn apẹẹrẹ ti a ṣe atunṣe ti “clk_fr” ati “clk_hr” si “ck_fr” ati “ck_hr”.  Ṣe imudojuiwọn ọna titẹ sii GPIO IP ati awọn aworan atọka ti o jade lati ṣafihan awọn orukọ ifihan agbara mojuto IP gangan.

Ọjọ	Ẹya	Awọn iyipada
Oṣu kọkanla ọdun 2017	2017.11.06	Atilẹyin ti a ṣafikun fun awọn ẹrọ Intel Cyclone 10 GX. Ṣe imudojuiwọn awọn orukọ ifihan agbara ni awọn isiro lati baramu awọn orukọ ifihan agbara ni GPIO IP mojuto. Ti fikun ọna igbi ti o wu jade. Fun lorukọmii “Altera GPIO IP mojuto” si “Intel FPGA GPIO IP mojuto”. Fun lorukọmii “Altera IOPLL IP mojuto” si “Intel FPGA IOPLL IP mojuto”. Tunrukọ “TimeQuest Time Analyzer” si “Aṣayẹwo akoko”. Fun lorukọmii "Qsys" si "Apẹrẹ Platform". Ṣe alaye pe ASET ati awọn ifihan agbara ACLR n ṣiṣẹ ga.
Oṣu Karun ọdun 2017	2017.05.08	Ṣe imudojuiwọn tabili kikojọ awọn aye ifipamọ GPIO lati pato awọn ipo fun awọn Lo irinajo-idaduro akero paramita aṣayan. Atunkọ bi Intel.
Oṣu Kẹwa Ọdun 2016	2016.10.31	Ṣe imudojuiwọn ọna titẹ ọna igbi fọọmu. Ṣe afikun koko kan ti n ṣapejuwe awọn iwọn giga ati kekere ninu din ati awọn ọkọ akero dout.
Oṣu Kẹjọ ọdun 2016	2016.08.05	Awọn akọsilẹ ti a ṣafikun nipa atilẹyin OCT ti o ni agbara ni ipilẹ GPIO IP. Ṣe imudojuiwọn koko-ọrọ nipa awọn eto paramita lati ṣe ilọsiwaju deede ati mimọ. Imudojuiwọn apakan nipa ti o npese apẹrẹ example. Ṣe afikun koko itọnisọna kan nipa ihuwasi ti awọn ebute oko oju omi ju nigba ti o ba lọ si GPIO IP mojuto lati Stratix V, Arria V, ati Cyclone V awọn ẹrọ. Ṣe atunto ati tunto iwe naa lati mu ilọsiwaju sii ati fun irọrun itọkasi. Yi awọn iṣẹlẹ ti Quartus II pada si Quartus Prime.
Oṣu Kẹjọ ọdun 2014	2014.08.18	Alaye akoko ti a ṣafikun. Alaye iṣakojọpọ iforukọsilẹ ti a ṣafikun. Fi kun Lo awọn orukọ ibudo oke-ipele julọ paramita. Eyi jẹ paramita tuntun kan. Alaye iṣakojọpọ iforukọsilẹ ti a ṣafikun. Rọpo ọrọ megafunction pẹlu IP mojuto.
Oṣu kọkanla ọdun 2013	2013.11.29	Itusilẹ akọkọ.

Fi esi ranṣẹ

GPIO Intel FPGA IP Itọsọna olumulo: Intel Arria 10 ati Intel Cyclone 10 GX Awọn ẹrọ

Awọn iwe aṣẹ / Awọn orisun

Intel GPIO Intel FPGA IP [pdf] Itọsọna olumulo GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Awọn itọkasi

• Itọsọna olumulo