GPIO Intel® FPGA IP felhasználói kézikönyv

---

Intel® Arria® 10 és Intel® Cyclone® 10 GX eszközök

Frissítve az Intel® Quartus® Prime Design Suite számára: 21.2
IP verzió: 20.0.0

Online verzió                                                               ID: 683136
Visszajelzés küldése             ug-altera_gpio            Változat: 2021.07.15

---

A GPIO Intel® FPGA IP mag támogatja az általános célú I/O (GPIO) szolgáltatásokat és összetevőket. A GPIO-kat általános alkalmazásokban használhatja, amelyek nem kifejezetten az adó-vevőkre, a memória interfészekre vagy az LVDS-re vonatkoznak.

A GPIO IP mag csak Intel Arria® 10 és Intel Cyclone® 10 GX eszközökhöz érhető el. Ha Stratix® V, Arria V vagy Cyclone V eszközökről költöztet terveket, át kell költöztetnie az ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR vagy ALTIOBUF IP-magokat.

Kapcsolódó információk

• IP-migrációs folyamat Arria V, Cyclone V és Stratix V eszközökhöz, 22. oldal
• Intel Stratix 10 I/O megvalósítási útmutatók
  A GPIOIP alapvető felhasználói útmutatót tartalmazza az Intel Stratix 10 eszközökhöz.
• Az Intel FPGA IP magok bemutatása
  Általános információkat nyújt az összes Intel FPGA IP magról, beleértve a paraméterezést, az előállítást, a frissítést és az IP magok szimulálását.
• Verziófüggetlen IP és Qsys szimulációs szkriptek létrehozása
  Olyan szimulációs szkripteket hozzon létre, amelyek nem igényelnek manuális szoftverfrissítést vagy IP-verziófrissítést.
• Projektmenedzsment legjobb gyakorlatai
  Útmutató a projekt és az IP hatékony kezeléséhez és hordozhatóságához files.
• GPIO Intel FPGA IP felhasználói kézikönyv Archívum, 24. oldal
  A GPIO IP-mag korábbi verzióihoz tartozó felhasználói útmutatók listáját tartalmazza.
• Dupla adatsebességű I/O (ALTDDIO_IN, ALTDDIO_OUT és ALTDDIO_BIDIR) IP magok felhasználói kézikönyv
• I/O puffer (ALTIOBUF) IP Core felhasználói útmutató

Kiadási információk a GPIO Intel FPGA IP-hez

Az Intel FPGA IP-verziói megfelelnek az Intel Quartus® Prime Design Suite szoftververzióknak a 19.1-es verzióig. Az Intel Quartus Prime Design Suite szoftver 19.2-es verziójától kezdődően az Intel FPGA IP új verziószámítási sémával rendelkezik.

---

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.

ISO 9001: 2015 bejegyezve

Az Intel FPGA IP verziószáma (XYZ) az Intel Quartus Prime szoftver minden verziójával változhat. Változás a következőkben:

• X az IP jelentős felülvizsgálatát jelzi. Ha frissíti az Intel Quartus Prime szoftvert, újra kell generálnia az IP-t.
• Y azt jelzi, hogy az IP új funkciókat tartalmaz. Újragenerálja az IP-címét, hogy tartalmazza ezeket az új funkciókat.
• A Z azt jelzi, hogy az IP kisebb változtatásokat tartalmaz. Újragenerálja az IP-címét, hogy belefoglalja ezeket a változtatásokat.

1. táblázat: A GPIO Intel FPGA IP Core jelenlegi kiadási információi

Tétel	Leírás
IP verzió	20.0.0
Intel Quartus Prime verzió	21.2
Megjelenés dátuma	2021.06.23

GPIO Intel FPGA IP-szolgáltatások

A GPIO IP mag olyan funkciókat tartalmaz, amelyek támogatják az eszköz I/O blokkjait. Az Intel Quartus Prime paraméterszerkesztővel konfigurálhatja a GPIO IP-magot.

A GPIO IP mag a következő összetevőket tartalmazza:

• Dupla adatsebességű bemenet/kimenet (DDIO) – egy digitális komponens, amely megduplázza vagy felére csökkenti a kommunikációs csatorna adatsebességét.
• Késleltetési láncok – a késleltetési láncok konfigurálása meghatározott késleltetés végrehajtására és az I/O időzítési zárás segítésére.
• I/O pufferek – csatlakoztassa a padokat az FPGA-hoz.

GPIO Intel FPGA IP adatútvonalak

1. ábra: Magas szintű View egyvégű GPIO

2. táblázat: GPIO IP Core adatút-módok

Adat útvonal	Regisztrációs mód
	Kitérő	Egyszerű regisztráció	DDR I/O
			Teljes árú	Félárfolyam
Bemenet	Az adatok a késleltetési elemtől a mag felé haladnak, megkerülve az összes dupla adatsebességű I/O-t (DDIO).	A teljes sebességű DDIO egyszerű regiszterként működik, megkerülve a félsebességű DDIO-kat. A beszerelő a területtől és az időzítéstől függően dönt, hogy a regisztert az I/O-ba csomagolja, vagy a regisztert a magban valósítja meg.	A teljes sebességű DDIO normál DDIOként működik, megkerülve a félsebességű DDIO-kat.	A teljes sebességű DDIO normál DDIOként működik. A félsebességű DDIO-k a teljes sebességű adatokat félsebességű adatokká konvertálják.
Kimenet	Az adatok a magból egyenesen a késleltetési elembe kerülnek, megkerülve az összes DDIO-t.	A teljes sebességű DDIO egyszerű regiszterként működik, megkerülve a félsebességű DDIO-kat. A beszerelő a területtől és az időzítéstől függően dönt, hogy a regisztert az I/O-ba csomagolja, vagy a regisztert a magban valósítja meg.	A teljes sebességű DDIO normál DDIOként működik, megkerülve a félsebességű DDIO-kat.	A teljes sebességű DDIO normál DDIOként működik. A félsebességű DDIO-k a teljes sebességű adatokat félsebességű adatokká konvertálják.
kétirányú	A kimeneti puffer egy kimeneti tűt és egy bemeneti puffert is meghajt.	A teljes sebességű DDIO egyszerű regiszterként működik. A kimeneti puffer egy kimeneti tűt és egy bemeneti puffert is meghajt.	A teljes sebességű DDIO normál DDIOként működik. A kimeneti puffer egy kimeneti tűt és egy bemeneti puffert is meghajt. A bemeneti puffer három flip-flopból álló készletet hajt meg.	A teljes sebességű DDIO normál DDIOként működik. A félsebességű DDIO-k a teljes sebességű adatokat félsebességűvé alakítják. A kimeneti puffer egy kimeneti tűt és egy bemeneti puffert is meghajt. A bemeneti puffer három flip-flopból álló készletet hajt meg.

Ha aszinkron tiszta és előre beállított jeleket használ, az összes DDIO ugyanazokat a jeleket osztja meg.

A fél- és teljes sebességű DDIO-k külön órához csatlakoznak. Ha fél- és teljes sebességű DDIO-kat használ, a teljes sebességű órajelnek a félsebességű frekvencia kétszeresén kell futnia. Az időzítési követelmények teljesítéséhez különböző fázisviszonyokat használhat.

Kapcsolódó információk
Bemeneti és kimeneti busz magas és alacsony bitjei a 12. oldalon

Beviteli útvonal

A pad adatokat küld a bemeneti pufferbe, a bemeneti puffer pedig táplálja a késleltető elemet. Miután az adatok eljutnak a késleltető elem kimenetére, a programozható bypass multiplexerek kiválasztják a használni kívánt jellemzőket és útvonalakat. Minden bemeneti út két másodpercet tartalmaztages DDIO-k, amelyek teljes és féláras.

2. ábra Egyszerűsítve View egyvégű GPIO beviteli útvonal

1. A pad fogad adatokat.
2. A DDIO IN (1) rögzíti az adatokat a ck_fr felfutó és lefutó éléről, és egyetlen adatsebességgel küldi el az adatokat, jeleket (A) és (B) a következő hullámforma ábrán.
3. A DDIO IN (2) és a DDIO IN (3) megfelezi az adatsebességet.
4. A dout[3:0] féláras buszként jeleníti meg az adatokat.

3. ábra: Bemeneti útvonal hullámforma DDIO módban félsebességű konverzióval

Ezen az ábrán az adatok a dupla adatsebességű teljes sebességű órajeltől az egyszeri adatsebességű félsebességű órajelig terjednek. Az adatsebességet elosztjuk néggyel, és a busz méretét ugyanilyen arányban növeljük. A GPIO IP magon keresztüli teljes átviteli sebesség változatlan marad.

A különböző jelek közötti tényleges időzítési kapcsolat a teljes és félsebességű órajelekhez választott konkrét kialakítástól, késleltetésektől és fázisoktól függően változhat.

Megjegyzés: A GPIO IP mag nem támogatja a kétirányú érintkezők dinamikus kalibrálását. A kétirányú tűk dinamikus kalibrálását igénylő alkalmazásokhoz lásd a kapcsolódó információkat.

Kapcsolódó információk

• PHY Lite párhuzamos interfészekhez Intel FPGA IP Core felhasználói útmutató: Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök
  További információkat nyújt azokhoz az alkalmazásokhoz, amelyek dinamikus OCT-t igényelnek a kétirányú érintkezőkhöz.
• Kimeneti és kimeneti engedélyezési útvonalak a 7. oldalon

Kimeneti és kimeneti engedélyezési útvonalak

A kimeneti késleltetés elem a kimeneti pufferen keresztül adatokat küld a padnak.

Minden kimeneti útvonal két s-t tartalmaztages a DDIO-k, amelyek fél- és teljes sebességűek.

4. ábra Egyszerűsítve View egyvégű GPIO kimeneti útvonal

5. ábra: Kimeneti útvonal hullámforma DDIO módban félsebességű konverzióval

6. ábra Egyszerűsítve View a Kimenet engedélyezési elérési útjából

A kimeneti útvonal és a kimeneti engedélyezési (OE) útvonal közötti különbség az, hogy az OE elérési út nem tartalmaz teljes sebességű DDIO-t. A csomagolt regiszter megvalósítások támogatása érdekében az OE útvonalon egy egyszerű regiszter teljes sebességű DDIO-ként működik. Ugyanezen okból csak egy félsebességű DDIO van jelen.

Az OE útvonal a következő három alapvető módban működik:

• Bypass – a mag közvetlenül a késleltetési elemnek küldi az adatokat, megkerülve az összes DDIO-t.
• Csomagolt regiszter – megkerüli a félsebességű DDIO-t.
• SDR kimenet félsebességgel – a félsebességű DDIO-k az adatokat teljes sebességről félsebességűre konvertálják.

Megjegyzés: A GPIO IP mag nem támogatja a kétirányú érintkezők dinamikus kalibrálását. A kétirányú tűk dinamikus kalibrálását igénylő alkalmazásokhoz lásd a kapcsolódó információkat.

Kapcsolódó információk

• PHY Lite párhuzamos interfészekhez Intel FPGA IP Core felhasználói útmutató: Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök
  További információkat nyújt azokhoz az alkalmazásokhoz, amelyek dinamikus OCT-t igényelnek a kétirányú érintkezőkhöz.
• Beviteli útvonal az 5. oldalon

GPIO Intel FPGA IP interfész jelek

A megadott paraméterbeállításoktól függően különböző interfészjelek állnak rendelkezésre a GPIO IP maghoz.

7. ábra GPIO IP Core interfészek

8. ábra GPIO interfész jelei

3. táblázat: Pad interfész jelei

A pad interfész a GPIO IP mag és a pad közötti fizikai kapcsolat. Ez az interfész lehet bemeneti, kimeneti vagy kétirányú interfész, az IP-mag konfigurációjától függően. Ebben a táblázatban a MÉRET az IP-magparaméter-szerkesztőben megadott adatszélesség.

Jel neve	Irány	Leírás
pad_in[SIZE-1:0]	Bemenet	Bemeneti jel a padról.
pad_in_b[SIZE-1:0]	Bemenet	A padról érkező differenciális bemeneti jel negatív csomópontja. Ez a port elérhető, ha bekapcsolja a Használjon differenciálpuffert opció.
pad_out[SIZE-1:0]	Kimenet	Kimeneti jel a padhoz.
pad_out_b[SIZE-1:0]	Kimenet	A pad differenciális kimeneti jelének negatív csomópontja. Ez a port elérhető, ha bekapcsolja a Használjon differenciálpuffert opció.
pad_io[SIZE-1:0]	kétirányú	Kétirányú jelcsatlakozás a paddal.
pad_io_b[SIZE-1:0]	kétirányú	A differenciális kétirányú jelkapcsolat negatív csomópontja a paddal. Ez a port elérhető, ha bekapcsolja a Használjon differenciálpuffert opció.

4. táblázat: Adatinterfész jelek

Az adatinterfész egy bemeneti vagy kimeneti interfész a GPIO IP magtól az FPGA magig. Ebben a táblázatban a MÉRET az IP-magparaméter-szerkesztőben megadott adatszélesség.

Jel neve	Irány	Leírás
din[DATA_SIZE-1:0]	Bemenet	Adatbevitel az FPGA magról kimeneti vagy kétirányú módban. A DATA_SIZE a regisztrációs módtól függ: Bypass vagy egyszerű regiszter – DATA_SIZE = SIZE DDIO félsebességű logika nélkül – DATA_SIZE = 2 × MÉRET DDIO félsebességű logikával – DATA_SIZE = 4 × MÉRET
dout[DATA_SIZE-1:0]	Kimenet	Adatkimenet az FPGA magra bemeneti vagy kétirányú módban, A DATA_SIZE a regisztrációs módtól függ: Bypass vagy egyszerű regiszter – DATA_SIZE = SIZE DDIO félsebességű logika nélkül – DATA_SIZE = 2 × MÉRET DDIO félsebességű logikával – DATA_SIZE = 4 × MÉRET
oe[OE_SIZE-1:0]	Bemenet	OE bemenet az FPGA magról kimeneti módban Kimenet engedélyező port engedélyezése bekapcsolt, vagy kétirányú mód. Az OE aktív, magas. Adatátvitelkor állítsa ezt a jelet 1-re. Adatok fogadásakor állítsa ezt a jelet 0-ra. Az OE_SIZE a regiszter módtól függ: Bypass vagy egyszerű regiszter – DATA_SIZE = SIZE DDIO félsebességű logika nélkül – DATA_SIZE = SIZE DDIO félsebességű logikával – DATA_SIZE = 2 × MÉRET

5. táblázat: Óra interfész jelei

Az óra interfész egy bemeneti óra interfész. A konfigurációtól függően különböző jelekből áll. A GPIO IP mag nulla, egy, kettő vagy négy órajel bemenettel rendelkezhet. Az óraportok eltérően jelennek meg a különböző konfigurációkban, hogy tükrözzék az órajel által végzett tényleges funkciót.

Jel neve	Irány	Leírás
ck	Bemenet	A bemeneti és kimeneti útvonalakon ez az óra egy csomagolt regisztert vagy DDIO-t táplál, ha kikapcsolja a Half Rate logika paraméter. Kétirányú módban ez az óra a bemeneti és kimeneti utak egyedi órája, ha kikapcsolja a Külön bemeneti/kimeneti órák paraméter.
ck_fr	Bemenet	A bemeneti és kimeneti útvonalakon ezek az órák táplálják a teljes és félsebességű DDIO-kat, ha bekapcsolja a Half Rate logika paraméter. Kétirányú módban a bemeneti és kimeneti utak ezeket az órákat használják, ha kikapcsolja a Külön bemeneti/kimeneti órák paraméter.
ck_hr
ck_in	Bemenet	Kétirányú módban ezek az órák egy csomagolt regisztert vagy DDIO-t táplálnak a bemeneti és kimeneti útvonalon, ha mindkét beállítást megadja: Kapcsolja ki a Half Rate logika paraméter. Kapcsolja be a Külön bemeneti/kimeneti órák paraméter.
ck_out
ck_fr_in	Bemenet	Kétirányú módban ezek az órák egy teljes és félsebességű DDIOS-t táplálnak a bemeneti és kimeneti útvonalon, ha mindkét beállítást megadja. Kapcsolja be a Half Rate logika paraméter. Kapcsolja be a Külön bemeneti/kimeneti órák paraméter. Plample, ck_fr_out a teljes sebességű DDIO-t táplálja a kimeneti útvonalon.
ck_fr_out
ck_hr_in
ck_hr_out
cke	Bemenet	Óra engedélyezése.

6. táblázat: Lezáró interfész jelek

A lezáró interfész összeköti a GPIO IP magot az I/O pufferekkel.

Jel neve	Irány	Leírás
sorozatmegszakításvezérlés	Bemenet	Bemenet a lezáró vezérlőblokkból (OCT) a pufferekbe. Beállítja a puffersorozat impedancia értékét.
párhuzamos végződésvezérlés	Bemenet	Bemenet a lezáró vezérlőblokkból (OCT) a pufferekbe. Beállítja a puffer párhuzamos impedancia értékét.

7. táblázat: Interfész jelek visszaállítása

A reset interfész összeköti a GPIO IP magot a DDIO-kkal.

Jel neve	Irány	Leírás
slr	Bemenet	Szinkron törlés bemenet. Nem érhető el, ha engedélyezi a sset.
aclr	Bemenet	Aszinkron törlés bemenet. Aktív magas. Nem érhető el, ha engedélyezi az aset.
aset	Bemenet	Aszinkron beállított bemenet. Aktív magas. Nem érhető el, ha engedélyezi az aclr-t.
beállítva	Bemenet	Szinkron beállított bemenet. Nem érhető el, ha engedélyezi az slr-t.

Kapcsolódó információk
Bemeneti és kimeneti busz magas és alacsony bitjei a 12. oldalon

Megosztott jelek

• A bemeneti, kimeneti és eredeti utak ugyanazokat a tiszta és előre beállított jeleket osztják meg.
• A kimenet és az OE út ugyanazokat az órajeleket osztja meg.

Adatok bitsorrendje adatinterfészhez

9. ábra Adatok bitsorrendjének egyezménye

Ez az ábra a din, dout és oe adatjelek bitsorrendjét mutatja.

• Ha az adatbusz méretének értéke SIZE, az LSB a jobb szélső helyen van.
• Ha az adatbusz méretének értéke 2 × SIZE, a busz két MÉRET szóból áll.
• Ha az adatbusz mérete 4 × SIZE, akkor a busz négy MÉRET szóból áll.
• Az LSB minden szónál a jobb szélső pozícióban van.
• A jobb szélső szó határozza meg az első szót a kimeneti buszok és az első szót a bemeneti buszok esetében.

Kapcsolódó információk
Beviteli útvonal az 5. oldalon

Bemeneti és kimeneti busz magas és alacsony bitek

A bemeneti vagy kimeneti jelek magas és alacsony bitjei a din és dout bemeneti és kimeneti buszokban találhatók.

Bemeneti busz

A din buszon, ha a datain_h és datain_l a magas és alacsony bitek, és mindegyik szélesség datain_width:

• adat_h = din[(2 × adatszélesség – 1):adatszélesség]
• adat_l = din[(adatszélesség – 1):0]

Plample, din[7:0] = 8'b11001010 esetén:

• datain_h = 4'b1100
• datain_l = 4'b1010

Kimeneti busz

A dout buszon, ha a dataout_h és dataout_l a magas és alacsony bitek, és mindegyik szélesség adatkimenet_szélesség:

• adatkimenet_h = dout[(2 × dataout_width – 1):dataout_width]
• adatkiadás_l = dout[(dataout_width – 1):0]

Plample, for dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Adatinterfész jelek és megfelelő órák

8. táblázat: Adatinterfész jelei és a megfelelő órák

Jel neve	Paraméter konfiguráció			Óra
	Regisztrációs mód	Félárfolyam	Különálló órák
lárma	Egyszerű regisztráció DDIO	Le	Le	ck
	DDIO	On	Le	ck_hr
	Egyszerű regisztráció DDIO	Le	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Egyszerű regisztráció DDIO	Le	Le	ck
	DDIO	On	Le	ck_hr
	Egyszerű regisztráció DDIO	Le	On	ck_out
	DDIO	On	On	ck_hr_out
slr beállítva Minden pad jel	Egyszerű regisztráció DDIO	Le	Le	ck
	DDIO	On	Le	ck_fr
	Egyszerű regisztráció DDIO	Le	On	Beviteli útvonal: ck_in Kimeneti útvonal: ck_out
	DDIO	On	On	Beviteli útvonal: ck_fr_in Kimeneti útvonal: ck_fr_out

Az erőforrás-felhasználás és a tervezési teljesítmény ellenőrzése

Az Intel Quartus Prime összeállítási jelentéseiből tájékozódhat az erőforrás-felhasználásról és a tervezés teljesítményéről.

1. A menüben kattintson a gombra Feldolgozás ➤ Fordítás indítása teljes összeállítás futtatásához.
2. A terv összeállítása után kattintson a gombra Feldolgozás ➤ Összeállítási jelentés.
3. A Tartalomjegyzék, navigáljon ide Szerelő ➤ Erőforrás rész.
   a. Nak nek view az erőforrás-használati információkat, válassza ki Erőforrás-használati összefoglaló.
   b. Nak nek view az erőforrás-felhasználási információkat, válassza ki Erőforrás-felhasználás entitás szerint.

GPIO Intel FPGA IP paraméterbeállítások

A GPIO IP mag paraméterbeállításait az Intel Quartus Prime szoftverben állíthatja be. Három lehetőségcsoport van: Általános, Puffer, és Regisztrálok.

9. táblázat: GPIO IP alapparaméterek – Általános

Paraméter	Állapot	Engedélyezett értékek	Leírás
Adatirány	—	Bemenet Kimenet  Bidir	Meghatározza a GPIO adatirányát.
Adatszélesség	—	1 és 128 között	Meghatározza az adatszélességet.
Használjon örökölt legfelső szintű portneveket	—	On Le	Használja ugyanazokat a portneveket, mint a Stratix V, Arria V és Cyclone V eszközökön. Plample, a doutból dataout_h és dataout_l, a dinből pedig datain_h és datain_l lesz. Megjegyzés: Ezeknek a portoknak a viselkedése eltér a Stratix V, Arria V és Cyclone V eszközökétől. Az áttelepítési útmutatót a kapcsolódó információkban találja.

10. táblázat: GPIO IP alapparaméterek – Puffer

Paraméter	Állapot	Engedélyezett értékek	Leírás
Használjon differenciálpuffert	—	On  Le	Ha be van kapcsolva, engedélyezi a differenciális I/O puffereket.
Használjon pszeudo differenciálpuffert	Adatirány = Kimenet Differenciálpuffer használata = Be	On  Le	Ha kimeneti módban be van kapcsolva, engedélyezi a pszeudo differenciális kimeneti puffereket. Ez az opció automatikusan bekapcsol a kétirányú módhoz, ha bekapcsolja Használjon differenciálpuffert.
Használjon busztartó áramkört	Adatirány = Bemenet vagy Bidir Differenciálpuffer használata = Ki	On  Le	Ha be van kapcsolva, a busztartó áramkör gyengén tudja tartani a jelet egy I/O lábon az utolsó vezérelt állapotában, ahol a kimeneti puffer állapota 1 vagy 0, de nem nagy impedanciájú.
Használjon nyitott leeresztő kimenetet	Adatirány = Output vagy Bidir Differenciálpuffer használata = Ki	On  Le	Ha be van kapcsolva, a nyitott leeresztő kimenet lehetővé teszi az eszköz számára, hogy rendszerszintű vezérlőjeleket biztosítson, például megszakítást és írást engedélyező jeleket, amelyeket a rendszerben lévő több eszköz is érvényesíthet.
Kimenet engedélyező port engedélyezése	Adatirány = Kimenet	On  Le	Ha be van kapcsolva, lehetővé teszi a felhasználói bevitelt az OE-porthoz. Ez az opció automatikusan be van kapcsolva a kétirányú módhoz.
Sorozatzáró / párhuzamos lezáró portok engedélyezése	—	On  Le	Ha be van kapcsolva, engedélyezi a kimeneti puffer sorozatvégződésvezérlő és párhuzamos lezárásvezérlő portjait.

11. táblázat: GPIO IP alapparaméterek – Regiszterek

Paraméter	Állapot	Engedélyezett értékek	Leírás
Regisztrációs mód	—	Egyik sem  Egyszerű regisztráció  DDIO	Megadja a GPIO IP mag regisztrációs módját: Egyik sem-egy egyszerű vezetékes csatlakozást határoz meg a puffertől/pufferhez. Egyszerű regisztráció—meghatározza, hogy a DDIO-t egyszerű regiszterként használják egy adatsebességű módban (SDR). A szerelő becsomagolhatja ezt a regisztert az I/O-ba. DDIO— meghatározza, hogy az IP-mag a DDIO-t használja.
Szinkron törlés / előre beállított port engedélyezése	Regisztrációs mód = DDIO	Egyik sem  Világos  Előre beállított	Meghatározza, hogyan kell megvalósítani a szinkron visszaállítási portot. Egyik sem– Letiltja a szinkron visszaállítási portot. Világos— Engedélyezi az SCLR portot a szinkron törlésekhez. Előre beállított— Engedélyezi az SSET portot a szinkron előbeállításokhoz.
Aszinkron törlés / előre beállított port engedélyezése	Regisztrációs mód = DDIO	Egyik sem  Világos  Előre beállított	Meghatározza az aszinkron visszaállítási port megvalósításának módját. Egyik sem– Letiltja az aszinkron visszaállítási portot. Világos— Engedélyezi az ACLR portot az aszinkron törléshez. Előre beállított— Engedélyezi az ASET portot az aszinkron előre beállított beállításhoz. Az ACLR és az ASET jelek aktívan magasak.
Óraengedélyező portok engedélyezése	Regisztrációs mód = DDIO	On  Le	On– feltárja az óra engedélyezése (CKE) portot, amely lehetővé teszi az adatok be- és kikapcsolásának szabályozását. Ez a jel megakadályozza, hogy az Ön irányítása nélkül továbbítsanak adatokat. Le— Az óra engedélyezési portja nincs kitéve, és az adatok mindig automatikusan áthaladnak a regiszteren.
Half Rate logika	Regisztrációs mód = DDIO	On  Le	Ha be van kapcsolva, engedélyezi a félsebességű DDIO-t.
Külön bemeneti / kimeneti órák	Adatirány = Bidir  Regisztrációs mód = Egyszerű regisztráció vagy DDIO	On  Le	Ha be van kapcsolva, külön órajeleket (CK_IN és CK_OUT) engedélyez a bemeneti és kimeneti útvonalakhoz kétirányú módban.

Kapcsolódó információk

• Bemeneti és kimeneti busz magas és alacsony bitjei a 12. oldalon
• Irányelv: Cserélje fel a datain_h és datain_l portokat az áttelepített IP-címen, 23. oldal

Regisztráció Csomagolás

A GPIO IP mag lehetővé teszi, hogy regisztereket csomagoljon a perifériára a terület- és erőforrás-kihasználás megtakarítása érdekében.

A teljes sebességű DDIO-t flip-flopként konfigurálhatja a bemeneti és kimeneti úton. Ehhez adja hozzá a táblázatban felsorolt ​​.qsf hozzárendeléseket.

12. táblázat: Csomagolás regisztrációs QSF-hozzárendelései

Útvonal	QSF-hozzárendelés
Bemeneti regiszter csomagolás	QSF Assignment set_példány_hozzárendelés -név FAST_INPUT_REGISTER ON -to
Kimeneti regiszter csomagolás	set_példány_hozzárendelés -név FAST_OUTPUT_REGISTER ON -to
Kimenet engedélyezi a regisztercsomagolást	set_példány_hozzárendelés -név FAST_OUTPUT_ENABLE_REGISTER ON -to

Megjegyzés: Ezek a hozzárendelések nem garantálják a regisztercsomagolást. Ezek a megbízások azonban lehetővé teszik a szerelő számára, hogy törvényes elhelyezést találjon. Ellenkező esetben a Fitter a flip-flopot a magban tartja.

GPIO Intel FPGA IP időzítés

A GPIO IP-mag teljesítménye az I/O-korlátoktól és az órajel-fázisoktól függ. A GPIO-konfiguráció időzítésének ellenőrzéséhez az Intel a Timing Analyzer használatát javasolja.

Kapcsolódó információk
Az Intel Quartus Prime Timing Analyzer

Időzítési alkatrészek

A GPIO IP-mag időzítési összetevői három útvonalból állnak.

• I/O interfész útvonalak – az FPGA-tól a külső vevőeszközökig és a külső adóeszközöktől az FPGA-ig.
• Az adatok és az órajel mag interfész útvonalai – az I/O-tól a magig és a magtól az I/O-ig.
• Átviteli utak – a féláras DDIO-ról a teljes sebességű DDIO-ra, és a teljes díjasról a félsebességű DDIO-ra.

Megjegyzés: A Timing Analyzer a DDIO_IN és DDIO_OUT blokkon belüli elérési utat fekete dobozként kezeli.

10. ábra: Bemeneti útvonal időzítési összetevői

11. ábra: A kimeneti útvonal időzítésének összetevői

12. ábra: Kimenet engedélyezési útvonal-időzítési összetevők

Késleltetési elemek

Az Intel Quartus Prime szoftver nem állít be automatikusan késleltetési elemeket az I/O időzítési elemzés lazaságának maximalizálása érdekében. Az időzítés lezárásához vagy a lazaság maximalizálásához állítsa be kézzel a késleltetési elemeket az Intel Quartus Prime beállításaiban file (.qsf).

13. táblázat: Késleltetett elemek .qsf hozzárendelések

Adja meg ezeket a hozzárendeléseket a .qsf fájlban a késleltetési elemek eléréséhez.

Késleltetési elem	.qsf Hozzárendelés
Bemeneti késleltetési elem	set_instance_assignment to -név INPUT_DELAY_CHAIN ​​<0..63>
Kimeneti késleltetési elem	set_instance_assignment to -név OUTPUT_DELAY_CHAIN ​​<0..15>
Kimenet engedélyezése késleltetési elem	set_instance_assignment to -név OE_DELAY_CHAIN ​​<0..15>

Időzítési elemzés

Az Intel Quartus Prime szoftver nem állítja elő automatikusan az SDC időzítési megszorításokat a GPIO IP mag számára. Manuálisan kell megadnia az időzítési megszorításokat.

Kövesse az időzítési irányelveket és plampEz biztosítja, hogy a Timing Analyzer helyesen elemezze az I/O időzítést.

• Az I/O interfész útvonalak megfelelő időzítési elemzésének elvégzéséhez adja meg az adattűk rendszerszintű megszorításait a rendszer óra lábához képest az .sdc fájlban. file.
• Az alapvető interfész útvonalak megfelelő időzítésének elvégzéséhez adja meg ezeket az órabeállításokat az .sdc fájlban file:
  — Órajel az alapregiszterekig
  — Órajel az I/O regiszterekhez az egyszerű regiszter és a DDIO módokhoz

Kapcsolódó információk
AN 433: Forrás-szinkron interfészek korlátozása és elemzése
Leírja a forrás-szinkron interfészek korlátozásának és elemzésének technikáit.

Egyetlen adatsebességű bemeneti regiszter

13. ábra Egyetlen adatsebességű bemeneti regiszter

14. táblázat: Egységes adatsebességű bemeneti regiszter .sdc parancs Plamples

Parancs	Parancs Example	Leírás
Create_clock	Create_clock -name sdr_in_clk -period „100 MHz” sdr_in_clk	Órabeállítást hoz létre a bemeneti órához.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Utasítja a Timing Analyzert, hogy elemezze a bemeneti I/O időzítését 0.15 ns bemeneti késleltetéssel.

Teljes vagy félsebességű DDIO bemeneti regiszter

A teljes és félsebességű DDIO bemeneti regiszterek bemeneti oldala megegyezik. Megfelelően korlátozhatja a rendszert, ha virtuális órát használ a chipen kívüli adó modellezéséhez az FPGA-hoz.

14. ábra Teljes sebességű vagy félsebességű DDIO bemeneti regiszter

15. táblázat: Teljes vagy félsebességű DDIO bemeneti regiszter .sdc parancs Examples

Parancs	Parancs Example	Leírás
Create_clock	létrehozás_óra -név virtuális_óra - "200 MHz" periódus Create_clock -name ddio_in_clk -period “200 MHz” ddio_in_clk	Hozzon létre órabeállítást a virtuális órához és a DDIO órához.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -óra_esés -óra virtuális_óra 0.25 ddio_in_data	Utasítsa a Timing Analyzert, hogy elemezze az átvitel pozitív és negatív óraélét. Vegye figyelembe az -add_delay értéket a második set_input_delay parancsban.
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	Utasítsa a Timing Analyzert, hogy figyelmen kívül hagyja a pozitív óraélt a negatív él triggerelt regiszterhez, és a negatív óraélt a pozitív él triggerelt regiszterhez. Megjegyzés: A ck_hr frekvenciának a ck_fr frekvencia felének kell lennie. Ha az I/O PLL hajtja az órákat, fontolóra veheti a derive_pll_clocks .sdc parancs használatát.

Egyetlen adatsebességű kimeneti regiszter

15. ábra Egyetlen adatsebességű kimeneti regiszter

16. táblázat: Egységes adatsebességű kimeneti regiszter .sdc parancs Examples

Parancs	Parancs Example	Leírás
create_clock és create_generated_clock	Create_clock -name sdr_out_clk -period “100 MHz” sdr_out_clk create_generated_clock -source sdr_out_clk -name sdr_out_outclk sdr_out_outclk	Az adáshoz állítsa elő a forrásórát és a kimeneti órát.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Utasítja az Időzítés-analizátort, hogy elemezze a továbbítandó kimeneti adatokat a küldendő kimeneti órajelhez képest.

Teljes vagy félsebességű DDIO kimeneti regiszter

A teljes és félsebességű DDIO kimeneti regiszterek kimeneti oldala megegyezik.

17. táblázat: DDIO kimeneti regiszter .sdc parancs Examples

Parancs	Parancs Example	Leírás
create_clock és create_generated_clock	Create_clock -name ddio_out_fr_clk -period “200 MHz” ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -name ddio_out_fr_outclk ddio_out_fr_outclk	Generálja az órákat a DDIO-hoz és az órát az átvitelhez.
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -óra_esés -óra ddio_out_fr_outclk 0.55 ddio_out_fr_data	Utasítsa az időzítő elemzőt, hogy elemezze a pozitív és negatív adatokat a kimeneti órajelhez képest.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Utasítsa az Időzítés-analizátort, hogy figyelmen kívül hagyja a forrásóra felfutó élét a kimeneti órajel lefutó éléhez képest, és a forrásóra lefutó élét a kimeneti órajel felfutó éléhez képest.

Időzítési zárási irányelvek

A GPIO bemeneti regiszterek esetében a bemeneti I/O átvitel valószínűleg meghiúsul a tartási idő alatt, ha nem állítja be a bemeneti késleltetési láncot. Ezt a hibát az okozza, hogy az óra késleltetése nagyobb, mint az adatkésleltetés.

A tartási idő betartása érdekében adjon hozzá késleltetést a bemeneti adatúthoz a bemeneti késleltetési lánc segítségével. Általánosságban elmondható, hogy a bemeneti késleltetési lánc körülbelül 60 ps/lépés az 1 sebességfokozatban. A bemeneti késleltetési lánc hozzávetőleges beállításához az időzítés áthaladásához ossza el a negatív tartási lazaságot 60 ps-el.

Ha azonban az I/O PLL hajtja a GPIO bemeneti regiszterek óráit (egyszerű regiszter vagy DDIO mód), akkor a kompenzációs módot forrásszinkron módra állíthatja. A Fitter megpróbálja konfigurálni az I/O PLL-t a jobb beállítás érdekében, és a bemeneti I/O időzítés elemzéséhez lazaságot fog tartani.

A GPIO kimeneti és kimeneti engedélyezési regisztereknél késleltetést adhat a kimeneti adatokhoz és az órajelhez a kimeneti és kimeneti engedélyezési késleltetési láncok használatával.

• Ha a beállítási idő megsértését észleli, növelheti a kimeneti óra késleltetési lánc beállítását.
• Ha a tartási idő megsértését észleli, növelheti a kimeneti adat késleltetési lánc beállítását.

GPIO Intel FPGA IP Design Examples

A GPIO IP-mag tervezési plamplek, amelyek megfelelnek a paraméterszerkesztőben megadott IP-konfigurációnak. Használhatja ezeket a designokat plampreferenciaként szolgál az IP-mag és a szimulációkban elvárt viselkedés példányosításához.

Létrehozhatja a tervezést plamples a GPIO IP magparaméter-szerkesztőjéből. Miután beállította a kívánt paramétereket, kattintson a gombra Létrehoz plample Design. Az IP mag generálja a tervezést plample forrás files az Ön által megadott könyvtárban.

16. ábra Forrás Files a Generated Design Example Directory

Megjegyzés: A .qsys fileA tervezés során belső használatra szolgálnak plampcsak le generáció. Ezeket a .qsys fájlokat nem lehet szerkeszteni files.

GPIO IP Core szintetizálható Intel Quartus Prime Design Example

A szintetizálható kivitel plampA le egy összeállításra kész Platform Designer rendszer, amelyet beépíthet egy Intel Quartus Prime projektbe.

A tervezés létrehozása és használata Example

A szintetizálható Intel Quartus Prime tervezés létrehozásához plample a forrásból files, futtassa a következő parancsot a tervezési example könyvtár:

quartus_sh -t make_qii_design.tcl

A használandó eszköz pontos meghatározásához futtassa a következő parancsot:

quartus_sh -t make_qii_design.tcl [eszköz_neve]

A TCL szkript létrehoz egy qii könyvtárat, amely tartalmazza az ed_synth.qpf projektet file. Ezt a projektet az Intel Quartus Prime szoftverben nyithatja meg és fordíthatja le.

GPIO IP Core Simulation Design Example

A szimulációs tervezés plampA le a GPIO IP alapparaméter-beállításait használja a szimulációs illesztőprogramhoz csatlakoztatott IP-példány felépítéséhez. A vezető véletlenszerű forgalmat generál, és belsőleg ellenőrzi a kimenő adatok jogszerűségét.

A design használata plample, a szimulációt egyetlen paranccsal futtathatja, a használt szimulátortól függően. A szimuláció bemutatja, hogyan használhatja a GPIO IP magot.

A tervezés létrehozása és használata Example

A szimulációs terv létrehozásához plample a forrásból files Verilog szimulátor esetén futtassa a következő parancsot a tervezési példábanample könyvtár:

quartus_sh -t make_sim_design.tcl

A szimulációs terv létrehozásához plample a forrásból files VHDL-szimulátor esetén futtassa a következő parancsot a tervben, plample könyvtár:

quartus_sh -t make_sim_design.tcl VHDL

A TCL szkript létrehoz egy sim könyvtárat, amely alkönyvtárakat tartalmaz – minden támogatott szimulációs eszközhöz egyet. Az egyes szimulációs eszközök szkriptjeit a megfelelő könyvtárakban találhatja meg.

IP-migrációs folyamat Arria V, Cyclone V és Stratix V eszközökhöz

Az IP-áttelepítési folyamat lehetővé teszi az Arria V, Cyclone V és Stratix V eszközök ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR és ALTIOBUF IP magjainak áttelepítését az Intel Arria 10 és Intel Cyclone 10 GX eszközök GPIO IP magjára.

Ez az IP-áttelepítési folyamat úgy konfigurálja a GPIO IP-magot, hogy illeszkedjen az ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR és ALTIOBUF IP-magok beállításaihoz, lehetővé téve az IP-mag újragenerálását.

Megjegyzés: Egyes IP-magok csak meghatározott módokban támogatják az IP-migrációs folyamatot. Ha az IP-mag nem támogatott módban van, előfordulhat, hogy futtassa a GPIO IP-mag IP-paraméter-szerkesztőjét, és manuálisan konfigurálja az IP-magot.

Az ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR és ALTIOBUF IP-magok áttelepítése

Az ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR és ALTIOBUF IP-magok GPIO Intel FPGA IP IP-magra való migrálásához kövesse az alábbi lépéseket:

1. Nyissa meg az ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR vagy ALTIOBUF IP-magot az IP-paraméter-szerkesztőben.
2. A Jelenleg kiválasztott eszközcsalád, válassza ki Intel Arria 10 or Intel Cyclone 10 GX.
3. Kattintson Befejezés a GPIO IP Parameter Editor megnyitásához.
   Az IP-paraméter-szerkesztő az ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR vagy ALTIOBUF magbeállításokhoz hasonlóan konfigurálja a GPIO IP-mag beállításait.
4. Ha a kettő között inkompatibilis beállítások vannak, válassza a lehetőséget új támogatott beállítások.
5. Kattintson Befejezés az IP mag regenerálásához.
6. Cserélje le az ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR vagy ALTIOBUF IP magpéldányosítást az RTL-ben a GPIO IP magra.

Megjegyzés: Előfordulhat, hogy a GPIO IP-magportnevek nem egyeznek az ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR vagy ALTIOBUF IP-magportnevekkel. Ezért előfordulhat, hogy az IP-magnév egyszerű megváltoztatása a példányosításban nem elegendő.

Kapcsolódó információk
Bemeneti és kimeneti busz magas és alacsony bitjei a 12. oldalon

Irányelv: Cserélje fel a datain_h és datain_l portokat a migrált IP-ben

Amikor áttelepíti a GPIO IP-címét a korábbi eszközökről a GPIO IP-magra, bekapcsolhatja Használjon örökölt legfelső szintű portneveket opciót a GPIO IP magparaméter-szerkesztőben. Azonban ezeknek a portoknak a viselkedése a GPIO IP-magban eltér a Stratix V, Arria V és Cyclone V eszközökhöz használt IP magoktól.

A GPIO IP mag ezeket a portokat az óraélek kimeneti regisztereihez hajtja:

• datain_h – az outclock felfutó szélén
• datain_l – az outclock lefutó szélén

Ha a GPIO IP-címét Stratix V, Arria V és Cyclone V eszközökről migrálta, cserélje fel a datain_h és datain_l portokat, amikor a GPIO IP mag által generált IP-címet példányosítja.

Kapcsolódó információk
Bemeneti és kimeneti busz magas és alacsony bitjei a 12. oldalon

GPIO Intel FPGA IP felhasználói kézikönyv Archívum

Az IP-verziók megegyeznek az Intel Quartus Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-magok új IP-verziós sémával rendelkeznek.

Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.

IP Core verzió	Felhasználói kézikönyv
20.0.0	GPIO Intel FPGA IP felhasználói útmutató: Intel Arria 10 és Intel Cyclone 10 GX eszközök
19.3.0	GPIO Intel FPGA IP felhasználói útmutató: Intel Arria 10 és Intel Cyclone 10 GX eszközök
19.3.0	GPIO Intel FPGA IP felhasználói útmutató: Intel Arria 10 és Intel Cyclone 10 GX eszközök
18.1	GPIO Intel FPGA IP felhasználói útmutató: Intel Arria 10 és Intel Cyclone 10 GX eszközök
18.0	GPIO Intel FPGA IP felhasználói útmutató: Intel Arria 10 és Intel Cyclone 10 GX eszközök
17.1	Intel FPGA GPIO IP Core felhasználói kézikönyv
17.0	Altera GPIO IP Core felhasználói kézikönyv
16.1	Altera GPIO IP Core felhasználói kézikönyv
16.0	Altera GPIO IP Core felhasználói kézikönyv
14.1	Altera GPIO Megafunction felhasználói kézikönyv
13.1	Altera GPIO Megafunction felhasználói kézikönyv

Dokumentum felülvizsgálati előzmények a GPIO Intel FPGA IP felhasználói útmutatóhoz: Intel Arria 10 és Intel Cyclone 10 GX eszközök

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2021.07.15	21.2	20.0.0	Frissítettük az egyszerűsített diagramot view az egyvégű GPIO bemeneti útvonalon a dout[0] frissítéséhez dout[3] és dout[3] to dout[0].
2021.03.29	21.1	20.0.0	Frissítettük a GPIO IP verziószámát 20.0.0-ra.
2021.03.12	20.4	19.3.0	Frissítettük az IP-áttelepítési irányelvet, és meghatározta, hogy a GPIO IP a felfutó élen a datain_h, a lefutó élen pedig a datain_l meghajtókat használja.
2019.10.01	19.3	19.3.0	Javítva a nyomdai hiba a .qsf hozzárendelési kódokban a késleltetési elemekről szóló témakörben.
2019.03.04	18.1	18.1	A bemeneti útvonallal, valamint a kimeneti és kimeneti engedélyezési útvonalakkal kapcsolatos témakörökben: Javítottuk a témakörökben található megjegyzéseket, hogy meghatározzuk, hogy a GPIO Intel FPGA IP nem támogatja a kétirányú tűk dinamikus kalibrálását. Hivatkozások hozzáadva a PHY Lite párhuzamos interfészekhez Intel FPGA IP Core felhasználói kézikönyv: Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX Devices további információkért a kétirányú tűk dinamikus kalibrálását igénylő alkalmazásokról.
2018.08.28	18.0	18.0	A dokumentumot az Intel FPGA GPIO IP Core felhasználói útmutatóból átnevezte GPIO Intel FPGA IP felhasználói kézikönyvnek: Intel Arria 10 és Intel Cyclone 10 GX Devices. Hozzáadott egy hivatkozást az Intel Stratix 10 GPIO IP felhasználói útmutatójához.  Az IP-t átnevezte „Intel FPGA GPIO”-ról „GPIO Intel FPGA IP”-re.  A „clk_fr” és „clk_hr” előfordulásai „ck_fr” és „ck_hr”-re javítva.  Frissítettük a GPIO IP bemeneti és kimeneti útvonalak diagramjait, hogy megjelenítsék a tényleges IP-magjelneveket.

Dátum	Változat	Változások
2017. november	2017.11.06	Támogatás hozzáadva az Intel Cyclone 10 GX eszközökhöz. Frissítettük az ábrákon szereplő jelneveket, hogy azok megfeleljenek a GPIO IP-magban lévő jelneveknek. Hozzáadtuk a kimeneti út hullámformáját. Az „Altera GPIO IP core” átnevezése „Intel FPGA GPIO IP core” lett. Az „Altera IOPLL IP core” átnevezve „Intel FPGA IOPLL IP core”-ra. A „TimeQuest Timing Analyzer” átnevezése „Timing Analyzer”-re. A „Qsys” átnevezése „Platform Designer”-re. Tisztázták, hogy az ASET és az ACLR jelek aktívak magas szinten.
2017. május	2017.05.08	Frissítettük a GPIO puffer paramétereit felsoroló táblázatot, hogy meghatározzuk a feltételeket Használjon busztartó áramkört paraméter opció. Átkeresztelték Intelre.
2016. október	2016.10.31	Frissítettük a bemeneti útvonal hullámformáját. Hozzáadott egy témát, amely leírja a magas és alacsony biteket a din és a dout buszokban.
2016. augusztus	2016.08.05	Megjegyzések hozzáadva a GPIO IP mag dinamikus OCT támogatásához. Frissítettük a paraméterbeállításokról szóló témát a pontosság és az egyértelműség javítása érdekében. Frissítettük a design létrehozásáról szóló részt, plample. Útmutató témakör került hozzáadásra a régi portok viselkedéséről, amikor Stratix V, Arria V és Cyclone V eszközökről a GPIO IP magra migrál. Átírta és átalakította a dokumentumot az áttekinthetőség és a könnyebb áttekinthetőség érdekében. A Quartus II példányai Quartus Prime-ra módosultak.
2014. augusztus	2014.08.18	Időzítési információ hozzáadva. Hozzáadott regisztrációs csomagolási információk. Hozzáadva Használjon örökölt legfelső szintű portneveket paraméter. Ez egy új paraméter. Hozzáadott regisztrációs csomagolási információk. A megafunction kifejezést az IP magra cserélte.
2013. november	2013.11.29	Kezdeti kiadás.

Visszajelzés küldése

GPIO Intel FPGA IP felhasználói útmutató: Intel Arria 10 és Intel Cyclone 10 GX eszközök

Dokumentumok / Források

intel GPIO Intel FPGA IP [pdf] Felhasználói útmutató GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Hivatkozások

• Felhasználói kézikönyv