Pedoman Sintesis Kain FPGA Microsemi AC361 SmartFusion
Pambuka
- FPGA sinyal campuran cerdas SmartFusion™ nggabungake kain FPGA, prosesor ARM® Cortex™-M3, lan analog sing bisa diprogram kanggo macem-macem aplikasi sistem sing dipasang. FPGA SmartFusion ngemot subsistem mikrokontroler hard embedded (MSS), sing kasusun saka prosesor ARM Cortex-M100 3 MHz, matriks komunikasi, register sistem, Ethernet MAC, mesin DMA periferal, real-time counter (RTC), memori nonvolatile sing disemat (eNVM) , lan SRAM (eSRAM) lan pengontrol antarmuka kain (FIC) sing disambungake liwat matriks bus AHB multi-lapisan (ABM).
- MSS bisa disambungake menyang kain FPGA liwat FIC configurable sing ngidini AHB-kanggo-AHB utawa AHB-kanggo-APB3 fungsi bridging antarane matriks bus AHB lan AHB utawa APB3 bis dipun ginakaken ing kain FPGA. Menehi loro antarmuka bis antarane MSS lan kain. Pisanan dikuwasani dening MSS lan duwe budak ing kain lan sing kapindho duwe master ing kain FPGA lan budak ing MSS.
- Logika pangguna sing ngetrapake master utawa budak ing kain FPGA komunikasi karo MSS liwat FIC. Iki kalebu dalan sing nyebrang antarmuka antarane MSS, yaiku blok hardened, lan logika pangguna ing kain FPGA, sing ana ing gerbang alus. Kanggo nyukupi syarat wektu desain, pedoman tartamtu kudu ditindakake. Cathetan aplikasi iki nyakup pedoman nggawe watesan sintesis sing tepat kanggo entuk desain sing paling optimal.
- Watesan sing digawe ing Synplify_Pro mung kudu digunakake sajrone sintesis. Ora kudu diterusake menyang Desainer amarga alat watesan wektu SmartTime entuk watesan sing cocog kanthi otomatis adhedhasar konfigurasi MSS.
Cathetan aplikasi iki nyakup topik ing ngisor iki sing ana gandhengane karo sintesis:
- Panjelasan jam sing mengaruhi domain antar jam antarane kain MSS lan FPGA: FCLK, FAB_CLK, lan hubungane
- Swaraview dalan sing ngliwati wates antarane kain MSS lan FPGA
- Cangkang wektu digawe lan dikirim menyang Synplify Pro kanggo konfigurasi mode bypass AHB, APB, lan AHB
- Nggawe jam kanggo sintesis kanggo nurunake kendala ing dalan sing asale saka MSS (sumber ing MSS lan sink ing kain FPGA) lan jalur sing asale saka kain FPGA (sumber ing kain FPGA lan sink ing MSS) mung kanggo sintesis.
- Mirsani efek saka alangan sak sintesis ing minangkaample desain AHB lan desain APB
Hubungan Antarane MSS FCLK lan FPGA Fabric FAB_CLK
- Ngatur syarat jam kanggo desain nggunakake MSS CCC configurator. SmartFusion MSS wis clocked dening FCLK; lan kain FPGA wis clocked dening FAB_CLK.
- FAB_CLK ana hubungane karo FCLK lan bisa duwe hubungan 1: 1, 1: 2, utawa 1: 4 karo FCLK; iku, nalika FCLK disetel kanggo 100 MHz, FAB_CLK bisa diatur minangka 100 MHz, 50 MHz, utawa 25 MHz.
- FCLK nggunakake output GLA0 saka MSS CCC. FAB_CLK nggunakake output GLA1 saka MSS CCC kanggo rasio FAB_CLK:FCLK 1:1. Nalika rasio 1:2 utawa 1:4, banjur FAB_CLK nggunakake output GLB saka MSS_CCC. Deleng Pandhuan Pangguna Konfigurasi Jam MSS kanggo rincian liyane.
- Preduli saka rasio FCLK:FAB_CLK, ndhaftar tartamtu ing FIC sing sesambungan karo kain FPGA diselarasake kanggo FAB_CLK. Iki wis rampung kanthi nggunakake FAB_CLK minangka Urut Aktifake kanggo ndhaftar. Amarga iki sanajan ndhaftar iki clocked dening FCLK padha bisa dianggep minangka padha karo register clocked dening FAB_CLK kanggo kabeh tujuan wektu (Figure 1).
Alat generasi kendala lan analisis wektu SmartTime duwe kawruh iki lan digunakake kanggo analisis wektu sing tepat. Alat sintesis Synplify Pro ora ngerti babagan iki lan bagean sabanjure nerangake carane ngirim informasi kasebut menyang alat kasebut.
Swaraview saka Register-kanggo-Register Paths Antarane MSS lan FPGA Fabric
Path register-to-register sing nyebrang FIC bisa dikategorikaké dadi rong jinis. Jinis pisanan yaiku sing duwe dalan sing asale (sumber) ing MSS lan tujuan (sink) ing kain FPGA. Kanggo jinis path iki, bagéan saka path register-kanggo-register hardwired lan nduweni nilai tetep; khusus, jam-kanggo-metu saka ndhaftar ing FIC saka ngendi data dibukak tetep. Parameter iki diidentifikasi minangka tco. Sisa bagean dalan iki ana ing kain FPGA. Sintesis bisa mbatesi lan ngoptimalake bagean dalan iki.
Jinis kapindho yaiku sing asale (sumber) ing kain FPGA lan duwe tujuan (sink) ing MSS. Kanggo jinis path iki, bagéan saka path register-kanggo-register hardwired lan duwe nilai tetep; khusus wektu persiyapan register ing FIC ngendi data dijupuk. Parameter iki diidentifikasi minangka tsu. Sisa bagean dalan iki ana ing kain FPGA. Sintesis bisa mbatesi lan ngoptimalake bagean dalan iki. Deleng Path 2 ing Gambar 2.
Miwiti karo Microsemi SoC Products Group Libero® Integrated Design Environment (IDE) v9.1, nggunakake versi MSS 2.4.101 utawa luwih anyar, informasi iki diterusake dening SmartDesign menyang alat sintesis Synplify Pro liwat cangkang wektu. Cangkang wektu iki digawe adhedhasar konfigurasi FIC. Telung cangkang wektu sing bisa diasilake yaiku AHB, APB, lan AHB ing mode bypass.
Wektu Shell Overview kanggo Antarmuka APB lan AHB
Cangkang wektu sing digawe kanggo APB, AHB, lan AHB ing mode bypass ngemot jalur sing cocog kanggo mode kasebut. Iki kalebu path kanggo konfigurasi master lan slave. Uga nilai clock-to-out (tco) lan wektu persiyapan (tsu) diwenehake ing cangkang wektu.
Bagean iki bakal ngerti sampeyan babagan dalan kanggo APB lan AHB. Kanggo konvensi jeneng sinyal AHB lan APB, deleng bab "Antarmuka Fabric lan IOMUX" ing Pandhuan pangguna Actel SmartFusion Microcontroller Subsystem (MSS).
Cathetan: Kaya sing diterangake ing bagean "Hubungan Antarane MSS FCLK lan FPGA Fabric FAB_CLK" ing kaca 2, FCLK ing konteks iki padha karo FAB_CLK.
Cathetan: Saliyane sinyal APB / AHB, cangkang wektu ngemot informasi wektu kanggo sinyal Ethernet MAC lan sinyal GPIO. Iki ora dibahas ing cathetan aplikasi iki. Ing kasus Ethernet MAC, MAC_CLK lan incase saka GPIO, PCLK1 kudu digawe lan diwatesi sak sintesis. Iki padha karo generasi kendala ing FAB_CLK sing dibahas ing bagean "Nggawe Watesan Wektu ing Synplify Pro" ing kaca 5.
AHB Wektu Shell Arcs
| AHB Timing Shell (Master and Slave) | ||||
| MSS | kain FPGA | tco | tsu | Path |
| Kain AHB Budak | ||||
| Sumber | tujuan | ya wis | Ora | FCLK->MSSHADDR[19:0] |
| Sumber | tujuan | ya wis | Ora | FCLK->MSSHLOCK |
| Sumber | tujuan | ya wis | Ora | FCLK-> UKURAN MSSH[1:0] |
| Sumber | tujuan | ya wis | Ora | FCLK->MSSHTRANS[1:0] |
| Sumber | tujuan | ya wis | Ora | FCLK->MSSHWDATA[31:0] |
| Sumber | tujuan | ya wis | Ora | FCLK->MSSHWRITE |
| tujuan | Sumber | Ora | ya wis | MSSHRDATA[31:0]->FCLK |
| tujuan | Sumber | Ora | ya wis | MSSHREADY->FCLK |
| tujuan | Sumber | Ora | ya wis | MSSHRESP->FCLK |
| Kain AHB Master | ||||
| tujuan | Sumber | Ora | ya wis | FABHADDR[31:0]->FCLK |
| tujuan | Sumber | Ora | ya wis | FABHMASTLOCK->FCLK |
| tujuan | Sumber | Ora | ya wis | FABHREADY->FCLK |
| tujuan | Sumber | Ora | ya wis | FABHSEL->FCLK |
| tujuan | Sumber | Ora | ya wis | FABHSIZE[1:0]->FCLK |
| tujuan | Sumber | Ora | ya wis | FABHTRANS[1:0]->FCLK |
| tujuan | Sumber | Ora | ya wis | FABHWDATA[31:0]->FCLK |
| tujuan | Sumber | Ora | ya wis | FABHWRITE->FCLK |
| Sumber | tujuan | ya wis | Ora | FCLK->FABHRDATA[31:0] |
| Sumber | tujuan | ya wis | Ora | FCLK->FABHREADYOUT |
| Sumber | tujuan | ya wis | Ora | FCLK->FABHRESP |
APB Wektu Shell Arcs
| APB Timing Shell (Master and Slave) | ||||
| MSS | kain FPGA | tco | tsu | dalan |
| Kain APB Budak | ||||
| Sumber | tujuan | ya wis | Ora | FCLK->MSSPADDR[19:0] |
| Sumber | tujuan | ya wis | Ora | FCLK->MSSPENABLE |
| Sumber | tujuan | ya wis | Ora | FCLK->MSSPSEL |
| Sumber | tujuan | ya wis | Ora | FCLK->MSSPWDATA[31:0] |
| Sumber | tujuan | ya wis | Ora | FCLK->MSSPWRITE |
| tujuan | Sumber | Ora | ya wis | MSSPRDATA[31:0]->FCLK |
| tujuan | Sumber | Ora | ya wis | MSSPREADY->FCLK |
| tujuan | Sumber | Ora | ya wis | MSSPSELVERR->FCLK |
| Kain APB Master | ||||
| tujuan | Sumber | Ora | ya wis | FABPADDR[31:0]->FCLK |
| tujuan | Sumber | Ora | ya wis | FABPENABLE->FCLK |
| tujuan | Sumber | Ora | ya wis | FABPSEL->FCLK |
| tujuan | Sumber | Ora | ya wis | FABPWDATA[31:0]->FCLK |
| tujuan | Sumber | Ora | ya wis | FABPWRITE->FCLK |
| Sumber | tujuan | ya wis | Ora | FCLK->FABPRDATA[31:0] |
| Sumber | tujuan | ya wis | Ora | FCLK->FABPREADY |
| Sumber | tujuan | ya wis | Ora | FCLK->FABPSELVERR |
Nggawe Watesan Wektu ing Synplify Pro
Cangkang wektu sing cocog karo AHB utawa APB digawe dening SmartDesign. Ing file mss_tshell.v kanggo aliran Verilog lan mss_tshell.vhd kanggo aliran VHDL diterusake menyang Synplify Pro bebarengan karo desain files. Synplify Pro maca iki files lan ngerti bab dalan wektu antarane MSS lan kain FPGA. Figure 3 nuduhake konfigurasi MSS CCC digunakake ing ex ikiample.
Konfigurasi MSS CCC Digunakake kanggo Desain
Kanggo Synplify Pro ngerti wates wektu kanggo syarat path register-kanggo-register, loro jam, FAB_CLK lan FCLK, kudu digawe kanggo digunakake dening Synplify Pro. Sampeyan bisa nggunakake Watesan Wektu Synplify file (.sdc) utawa nggunakake SCOPE alangan editor UI ing Synplify Pro kanggo ngetik alangan.
Gambar 4 ing kaca 6 nuduhake mantanample saka Watesan Wektu Synplify file. Elinga yen FCLK lan FAB_CLK diasilake kanthi frekuensi jam 50 MHz, yaiku frekuensi FAB_CLK. Iki mung perlu kanggo Sintesis. 
Cathetan:
- FCLK tansah output GLA0 saka MSS CCC.
- M3_PROC_ADC_DAC_0 iku jeneng conto saka MSS. Iki gumantung desain.
- 50 MHz frekuensi FAB_CLK minangka diatur dening pangguna ing MSS CCC
Synplify Wektu Watesan File Example
Jam sing digawe iki ngidini Synplify Pro kanggo nurunake wates wektu kanggo bagean non-hardwired saka path register-kanggo-register lan mbatesi kanggo nyukupi syarat wektu.
Nindakake Sintesis lan Nganalisa Laporan Wektu
Sawise nggawe watesan wektu, nindakake sintesis. Kanggo mesthekake yen Synplify Pro digunakake informasi Nihan wektu lan alangan kanggo sintesis optimal, review log sintesis file (*.srr) informasi path paling ala. Bagean iki nuduhake sampdalan kanggo siji desain master AHB lan siji desain master APB kanggo familiarize sampeyan karo analisis.
AHB master
Ing desain iki antarmuka master kain AHB karo SmartFusion MSS. Path paling awon kacarita saka salah siji pin HADDR menyang register ing master kain. Priksa manawa alat sintesis njupuk tco pin HADDR saka cangkang wektu (2.679 ns) nalika ngitung dalan sing paling awon. Informasi Path paling awon
Informasi jalur kanggo jalur nomer 1:
- Periode Dijaluk: 20.000
- Wektu persiyapan: 0.608
- Wektu tundha jam ing titik pungkasan: 0.000 (becik)
- Wektu sing dibutuhake: 19.392
- Wektu panyebaran: 23.621
- Wektu tundha jam ing titik wiwitan: 0.000 (becik)
- Slack (non-kritis): -4.229
- Jumlah level logika (s): 11
- Titik wiwitan: M3_PROC_0.MSS_ADLIB_INST / MSSHADDR[17]
- Titik pungkasan: COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0] / E
- Titik wiwitan wis jam dening M3_PROC_0.MSS_CCC_0.GLA0 [rising] ing pin FCLK
- Titik pungkasan wis clocked dening M3_PROC_0.MSS_CCC_0.FAB_CLK [munggah] ing pin CLK
Instance / Jeneng Net
- M3_PROC_0.MSS_ADLIB_INST
- Z\\M3_PROC_0_MSS_MASTER_AHB_LITE_HADDR_\[17\]\\ CoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17]
- ICoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17] COREAHBTOAPB3_0.CAHBtoAPB3LL0.HREADYOUT_RNI7CAHK hsel_0
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa
- CAHBtoAPB3oli_1_sqmuxa
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0]
Total wektu tundha path (wektu panyebaran + persiyapan) 24.229 punika 9.496 (39.2%) logika lan 14.733 (60.8%) rute.
Path tundha menehi ganti rugi kanggo jam skew. Jam skew ditambahake menyang nilai jam-kanggo-metu, lan dikurangi saka nilai wektu persiyapan.
APB master
Ing desain iki antarmuka master kain APB karo SmartFusion MSS. Path paling awon kacarita kapacak ing ngisor iki, kang saka salah siji saka lencana kanggo register ing master kain. Alat sintesis njupuk tco saka FABPREADY pin saka cangkang wektu (2.712 ns) nalika ngitung dalan paling awon.
Informasi jalur kanggo jalur nomer 4:
- Periode Dijaluk: 20.000
- Wektu persiyapan: 0.539
- Wektu tundha jam ing titik pungkasan: 0.000 (becik)
- Wektu sing dibutuhake: 19.461
- Wektu panyebaran: 16.261
- Wektu tundha jam ing titik wiwitan: 0.000 (becik)
- Slack (non-kritis): 3.201
- Jumlah level logika: 11
- Titik wiwitan: M3_PROC_0.MSS_ADLIB_INST / FABPREADY
- Titik pungkasan: APB_MASTER_BLOCK_0.PADDR_1[15] / D
- Titik wiwitan wis jam dening M3_PROC_0.MSS_CCC_0.GLA0 [rising] ing pin FCLK
- Titik pungkasan yaiku clocked dening M3_PROC_0.MSS_CCC_0.FAB_CLK [munggah] ing pin CLK
Instance / Jeneng Net
- M3_PROC_0.MSS_ADLIB_INST
- CoreAPB3_0_APBmslave0_PREADY
- APB_MASTER_BLOCK_0.status_saiki_RNIARG8[6]
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6] un1_current_state_m2_e_2
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15]
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15] PADDR_6[15]
- APB_MASTER_BLOCK_0.PADDR_1[15]
Total wektu tundha path (wektu panyebaran + persiyapan) 16.799 punika 9.538 (56.8%) logika lan 7.261 (43.2%) rute.
Path tundha menehi ganti rugi kanggo jam skew. Jam skew ditambahake menyang nilai jam-kanggo-metu, lan dikurangi saka nilai wektu persiyapan.
Kesimpulan
Cathetan aplikasi iki wis menehi pedoman kanggo ngasilake watesan wektu sintesis supaya alat sintesis bisa nggunakake informasi busur wektu kanthi efektif. Nderek pedoman iki njamin alat sintesis ngasilake netlist optimal kanggo desain sing nggunakake kain FPGA SmartFusion.
Microsemi Corporation (NASDAQ: MSCC) nawakake portofolio teknologi semikonduktor paling lengkap ing industri. Komitmen kanggo ngrampungake tantangan sistem sing paling kritis, produk Microsemi kalebu piranti analog lan RF kinerja dhuwur, linuwih dhuwur, sirkuit terpadu sinyal campuran, FPGA lan SoC sing bisa disesuaikan, lan subsistem lengkap. Microsemi nglayani produsen sistem terkemuka ing saindenging jagad ing pasar pertahanan, keamanan, aeroangkasa, perusahaan, komersial, lan industri. Sinau luwih lengkap ing www.microsemi.com.
© 2010 Microsemi Corporation. Kabeh hak dilindhungi undhang-undhang. Microsemi lan logo Microsemi minangka merek dagang Microsemi Corporation. Kabeh merek dagang lan merek layanan liyane minangka properti saka sing nduweni.
Microsemmi Corporate Headquarters 2381 Morse Avenue, Irvine, CA 92614 Telpon: 949-221-7100· Fax: 949-756-0308 www.microsemi.com
Dokumen / Sumber Daya
 |
Pedoman Sintesis Kain FPGA Microsemi AC361 SmartFusion [pdf] Pandhuan pangguna Pedoman Sintesis Kain FPGA SmartFusion AC361, Pedoman Sintesis Kain FPGA SmartFusion, Pedoman Sintesis Kain SmartFusion, Pedoman Sintesis Kain, Pedoman Sintesis |
