ਮਾਈਕ੍ਰੋਸੇਮੀ AC361 ਸਮਾਰਟਫਿਊਜ਼ਨ FPGA ਫੈਬਰਿਕ ਸਿੰਥੇਸਿਸ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼
ਜਾਣ-ਪਛਾਣ
- SmartFusion™ ਇੰਟੈਲੀਜੈਂਟ ਮਿਕਸਡ ਸਿਗਨਲ FPGAs ਇੱਕ FPGA ਫੈਬਰਿਕ, ਹਾਰਡ ARM® Cortex™-M3 ਪ੍ਰੋਸੈਸਰ, ਅਤੇ ਏਮਬੈਡਡ ਸਿਸਟਮ ਐਪਲੀਕੇਸ਼ਨਾਂ ਦੀ ਇੱਕ ਵਿਸ਼ਾਲ ਕਿਸਮ ਲਈ ਪ੍ਰੋਗਰਾਮੇਬਲ ਐਨਾਲਾਗ ਨੂੰ ਏਕੀਕ੍ਰਿਤ ਕਰਦੇ ਹਨ। SmartFusion FPGAs ਵਿੱਚ ਇੱਕ ਹਾਰਡ ਏਮਬੈਡਡ ਮਾਈਕ੍ਰੋਕੰਟਰੋਲਰ ਸਬਸਿਸਟਮ (MSS), ਜਿਸ ਵਿੱਚ 100 MHz ARM Cortex-M3 ਪ੍ਰੋਸੈਸਰ, ਸੰਚਾਰ ਮੈਟ੍ਰਿਕਸ, ਸਿਸਟਮ ਰਜਿਸਟਰ, ਈਥਰਨੈੱਟ MAC, ਪੈਰੀਫਿਰਲ DMA ਇੰਜਣ, ਰੀਅਲ-ਟਾਈਮ ਕਾਊਂਟਰ (RTC), ਏਮਬੈਡਡ ਨਾਨਵੋਲੇਟਾਈਲ ਮੈਮੋਰੀ (eNVM) ਸ਼ਾਮਲ ਹੁੰਦੀ ਹੈ। , ਅਤੇ ਏਮਬੈਡਡ SRAM (eSRAM) ਅਤੇ ਫੈਬਰਿਕ ਇੰਟਰਫੇਸ ਕੰਟਰੋਲਰ (FIC) ਜੋ ਇੱਕ ਮਲਟੀ-ਲੇਅਰ AHB ਬੱਸ ਮੈਟ੍ਰਿਕਸ (ABM) ਰਾਹੀਂ ਆਪਸ ਵਿੱਚ ਜੁੜੇ ਹੋਏ ਹਨ।
- MSS ਨੂੰ ਇੱਕ ਸੰਰਚਨਾਯੋਗ FIC ਰਾਹੀਂ FPGA ਫੈਬਰਿਕ ਨਾਲ ਕਨੈਕਟ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ ਜੋ AHB-ਤੋਂ-AHB ਜਾਂ AHB-ਤੋਂ-APB3 ਬ੍ਰਿਜਿੰਗ ਫੰਕਸ਼ਨ ਨੂੰ AHB ਬੱਸ ਮੈਟ੍ਰਿਕਸ ਅਤੇ FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਲਾਗੂ ਕੀਤੀ ਇੱਕ AHB ਜਾਂ APB3 ਬੱਸ ਦੇ ਵਿਚਕਾਰ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਇਹ MSS ਅਤੇ ਫੈਬਰਿਕ ਦੇ ਵਿਚਕਾਰ ਦੋ ਬੱਸ ਇੰਟਰਫੇਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਪਹਿਲਾ MSS ਦੁਆਰਾ ਮੁਹਾਰਤ ਪ੍ਰਾਪਤ ਹੈ ਅਤੇ ਫੈਬਰਿਕ ਵਿੱਚ ਗੁਲਾਮ ਹਨ ਅਤੇ ਦੂਜੇ ਵਿੱਚ FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਇੱਕ ਮਾਸਟਰ ਹੈ ਅਤੇ MSS ਵਿੱਚ ਨੌਕਰ ਹਨ।
- FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਮਾਲਕ ਜਾਂ ਨੌਕਰ ਨੂੰ ਲਾਗੂ ਕਰਨ ਵਾਲਾ ਉਪਭੋਗਤਾ ਤਰਕ FIC ਦੁਆਰਾ MSS ਨਾਲ ਸੰਚਾਰ ਕਰਦਾ ਹੈ। ਇਸ ਵਿੱਚ MSS, ਜੋ ਕਿ ਇੱਕ ਸਖ਼ਤ ਬਲਾਕ ਹੈ, ਅਤੇ FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਉਪਭੋਗਤਾ ਤਰਕ, ਜੋ ਕਿ ਨਰਮ ਗੇਟਾਂ ਵਿੱਚ ਹੈ, ਦੇ ਵਿਚਕਾਰ ਇੰਟਰਫੇਸ ਨੂੰ ਪਾਰ ਕਰਨ ਵਾਲੇ ਮਾਰਗ ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ। ਡਿਜ਼ਾਈਨ ਦੀਆਂ ਸਮੇਂ ਦੀਆਂ ਲੋੜਾਂ ਨੂੰ ਪੂਰਾ ਕਰਨ ਲਈ, ਕੁਝ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ਾਂ ਦੀ ਪਾਲਣਾ ਕੀਤੀ ਜਾਣੀ ਚਾਹੀਦੀ ਹੈ। ਇਹ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਇੱਕ ਸਰਵੋਤਮ ਡਿਜ਼ਾਈਨ 'ਤੇ ਪਹੁੰਚਣ ਲਈ ਉਚਿਤ ਸੰਸਲੇਸ਼ਣ ਰੁਕਾਵਟਾਂ ਬਣਾਉਣ ਲਈ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ਾਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਦਾ ਹੈ।
- Synplify_Pro ਵਿੱਚ ਪੈਦਾ ਕੀਤੀਆਂ ਰੁਕਾਵਟਾਂ ਨੂੰ ਸਿਰਫ਼ ਸੰਸਲੇਸ਼ਣ ਦੌਰਾਨ ਵਰਤਿਆ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ। ਉਹਨਾਂ ਨੂੰ ਡਿਜ਼ਾਈਨਰ ਨੂੰ ਨਹੀਂ ਭੇਜਿਆ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ ਕਿਉਂਕਿ ਸਮਾਰਟਟਾਈਮ ਟਾਈਮਿੰਗ ਸੀਮਾਵਾਂ ਟੂਲ MSS ਸੰਰਚਨਾ ਦੇ ਆਧਾਰ 'ਤੇ ਆਪਣੇ ਆਪ ਹੀ ਢੁਕਵੀਆਂ ਪਾਬੰਦੀਆਂ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ।
ਇਹ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਸੰਸਲੇਸ਼ਣ ਨਾਲ ਸਬੰਧਤ ਹੇਠਾਂ ਦਿੱਤੇ ਵਿਸ਼ਿਆਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਦਾ ਹੈ:
- MSS ਅਤੇ FPGA ਫੈਬਰਿਕ ਦੇ ਵਿਚਕਾਰ ਅੰਤਰ-ਘੜੀ ਡੋਮੇਨ ਨੂੰ ਪ੍ਰਭਾਵਿਤ ਕਰਨ ਵਾਲੀਆਂ ਘੜੀਆਂ ਦੀ ਵਿਆਖਿਆ: FCLK, FAB_CLK, ਅਤੇ ਉਹਨਾਂ ਦੇ ਸਬੰਧ
- ਵੱਧview ਮਾਰਗਾਂ ਦਾ ਜੋ MSS ਅਤੇ FPGA ਫੈਬਰਿਕ ਦੇ ਵਿਚਕਾਰ ਸੀਮਾ ਨੂੰ ਪਾਰ ਕਰਦੇ ਹਨ
- AHB, APB, ਅਤੇ AHB ਬਾਈਪਾਸ ਮੋਡ ਕੌਂਫਿਗਰੇਸ਼ਨਾਂ ਲਈ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਤਿਆਰ ਕੀਤੇ ਗਏ ਅਤੇ Synplify Pro ਨੂੰ ਪਾਸ ਕੀਤੇ ਗਏ
- ਸਿਰਫ਼ ਸਿੰਥੇਸਿਸ ਲਈ MSS (MSS ਵਿੱਚ ਸਰੋਤ ਅਤੇ FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਸਿੰਕ) ਅਤੇ FPGA ਫੈਬਰਿਕ (FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਸਰੋਤ ਅਤੇ MSS ਵਿੱਚ ਸਿੰਕ) ਵਿੱਚ ਉਤਪੰਨ ਹੋਣ ਵਾਲੇ ਮਾਰਗਾਂ 'ਤੇ ਰੁਕਾਵਟਾਂ ਨੂੰ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਸੰਸਲੇਸ਼ਣ ਲਈ ਘੜੀਆਂ ਬਣਾਉਣਾ
- 'ਤੇ ਸੰਸਲੇਸ਼ਣ ਦੌਰਾਨ ਰੁਕਾਵਟਾਂ ਦੇ ਪ੍ਰਭਾਵ ਨੂੰ ਵੇਖਣਾample AHB ਡਿਜ਼ਾਈਨ ਅਤੇ APB ਡਿਜ਼ਾਈਨ
MSS FCLK ਅਤੇ FPGA ਫੈਬਰਿਕ FAB_CLK ਵਿਚਕਾਰ ਸਬੰਧ
- MSS CCC ਕੌਂਫਿਗਰੇਟਰ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਡਿਜ਼ਾਈਨ ਲਈ ਘੜੀ ਦੀਆਂ ਲੋੜਾਂ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ। SmartFusion MSS FCLK ਦੁਆਰਾ ਘੜੀ ਗਈ ਹੈ; ਅਤੇ FPGA ਫੈਬਰਿਕ FAB_CLK ਦੁਆਰਾ ਘੜੀ ਗਈ ਹੈ।
- FAB_CLK FCLK ਨਾਲ ਸੰਬੰਧਿਤ ਹੈ ਅਤੇ FCLK ਨਾਲ 1:1, 1:2, ਜਾਂ 1:4 ਦਾ ਰਿਸ਼ਤਾ ਹੋ ਸਕਦਾ ਹੈ; ਭਾਵ, ਜਦੋਂ FCLK ਨੂੰ 100 MHz 'ਤੇ ਸੈੱਟ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, FAB_CLK ਨੂੰ 100 MHz, 50 MHz, ਜਾਂ 25 MHz ਦੇ ਤੌਰ 'ਤੇ ਸੰਰਚਿਤ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।
- FCLK MSS CCC ਦੇ GLA0 ਆਉਟਪੁੱਟ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ। FAB_CLK 1:1 ਦੇ FAB_CLK:FCLK ਅਨੁਪਾਤ ਲਈ MSS CCC ਦੇ GLA1 ਆਉਟਪੁੱਟ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ। ਜਦੋਂ ਅਨੁਪਾਤ 1:2 ਜਾਂ 1:4 ਹੁੰਦਾ ਹੈ, ਤਾਂ FAB_CLK MSS_CCC ਦੇ GLB ਆਉਟਪੁੱਟ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ। ਹੋਰ ਵੇਰਵਿਆਂ ਲਈ MSS ਕਲਾਕ ਸੰਰਚਨਾ ਉਪਭੋਗਤਾ ਗਾਈਡ ਵੇਖੋ।
- FCLK:FAB_CLK ਦੇ ਅਨੁਪਾਤ ਦੇ ਬਾਵਜੂਦ, FIC ਦੇ ਅੰਦਰਲੇ ਖਾਸ ਰਜਿਸਟਰ ਜੋ FPGA ਫੈਬਰਿਕ ਨਾਲ ਇੰਟਰੈਕਟ ਕਰਦੇ ਹਨ FAB_CLK ਨਾਲ ਸਮਕਾਲੀ ਹੁੰਦੇ ਹਨ। ਇਹ FAB_CLK ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਰਜਿਸਟਰਾਂ ਨੂੰ ਯੋਗ ਕਰਨ ਦੀ ਕਿਸਮ ਵਜੋਂ ਪੂਰਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। ਇਸਦੇ ਕਾਰਨ ਭਾਵੇਂ ਇਹ ਰਜਿਸਟਰ FCLK ਦੁਆਰਾ ਘੜੀ ਜਾਂਦੇ ਹਨ ਉਹਨਾਂ ਨੂੰ FAB_CLK ਦੁਆਰਾ ਸਾਰੇ ਸਮੇਂ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਘੜੀ ਵਾਲੇ ਰਜਿਸਟਰਾਂ ਦੇ ਬਰਾਬਰ ਮੰਨਿਆ ਜਾ ਸਕਦਾ ਹੈ (ਚਿੱਤਰ 1)।
ਸਮਾਰਟਟਾਈਮ ਕੰਸਟ੍ਰੈਂਟ ਜਨਰੇਸ਼ਨ ਅਤੇ ਟਾਈਮਿੰਗ ਵਿਸ਼ਲੇਸ਼ਣ ਟੂਲਸ ਕੋਲ ਇਹ ਗਿਆਨ ਹੈ ਅਤੇ ਸਹੀ ਸਮੇਂ ਦੇ ਵਿਸ਼ਲੇਸ਼ਣ ਲਈ ਇਸਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹਨ। Synplify Pro ਸਿੰਥੇਸਿਸ ਟੂਲ ਇਸ ਬਾਰੇ ਜਾਣੂ ਨਹੀਂ ਹੈ ਅਤੇ ਬਾਅਦ ਦੇ ਭਾਗ ਦੱਸਦੇ ਹਨ ਕਿ ਇਸ ਜਾਣਕਾਰੀ ਨੂੰ ਟੂਲ ਨੂੰ ਕਿਵੇਂ ਪਾਸ ਕਰਨਾ ਹੈ।
ਵੱਧview MSS ਅਤੇ FPGA ਫੈਬਰਿਕ ਦੇ ਵਿਚਕਾਰ ਰਜਿਸਟਰ-ਟੂ-ਰਜਿਸਟਰ ਮਾਰਗ
FIC ਨੂੰ ਪਾਰ ਕਰਨ ਵਾਲੇ ਰਜਿਸਟਰ-ਟੂ-ਰਜਿਸਟਰ ਮਾਰਗਾਂ ਨੂੰ ਦੋ ਕਿਸਮਾਂ ਵਿੱਚ ਸ਼੍ਰੇਣੀਬੱਧ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। ਪਹਿਲੀ ਕਿਸਮ ਉਹ ਹੈ ਜਿਨ੍ਹਾਂ ਦੇ ਮਾਰਗਾਂ ਦੀ ਸ਼ੁਰੂਆਤ (ਸਰੋਤ) MSS ਵਿੱਚ ਹੁੰਦੀ ਹੈ ਅਤੇ ਮੰਜ਼ਿਲ (ਸਿੰਕ) FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਹੁੰਦੀ ਹੈ। ਇਸ ਕਿਸਮ ਦੇ ਮਾਰਗ ਲਈ, ਰਜਿਸਟਰ-ਟੂ-ਰਜਿਸਟਰ ਮਾਰਗ ਦਾ ਹਿੱਸਾ ਹਾਰਡਵਾਇਰਡ ਹੈ ਅਤੇ ਇਸਦਾ ਇੱਕ ਨਿਸ਼ਚਿਤ ਮੁੱਲ ਹੈ; ਖਾਸ ਤੌਰ 'ਤੇ, FIC ਵਿੱਚ ਰਜਿਸਟਰ ਦਾ ਕਲਾਕ-ਟੂ-ਆਊਟ ਫਿਕਸ ਕੀਤਾ ਗਿਆ ਹੈ ਜਿੱਥੋਂ ਡਾਟਾ ਲਾਂਚ ਕੀਤਾ ਗਿਆ ਹੈ। ਇਸ ਪੈਰਾਮੀਟਰ ਦੀ ਪਛਾਣ tco ਵਜੋਂ ਕੀਤੀ ਗਈ ਹੈ। ਇਸ ਮਾਰਗ ਦਾ ਬਾਕੀ ਹਿੱਸਾ FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਹੈ। ਸੰਸਲੇਸ਼ਣ ਮਾਰਗ ਦੇ ਇਸ ਹਿੱਸੇ ਨੂੰ ਸੀਮਤ ਅਤੇ ਅਨੁਕੂਲ ਬਣਾ ਸਕਦਾ ਹੈ।
ਦੂਜੀ ਕਿਸਮ ਉਹ ਹੈ ਜੋ FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਉਤਪੰਨ ਹੁੰਦੇ ਹਨ (ਸਰੋਤ) ਅਤੇ MSS ਵਿੱਚ ਇੱਕ ਮੰਜ਼ਿਲ (ਸਿੰਕ) ਹੁੰਦੇ ਹਨ। ਇਸ ਕਿਸਮ ਦੇ ਮਾਰਗਾਂ ਲਈ, ਰਜਿਸਟਰ-ਟੂ-ਰਜਿਸਟਰ ਮਾਰਗ ਦਾ ਹਿੱਸਾ ਹਾਰਡਵਾਇਰਡ ਹੈ ਅਤੇ ਇਸਦਾ ਇੱਕ ਨਿਸ਼ਚਿਤ ਮੁੱਲ ਹੈ; ਖਾਸ ਤੌਰ 'ਤੇ FIC ਵਿੱਚ ਰਜਿਸਟਰ ਦਾ ਸੈੱਟਅੱਪ ਸਮਾਂ ਜਿੱਥੇ ਡਾਟਾ ਕੈਪਚਰ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। ਇਸ ਪੈਰਾਮੀਟਰ ਦੀ ਪਛਾਣ tsu ਵਜੋਂ ਕੀਤੀ ਗਈ ਹੈ। ਇਸ ਮਾਰਗ ਦਾ ਬਾਕੀ ਹਿੱਸਾ FPGA ਫੈਬਰਿਕ ਵਿੱਚ ਹੈ। ਸੰਸਲੇਸ਼ਣ ਮਾਰਗ ਦੇ ਇਸ ਹਿੱਸੇ ਨੂੰ ਸੀਮਤ ਅਤੇ ਅਨੁਕੂਲ ਬਣਾ ਸਕਦਾ ਹੈ। ਚਿੱਤਰ 2 ਵਿੱਚ ਮਾਰਗ 2 ਵੇਖੋ।
MSS ਸੰਸਕਰਣ 9.1 ਜਾਂ ਇਸ ਤੋਂ ਬਾਅਦ ਦੇ ਵਰਜਨ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ, ਮਾਈਕ੍ਰੋਸੇਮੀ SoC ਉਤਪਾਦ ਸਮੂਹ Libero® ਏਕੀਕ੍ਰਿਤ ਡਿਜ਼ਾਈਨ ਵਾਤਾਵਰਣ (IDE) v2.4.101 ਨਾਲ ਸ਼ੁਰੂ ਕਰਦੇ ਹੋਏ, ਇਹ ਜਾਣਕਾਰੀ SmartDesign ਦੁਆਰਾ ਇੱਕ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਦੁਆਰਾ Synplify Pro ਸਿੰਥੇਸਿਸ ਟੂਲ ਨੂੰ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ। ਇਹ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ FIC ਦੀ ਸੰਰਚਨਾ ਦੇ ਆਧਾਰ 'ਤੇ ਤਿਆਰ ਕੀਤਾ ਗਿਆ ਹੈ। ਤਿੰਨ ਸੰਭਾਵਿਤ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਜੋ ਤਿਆਰ ਕੀਤੇ ਜਾ ਸਕਦੇ ਹਨ ਬਾਈਪਾਸ ਮੋਡ ਵਿੱਚ AHB, APB, ਅਤੇ AHB ਹਨ।
ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਓਵਰview APB ਅਤੇ AHB ਇੰਟਰਫੇਸ ਲਈ
ਬਾਈਪਾਸ ਮੋਡ ਵਿੱਚ APB, AHB, ਅਤੇ AHB ਲਈ ਤਿਆਰ ਕੀਤੇ ਸਮੇਂ ਦੇ ਸ਼ੈੱਲਾਂ ਵਿੱਚ ਉਸ ਮੋਡ ਲਈ ਸੰਬੰਧਿਤ ਮਾਰਗ ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ। ਇਹਨਾਂ ਵਿੱਚ ਮਾਸਟਰ ਅਤੇ ਸਲੇਵ ਸੰਰਚਨਾ ਦੋਵਾਂ ਲਈ ਮਾਰਗ ਸ਼ਾਮਲ ਹਨ। ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਵਿੱਚ ਘੜੀ-ਤੋਂ-ਆਉਟ (tco) ਅਤੇ ਸੈੱਟਅੱਪ ਸਮਾਂ (tsu) ਦੇ ਮੁੱਲ ਵੀ ਦਿੱਤੇ ਗਏ ਹਨ।
ਇਹ ਭਾਗ ਤੁਹਾਨੂੰ APB ਅਤੇ AHB ਦੇ ਮਾਰਗਾਂ ਤੋਂ ਜਾਣੂ ਕਰਵਾਏਗਾ। AHB ਅਤੇ APB ਸਿਗਨਲਾਂ ਦੇ ਨਾਮਕਰਨ ਸੰਮੇਲਨ ਲਈ, Actel SmartFusion Microcontroller Subsystem (MSS) ਯੂਜ਼ਰਸ ਗਾਈਡ ਵਿੱਚ “ਫੈਬਰਿਕ ਇੰਟਰਫੇਸ ਅਤੇ IOMUX” ਚੈਪਟਰ ਵੇਖੋ।
ਨੋਟ ਕਰੋ: ਜਿਵੇਂ ਕਿ ਪੰਨਾ 2 'ਤੇ "MSS FCLK ਅਤੇ FPGA ਫੈਬਰਿਕ FAB_CLK ਵਿਚਕਾਰ ਸਬੰਧ" ਭਾਗ ਵਿੱਚ ਦੱਸਿਆ ਗਿਆ ਹੈ, ਇਸ ਸੰਦਰਭ ਵਿੱਚ FCLK FAB_CLK ਦੇ ਸਮਾਨ ਹੈ।
ਨੋਟ ਕਰੋ: APB/AHB ਸਿਗਨਲਾਂ ਤੋਂ ਇਲਾਵਾ, ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਵਿੱਚ ਈਥਰਨੈੱਟ MAC ਸਿਗਨਲਾਂ ਅਤੇ GPIO ਸਿਗਨਲਾਂ ਲਈ ਸਮਾਂ ਜਾਣਕਾਰੀ ਸ਼ਾਮਲ ਹੁੰਦੀ ਹੈ। ਇਸ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਵਿੱਚ ਇਹਨਾਂ ਦੀ ਚਰਚਾ ਨਹੀਂ ਕੀਤੀ ਗਈ ਹੈ। ਈਥਰਨੈੱਟ MAC, MAC_CLK ਅਤੇ GPIO ਦੇ ਮਾਮਲੇ ਵਿੱਚ, PCLK1 ਨੂੰ ਸਿੰਥੇਸਿਸ ਦੇ ਦੌਰਾਨ ਬਣਾਉਣ ਅਤੇ ਸੀਮਤ ਕਰਨ ਦੀ ਲੋੜ ਹੈ। ਇਹ ਪੰਨਾ 5 'ਤੇ "Synplify ਪ੍ਰੋ ਵਿੱਚ ਸਮੇਂ ਦੀਆਂ ਕਮੀਆਂ ਬਣਾਉਣਾ" ਭਾਗ ਵਿੱਚ ਚਰਚਾ ਕੀਤੀ ਗਈ FAB_CLK 'ਤੇ ਰੁਕਾਵਟ ਪੈਦਾ ਕਰਨ ਦੇ ਸਮਾਨ ਹੈ।
AHB ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਆਰਕਸ
| ਏਐਚਬੀ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ (ਮਾਸਟਰ ਅਤੇ ਸਲੇਵ) | ||||
| MSS | FPGA ਫੈਬਰਿਕ | ਟੀਸੀਓ | tsu | ਮਾਰਗ |
| ਫੈਬਰਿਕ AHB ਸਲੇਵ | ||||
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSHADDR[19:0] |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSHLOCK |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSHSIZE[1:0] |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSHTRANS[1:0] |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSHWDATA[31:0] |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSHWRITE |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | MSSHRDATA[31:0]->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | MSSHREADY->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | MSSHRESP->FCLK |
| ਫੈਬਰਿਕ AHB ਮਾਸਟਰ | ||||
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABHADDR [31:0] ->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABHMASTLOCK->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABHREADY->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABHSEL->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABHSIZE[1:0]->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABHTRANS[1:0]->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABHWDATA[31:0]->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABHWRITE->FCLK |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->FABHRDATA[31:0] |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->FABHREADYOUT |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->FABHRESP |
APB ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਆਰਕਸ
| APB ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ (ਮਾਸਟਰ ਅਤੇ ਸਲੇਵ) | ||||
| MSS | FPGA ਫੈਬਰਿਕ | ਟੀਸੀਓ | tsu | ਮਾਰਗ |
| ਫੈਬਰਿਕ APB ਸਲੇਵ | ||||
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSPADDR[19:0] |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSPENABLE |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSPSEL |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSPWDATA[31:0] |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->MSSPWRITE |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | MSSPRDATA[31:0]->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | MSSPREADY->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | MSSPSELVERR->FCLK |
| ਫੈਬਰਿਕ APB ਮਾਸਟਰ | ||||
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABPADDR[31:0]->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABPENABLE->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABPSEL->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABPWDATA[31:0]->FCLK |
| ਮੰਜ਼ਿਲ | ਸਰੋਤ | ਨੰ | ਹਾਂ | FABPWRITE->FCLK |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->FABPRDATA[31:0] |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->FABPREADY |
| ਸਰੋਤ | ਮੰਜ਼ਿਲ | ਹਾਂ | ਨੰ | FCLK->FABPSELVERR |
Synplify Pro ਵਿੱਚ ਸਮੇਂ ਦੀਆਂ ਪਾਬੰਦੀਆਂ ਬਣਾਉਣਾ
AHB ਜਾਂ APB ਨਾਲ ਸੰਬੰਧਿਤ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ SmartDesign ਦੁਆਰਾ ਤਿਆਰ ਕੀਤਾ ਗਿਆ ਹੈ। ਦ file ਵੇਰੀਲੌਗ ਪ੍ਰਵਾਹ ਲਈ mss_tshell.v ਅਤੇ VHDL ਪ੍ਰਵਾਹ ਲਈ mss_tshell.vhd ਡਿਜ਼ਾਈਨ ਦੇ ਨਾਲ Synplify Pro ਨੂੰ ਪਾਸ ਕੀਤਾ ਗਿਆ ਹੈ fileਐੱਸ. Synplify Pro ਇਹਨਾਂ ਨੂੰ ਪੜ੍ਹਦਾ ਹੈ files ਅਤੇ MSS ਅਤੇ FPGA ਫੈਬਰਿਕ ਦੇ ਵਿਚਕਾਰ ਸਮੇਂ ਦੇ ਮਾਰਗਾਂ ਬਾਰੇ ਜਾਣਦਾ ਹੈ। ਚਿੱਤਰ 3 ਇਸ ਸਾਬਕਾ ਵਿੱਚ ਵਰਤੀ ਗਈ MSS CCC ਸੰਰਚਨਾ ਨੂੰ ਦਿਖਾਉਂਦਾ ਹੈample.
MSS CCC ਕੌਂਫਿਗਰੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਲਈ ਵਰਤੀ ਜਾਂਦੀ ਹੈ
Synplify Pro ਲਈ ਰਜਿਸਟਰ-ਟੂ-ਰਜਿਸਟਰ ਮਾਰਗ ਲੋੜਾਂ ਲਈ ਸਮੇਂ ਦੇ ਹਾਸ਼ੀਏ ਨੂੰ ਸਮਝਣ ਲਈ, ਦੋਵੇਂ ਘੜੀਆਂ, FAB_CLK ਅਤੇ FCLK, Synplify Pro ਦੁਆਰਾ ਵਰਤੋਂ ਲਈ ਤਿਆਰ ਕੀਤੀਆਂ ਜਾਣੀਆਂ ਚਾਹੀਦੀਆਂ ਹਨ। ਤੁਸੀਂ Synplify ਟਾਈਮਿੰਗ ਪਾਬੰਦੀਆਂ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ file (.sdc) ਜਾਂ ਰੁਕਾਵਟਾਂ ਦਾਖਲ ਕਰਨ ਲਈ Synplify Pro ਵਿੱਚ SCOPE ਕੰਸਟ੍ਰੈਂਟਸ ਐਡੀਟਰ UI ਦੀ ਵਰਤੋਂ ਕਰੋ।
ਪੰਨਾ 4 'ਤੇ ਚਿੱਤਰ 6 ਇੱਕ ਸਾਬਕਾ ਦਿਖਾਉਂਦਾ ਹੈampਇੱਕ ਸਿੰਪਲੀਫਾਈ ਟਾਈਮਿੰਗ ਸੀਮਾਵਾਂ ਦਾ le file. ਇਸ ਤੱਥ ਦਾ ਧਿਆਨ ਰੱਖੋ ਕਿ FCLK ਅਤੇ FAB_CLK ਦੋਵੇਂ 50 MHz ਕਲਾਕ ਬਾਰੰਬਾਰਤਾ ਨਾਲ ਤਿਆਰ ਕੀਤੇ ਗਏ ਹਨ, ਜੋ ਕਿ FAB_CLK ਬਾਰੰਬਾਰਤਾ ਹੈ। ਇਹ ਸਿਰਫ ਸਿੰਥੇਸਿਸ ਲਈ ਲੋੜੀਂਦਾ ਹੈ. 
ਨੋਟ:
- FCLK ਹਮੇਸ਼ਾ MSS CCC ਦਾ GLA0 ਆਉਟਪੁੱਟ ਹੁੰਦਾ ਹੈ।
- M3_PROC_ADC_DAC_0 MSS ਦਾ ਉਦਾਹਰਨ ਨਾਮ ਹੈ। ਇਹ ਡਿਜ਼ਾਈਨ 'ਤੇ ਨਿਰਭਰ ਹੈ।
- 50 MHz FAB_CLK ਦੀ ਬਾਰੰਬਾਰਤਾ ਹੈ ਜਿਵੇਂ ਕਿ MSS CCC ਵਿੱਚ ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਸੰਰਚਿਤ ਕੀਤਾ ਗਿਆ ਹੈ
ਸਮਾਂ ਸੀਮਾਵਾਂ ਨੂੰ ਸਮਕਾਲੀ ਬਣਾਓ File Example
ਇਹ ਤਿਆਰ ਕੀਤੀਆਂ ਘੜੀਆਂ Synplify Pro ਨੂੰ ਰਜਿਸਟਰ-ਟੂ-ਰਜਿਸਟਰ ਮਾਰਗਾਂ ਦੇ ਗੈਰ-ਹਾਰਡਵਾਇਰ ਵਾਲੇ ਹਿੱਸੇ ਲਈ ਟਾਈਮਿੰਗ ਹਾਸ਼ੀਏ ਨੂੰ ਪ੍ਰਾਪਤ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦੀਆਂ ਹਨ ਅਤੇ ਉਹਨਾਂ ਨੂੰ ਸਮੇਂ ਦੀਆਂ ਲੋੜਾਂ ਨੂੰ ਪੂਰਾ ਕਰਨ ਲਈ ਰੋਕਦੀਆਂ ਹਨ।
ਸੰਸਲੇਸ਼ਣ ਕਰਨਾ ਅਤੇ ਟਾਈਮਿੰਗ ਰਿਪੋਰਟਾਂ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨਾ
ਸਮੇਂ ਦੀਆਂ ਕਮੀਆਂ ਬਣਾਉਣ ਤੋਂ ਬਾਅਦ, ਸੰਸਲੇਸ਼ਣ ਕਰੋ। ਇਹ ਯਕੀਨੀ ਬਣਾਉਣ ਲਈ ਕਿ Synplify Pro ਨੇ ਅਨੁਕੂਲ ਸੰਸਲੇਸ਼ਣ ਲਈ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ ਜਾਣਕਾਰੀ ਅਤੇ ਰੁਕਾਵਟਾਂ ਦੀ ਵਰਤੋਂ ਕੀਤੀ, ਮੁੜview ਸਿੰਥੇਸਿਸ ਲਾਗ file (*.srr) ਸਭ ਤੋਂ ਖਰਾਬ ਮਾਰਗ ਦੀ ਜਾਣਕਾਰੀ। ਇਹ ਭਾਗ ਐਸampਤੁਹਾਨੂੰ ਵਿਸ਼ਲੇਸ਼ਣ ਤੋਂ ਜਾਣੂ ਕਰਵਾਉਣ ਲਈ ਇੱਕ AHB ਮਾਸਟਰ ਡਿਜ਼ਾਈਨ ਅਤੇ ਇੱਕ APB ਮਾਸਟਰ ਡਿਜ਼ਾਈਨ ਲਈ ਮਾਰਗ।
AHB ਮਾਸਟਰ
ਇਸ ਡਿਜ਼ਾਈਨ ਵਿੱਚ AHB ਫੈਬਰਿਕ ਮਾਸਟਰ ਇੰਟਰਫੇਸ ਸਮਾਰਟਫਿਊਜ਼ਨ MSS ਦੇ ਨਾਲ ਹੈ। ਰਿਪੋਰਟ ਕੀਤਾ ਗਿਆ ਸਭ ਤੋਂ ਭੈੜਾ ਮਾਰਗ ਫੈਬਰਿਕ ਮਾਸਟਰ ਵਿੱਚ ਇੱਕ HADDR ਪਿੰਨ ਤੋਂ ਇੱਕ ਰਜਿਸਟਰ ਤੱਕ ਹੈ। ਇਸ ਤੱਥ ਦਾ ਧਿਆਨ ਰੱਖੋ ਕਿ ਸਿੰਥੇਸਿਸ ਟੂਲ ਸਭ ਤੋਂ ਖਰਾਬ ਮਾਰਗ ਦੀ ਗਣਨਾ ਕਰਦੇ ਸਮੇਂ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ (2.679 ns) ਤੋਂ HADDR ਪਿੰਨ ਦੇ tco ਨੂੰ ਧਿਆਨ ਵਿੱਚ ਰੱਖਦਾ ਹੈ। ਸਭ ਤੋਂ ਮਾੜੇ ਮਾਰਗ ਦੀ ਜਾਣਕਾਰੀ
ਮਾਰਗ ਨੰਬਰ 1 ਲਈ ਮਾਰਗ ਜਾਣਕਾਰੀ:
- ਬੇਨਤੀ ਕੀਤੀ ਮਿਆਦ: 20.000
- ਸੈੱਟਅੱਪ ਸਮਾਂ: 0.608
- ਸਮਾਪਤੀ ਬਿੰਦੂ 'ਤੇ ਘੜੀ ਦੇਰੀ: 0.000 (ਆਦਰਸ਼)
- ਲੋੜੀਂਦਾ ਸਮਾਂ: 19.392
- ਪ੍ਰਸਾਰ ਦਾ ਸਮਾਂ: 23.621
- ਸ਼ੁਰੂਆਤੀ ਬਿੰਦੂ 'ਤੇ ਘੜੀ ਦੇਰੀ: 0.000 (ਆਦਰਸ਼)
- ਢਿੱਲੀ (ਗੈਰ-ਨਾਜ਼ੁਕ): -4.229
- ਤਰਕ ਪੱਧਰਾਂ ਦੀ ਸੰਖਿਆ):11
- ਸ਼ੁਰੂਆਤੀ ਬਿੰਦੂ: M3_PROC_0.MSS_ADLIB_INST / MSSHADDR[17]
- ਸਮਾਪਤੀ ਬਿੰਦੂ: COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0] / E
- ਸ਼ੁਰੂਆਤੀ ਬਿੰਦੂ ਘੜੀ ਹੈ M3_PROC_0.MSS_CCC_0.GLA0 ਦੁਆਰਾ ਪਿੰਨ FCLK 'ਤੇ [ਰਾਈਜ਼ਿੰਗ]
- ਅੰਤ ਬਿੰਦੂ ਦੁਆਰਾ ਘੜੀ ਹੈ M3_PROC_0.MSS_CCC_0.FAB_CLK ਪਿੰਨ CLK 'ਤੇ [ਵਧ ਰਿਹਾ]
ਉਦਾਹਰਣ/ਨੈੱਟ ਨਾਮ
- M3_PROC_0.MSS_ADLIB_INST
- Z\\M3_PROC_0_MSS_MASTER_AHB_LITE_HADDR_\[17\]\\ CoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17]
- ICoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17] COREAHBTOAPB3_0.CAHBtoAPB3LL0.HREADYOUT_RNI7CAHK hsel_0
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa
- CAHBtoAPB3oli_1_sqmuxa
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0]
24.229 ਦੀ ਕੁੱਲ ਪਾਥ ਦੇਰੀ (ਪ੍ਰਸਾਰ ਸਮਾਂ + ਸੈੱਟਅੱਪ) 9.496 (39.2%) ਤਰਕ ਅਤੇ 14.733 (60.8%) ਰੂਟ ਹੈ।
ਪਥ ਦੇਰੀ ਨੂੰ ਘੜੀ ਦੇ ਤਿੱਖੇ ਲਈ ਮੁਆਵਜ਼ਾ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ। ਕਲਾਕ ਸਕਿਊ ਨੂੰ ਕਲਾਕ-ਟੂ-ਆਊਟ ਮੁੱਲ ਵਿੱਚ ਜੋੜਿਆ ਜਾਂਦਾ ਹੈ, ਅਤੇ ਸੈੱਟਅੱਪ ਸਮੇਂ ਦੇ ਮੁੱਲ ਤੋਂ ਘਟਾਇਆ ਜਾਂਦਾ ਹੈ।
APB ਮਾਸਟਰ
ਇਸ ਡਿਜ਼ਾਇਨ ਵਿੱਚ ਸਮਾਰਟਫਿਊਜ਼ਨ MSS ਦੇ ਨਾਲ APB ਫੈਬਰਿਕ ਮਾਸਟਰ ਇੰਟਰਫੇਸ ਹੈ। ਰਿਪੋਰਟ ਕੀਤਾ ਗਿਆ ਸਭ ਤੋਂ ਬੁਰਾ ਮਾਰਗ ਹੇਠਾਂ ਦਿਖਾਇਆ ਗਿਆ ਹੈ, ਜੋ ਕਿ ਇੱਕ ਪਿੰਨ ਤੋਂ ਫੈਬਰਿਕ ਮਾਸਟਰ ਵਿੱਚ ਇੱਕ ਰਜਿਸਟਰ ਤੱਕ ਹੈ। ਸਭ ਤੋਂ ਖਰਾਬ ਮਾਰਗ ਦੀ ਗਣਨਾ ਕਰਦੇ ਹੋਏ ਸਿੰਥੇਸਿਸ ਟੂਲ ਟਾਈਮਿੰਗ ਸ਼ੈੱਲ (2.712 ns) ਤੋਂ FABPREADY ਪਿੰਨ ਦੇ tco ਨੂੰ ਧਿਆਨ ਵਿੱਚ ਰੱਖਦਾ ਹੈ।
ਮਾਰਗ ਨੰਬਰ 4 ਲਈ ਮਾਰਗ ਜਾਣਕਾਰੀ:
- ਬੇਨਤੀ ਕੀਤੀ ਮਿਆਦ: 20.000
- ਸੈੱਟਅੱਪ ਸਮਾਂ: 0.539
- ਸਮਾਪਤੀ ਬਿੰਦੂ 'ਤੇ ਘੜੀ ਦੇਰੀ: 0.000 (ਆਦਰਸ਼)
- ਲੋੜੀਂਦਾ ਸਮਾਂ: 19.461
- ਪ੍ਰਸਾਰ ਦਾ ਸਮਾਂ: 16.261
- ਸ਼ੁਰੂਆਤੀ ਬਿੰਦੂ 'ਤੇ ਘੜੀ ਦੇਰੀ: 0.000 (ਆਦਰਸ਼)
- ਢਿੱਲੀ (ਗੈਰ-ਨਾਜ਼ੁਕ): 3.201
- ਤਰਕ ਪੱਧਰਾਂ ਦੀ ਸੰਖਿਆ: 11
- ਸ਼ੁਰੂਆਤੀ ਬਿੰਦੂ: M3_PROC_0.MSS_ADLIB_INST / FABPREADY
- ਸਮਾਪਤੀ ਬਿੰਦੂ: APB_MASTER_BLOCK_0.PADDR_1[15] / D
- ਸ਼ੁਰੂਆਤੀ ਬਿੰਦੂ ਘੜੀ ਹੈ M3_PROC_0.MSS_CCC_0.GLA0 ਦੁਆਰਾ ਪਿੰਨ FCLK 'ਤੇ [ਰਾਈਜ਼ਿੰਗ]
- ਅੰਤ ਬਿੰਦੂ ਹੈ ਪਿੰਨ CLK 'ਤੇ M3_PROC_0.MSS_CCC_0.FAB_CLK [ਰਾਈਜ਼ਿੰਗ] ਦੁਆਰਾ ਘੜੀ ਗਈ
ਉਦਾਹਰਣ/ਨੈੱਟ ਨਾਮ
- M3_PROC_0.MSS_ADLIB_INST
- CoreAPB3_0_APBmslave0_PREADY
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6]
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6] un1_current_state_m2_e_2
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15]
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15] PADDR_6[15]
- APB_MASTER_BLOCK_0.PADDR_1[15]
16.799 ਦੀ ਕੁੱਲ ਪਾਥ ਦੇਰੀ (ਪ੍ਰਸਾਰ ਸਮਾਂ + ਸੈੱਟਅੱਪ) 9.538 (56.8%) ਤਰਕ ਅਤੇ 7.261 (43.2%) ਰੂਟ ਹੈ।
ਪਥ ਦੇਰੀ ਨੇ ਘੜੀ ਦੇ ਤਿੱਖੇ ਲਈ ਮੁਆਵਜ਼ਾ ਦਿੱਤਾ। ਕਲਾਕ ਸਕਿਊ ਨੂੰ ਕਲਾਕ-ਟੂ-ਆਊਟ ਮੁੱਲ ਵਿੱਚ ਜੋੜਿਆ ਜਾਂਦਾ ਹੈ, ਅਤੇ ਸੈੱਟਅੱਪ ਸਮੇਂ ਦੇ ਮੁੱਲ ਤੋਂ ਘਟਾਇਆ ਜਾਂਦਾ ਹੈ।
ਸਿੱਟਾ
ਇਸ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਨੇ ਸਿੰਥੇਸਿਸ ਟਾਈਮਿੰਗ ਸੀਮਾਵਾਂ ਤਿਆਰ ਕਰਨ ਲਈ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਪ੍ਰਦਾਨ ਕੀਤੇ ਹਨ ਤਾਂ ਜੋ ਸਿੰਥੇਸਿਸ ਟੂਲ ਇਸ ਨੂੰ ਪਾਸ ਕੀਤੀ ਗਈ ਟਾਈਮਿੰਗ ਆਰਕ ਜਾਣਕਾਰੀ ਦੀ ਪ੍ਰਭਾਵਸ਼ਾਲੀ ਢੰਗ ਨਾਲ ਵਰਤੋਂ ਕਰ ਸਕੇ। ਇਹਨਾਂ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ਾਂ ਦਾ ਪਾਲਣ ਕਰਨਾ ਯਕੀਨੀ ਬਣਾਉਂਦਾ ਹੈ ਕਿ ਸਿੰਥੇਸਿਸ ਟੂਲ ਉਹਨਾਂ ਡਿਜ਼ਾਈਨਾਂ ਲਈ ਇੱਕ ਅਨੁਕੂਲ ਨੈੱਟਲਿਸਟ ਤਿਆਰ ਕਰਦਾ ਹੈ ਜੋ ਸਮਾਰਟਫਿਊਜ਼ਨ FPGA ਫੈਬਰਿਕ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹਨ।
ਮਾਈਕ੍ਰੋਸੇਮੀ ਕਾਰਪੋਰੇਸ਼ਨ (NASDAQ: MSCC) ਸੈਮੀਕੰਡਕਟਰ ਤਕਨਾਲੋਜੀ ਦਾ ਉਦਯੋਗ ਦਾ ਸਭ ਤੋਂ ਵਿਆਪਕ ਪੋਰਟਫੋਲੀਓ ਪੇਸ਼ ਕਰਦਾ ਹੈ। ਸਭ ਤੋਂ ਨਾਜ਼ੁਕ ਸਿਸਟਮ ਚੁਣੌਤੀਆਂ ਨੂੰ ਹੱਲ ਕਰਨ ਲਈ ਵਚਨਬੱਧ, ਮਾਈਕ੍ਰੋਸੇਮੀ ਦੇ ਉਤਪਾਦਾਂ ਵਿੱਚ ਉੱਚ-ਪ੍ਰਦਰਸ਼ਨ, ਉੱਚ-ਭਰੋਸੇਯੋਗਤਾ ਐਨਾਲਾਗ ਅਤੇ RF ਡਿਵਾਈਸਾਂ, ਮਿਕਸਡ ਸਿਗਨਲ ਏਕੀਕ੍ਰਿਤ ਸਰਕਟ, FPGAs ਅਤੇ ਅਨੁਕੂਲਿਤ SoCs, ਅਤੇ ਸੰਪੂਰਨ ਉਪ-ਸਿਸਟਮ ਸ਼ਾਮਲ ਹਨ। ਮਾਈਕ੍ਰੋਸੇਮੀ ਰੱਖਿਆ, ਸੁਰੱਖਿਆ, ਏਰੋਸਪੇਸ, ਐਂਟਰਪ੍ਰਾਈਜ਼, ਵਪਾਰਕ ਅਤੇ ਉਦਯੋਗਿਕ ਬਾਜ਼ਾਰਾਂ ਵਿੱਚ ਦੁਨੀਆ ਭਰ ਦੇ ਪ੍ਰਮੁੱਖ ਸਿਸਟਮ ਨਿਰਮਾਤਾਵਾਂ ਦੀ ਸੇਵਾ ਕਰਦਾ ਹੈ। 'ਤੇ ਹੋਰ ਜਾਣੋ www.microsemi.com.
© 2010 ਮਾਈਕ੍ਰੋਸੇਮੀ ਕਾਰਪੋਰੇਸ਼ਨ। ਸਾਰੇ ਹੱਕ ਰਾਖਵੇਂ ਹਨ. ਮਾਈਕ੍ਰੋਸੇਮੀ ਅਤੇ ਮਾਈਕ੍ਰੋਸੇਮੀ ਲੋਗੋ ਮਾਈਕ੍ਰੋਸੇਮੀ ਕਾਰਪੋਰੇਸ਼ਨ ਦੇ ਟ੍ਰੇਡਮਾਰਕ ਹਨ। ਹੋਰ ਸਾਰੇ ਟ੍ਰੇਡਮਾਰਕ ਅਤੇ ਸੇਵਾ ਚਿੰਨ੍ਹ ਉਹਨਾਂ ਦੇ ਸਬੰਧਤ ਮਾਲਕਾਂ ਦੀ ਸੰਪਤੀ ਹਨ।
ਮਾਈਕ੍ਰੋਸੇਮੀ ਕਾਰਪੋਰੇਟ ਹੈੱਡਕੁਆਰਟਰ 2381 ਮੋਰਸ ਐਵੇਨਿਊ, ਇਰਵਿਨ, CA 92614 ਫੋਨ: 949-221-7100· ਫੈਕਸ: 949-756-0308 www.microsemi.com
ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ
 |
ਮਾਈਕ੍ਰੋਸੇਮੀ AC361 ਸਮਾਰਟਫਿਊਜ਼ਨ FPGA ਫੈਬਰਿਕ ਸਿੰਥੇਸਿਸ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ [pdf] ਯੂਜ਼ਰ ਗਾਈਡ AC361 SmartFusion FPGA ਫੈਬਰਿਕ ਸਿੰਥੇਸਿਸ ਗਾਈਡਲਾਈਨਜ਼, AC361, SmartFusion FPGA ਫੈਬਰਿਕ ਸਿੰਥੇਸਿਸ ਗਾਈਡਲਾਈਨਜ਼, ਫੈਬਰਿਕ ਸਿੰਥੇਸਿਸ ਗਾਈਡਲਾਈਨਜ਼, ਸਿੰਥੇਸਿਸ ਗਾਈਡਲਾਈਨਜ਼ |
