د مایکروسیمي AC361 سمارټ فیوژن FPGA فیبرک ترکیب لارښود
پیژندنه
- د سمارټ فیوژن ™ هوښیار مخلوط سیګنال FPGAs د FPGA پارچه ، هارډ ARM® Cortex™-M3 پروسیسر ، او د برنامه وړ انلاګ سره د پراخه سیسټم غوښتنلیکونو لپاره مدغم کوي. SmartFusion FPGAs د 100 MHz ARM Cortex-M3 پروسیسر، د مخابراتو میټرکس، سیسټم راجستر، ایترنیټ MAC، د پریفیرال DMA انجن، د ریښتیني وخت کاونټر (RTC)، ایمبیډ شوی غیر بې ثباته حافظه (eNVM) لري، یو سخت ایمبیډ شوی مایکرو کنټرولر سبسیسټم (MSS) لري. ، او سرایت شوی SRAM (eSRAM) او د فیبرک انٹرفیس کنټرولر (FIC) چې د څو پرت AHB بس میټریکس (ABM) له لارې سره وصل شوي.
- MSS د ترتیب وړ FIC له لارې د FPGA پارچه سره وصل کیدی شي چې د AHB-to-AHB یا AHB-to-APB3 برج فنکشن ته اجازه ورکوي د AHB بس میټریکس او AHB یا APB3 بس ترمینځ چې په FPGA پارچه کې پلي کیږي. دا د MSS او ټوکر ترمنځ دوه بس انٹرفیس چمتو کوي. لومړی د MSS لخوا ماسټر شوی او په پارچه کې غلامان لري او دوهم یې په FPGA پارچه کې ماسټر لري او په MSS کې غلامان.
- د کارونکي منطق په FPGA کې د ماسټر یا غلام پلي کول د FIC له لارې د MSS سره اړیکه نیسي. پدې کې د MSS تر مینځ د انٹرفیس څخه تیریدو لارې شاملې دي، کوم چې یو سخت بلاک دی، او د FPGA فابریک کې د کاروونکي منطق، چې په نرمو دروازو کې دی. د ډیزاین د وخت اړتیاو پوره کولو لپاره، ځینې لارښوونې باید تعقیب شي. د دې غوښتنلیک یادښت د غوره ډیزاین ته د رسیدو لپاره د مناسب ترکیب محدودیتونو رامینځته کولو لارښوونې پوښي.
- په Synplify_Pro کې رامینځته شوي خنډونه باید یوازې د ترکیب پرمهال وکارول شي. دوی باید ډیزاینر ته ونه سپارل شي ځکه چې د سمارټ ټایم وخت محدودیت وسیله د MSS ترتیب پراساس په اوتومات ډول مناسب محدودیتونه ترلاسه کوي.
د دې غوښتنلیک یادښت د ترکیب پورې اړوند لاندې موضوعات پوښي:
- د ساعتونو توضیحات چې د MSS او FPGA پارچه تر مینځ د ساعت ډومین اغیزه کوي: FCLK، FAB_CLK، او د دوی اړیکې
- اوورview د لارو څخه چې د MSS او FPGA پارچه تر مینځ سرحد تیریږي
- د وخت شیلونه د AHB، APB، او AHB بای پاس حالت ترتیبونو لپاره Synplify Pro ته تولید شوي او لیږدول شوي
- یوازې د ترکیب لپاره په MSS کې رامینځته شوي لارو کې د خنډونو رامینځته کولو لپاره د ترکیب لپاره ساعتونه رامینځته کول (په MSS کې سرچینه او په FPGA پارچه کې ډوب) او هغه لارې چې په FPGA پارچه کې سرچینه کیږي (د FPGA پارچه کې سرچینه او په MSS کې سنک) یوازې د ترکیب لپاره
- د ترکیب په جریان کې د خنډونو اغیزې مشاهده کولampد AHB ډیزاین او د APB ډیزاین
د MSS FCLK او FPGA پارچه FAB_CLK ترمنځ اړیکه
- د MSS CCC ترتیب کونکي په کارولو سره د ډیزاین لپاره د ساعت اړتیاوې تنظیم کړئ. د سمارټ فیوژن MSS د FCLK لخوا تړل شوی؛ او د FPGA پارچه د FAB_CLK لخوا بنده شوې ده.
- FAB_CLK د FCLK سره تړاو لري او د FCLK سره 1: 1، 1: 2، یا 1: 4 اړیکه لري؛ دا دی، کله چې FCLK 100 MHz ته ټاکل شوی وي، FAB_CLK د 100 MHz، 50 MHz، یا 25 MHz په توګه تنظیم کیدی شي.
- FCLK د MSS CCC GLA0 محصول کاروي. FAB_CLK د MSS CCC GLA1 محصول د FAB_CLK:FCLK نسبت 1:1 لپاره کاروي. کله چې تناسب 1: 2 یا 1: 4 وي، نو FAB_CLK د MSS_CCC GLB محصول کاروي. د نورو جزیاتو لپاره د MSS ساعت ترتیب کارونکي لارښود ته مراجعه وکړئ.
- د FCLK تناسب ته په پام سره: FAB_CLK، د FIC دننه ځانګړي راجسترونه چې د FPGA پارچه سره اړیکه لري د FAB_CLK سره همغږي کیږي. دا د FAB_CLK په کارولو سره د راجسترونو د فعالولو په توګه ترسره کیږي. د دې له امله که څه هم دا راجسترونه د FCLK لخوا کلاک شوي دي دوی د ټولو وختونو موخو لپاره د FAB_CLK لخوا د راجسترونو سره مساوي چلند کیدی شي (شکل 1).
د سمارټ وخت محدودیت تولید او د وخت تحلیل وسیلې دا پوهه لري او د مناسب وخت تحلیل لپاره یې کاروي. د Synplify Pro ترکیب وسیله له دې څخه خبر نه ده او ورپسې برخې تشریح کوي چې څنګه دا معلومات وسیلې ته انتقال کړي.
اوورview د MSS او FPGA پارچه تر مینځ د راجستر څخه تر راجستر کولو لارې
د راجستر څخه تر راجستر کولو لارې د FIC څخه تیریږي په دوه ډوله ویشل کیدی شي. لومړی ډول هغه دی چې په MSS کې (سرچینه) او منزل (سینک) په FPGA پارچه کې پیل شوي لارې لري. د دې ډول لارې لپاره، د راجستر څخه تر راجستر کولو لاره یوه برخه سخته ده او یو ثابت ارزښت لري؛ په ځانګړې توګه، په FIC کې د راجستر څخه د ساعت څخه بهر د هغه ځای څخه چې ډاټا پیل کیږي ټاکل کیږي. دا پیرامیټر د tco په توګه پیژندل شوی. د دې لارې پاتې برخه د FPGA پارچه کې ده. ترکیب کولی شي د لارې دا برخه محدوده او غوره کړي.
دوهم ډول هغه دي چې د FPGA پارچه کې (سرچینه) سرچینه لري او په MSS کې منزل (سینک) لري. د دې ډول لارو لپاره، د راجستر څخه تر راجستر کولو لارې یوه برخه سخته ده او یو ثابت ارزښت لري؛ په ځانګړې توګه په FIC کې د راجستر کولو وخت چیرته چې ډاټا نیول کیږي. دا پیرامیټر د tsu په توګه پیژندل شوی. د دې لارې پاتې برخه د FPGA پارچه کې ده. ترکیب کولی شي د لارې دا برخه محدوده او غوره کړي. په 2 شکل کې لار 2 ته مراجعه وکړئ.
د مایکروسیمي SoC محصولاتو ګروپ Libero® Integrated Design Environment (IDE) v9.1 سره پیل کول، د MSS نسخه 2.4.101 یا وروسته په کارولو سره، دا معلومات د SmartDesign لخوا د Synplify Pro ترکیب وسیلې ته د وخت شیل له لارې لیږدول کیږي. دا وخت شیل د FIC د ترتیب پراساس رامینځته شوی. درې احتمالي وخت ګولۍ چې تولید کیدی شي AHB، APB، او AHB په بای پاس حالت کې دي.
د مهال ویش پایview د APB او AHB انٹرفیسونو لپاره
په بای پاس موډ کې د APB، AHB او AHB لپاره د وخت شیلونه د دې حالت لپاره اړونده لارې لري. پدې کې د ماسټر او غلام دواړو ترتیبونو لپاره لارې شاملې دي. همدارنګه د ساعت څخه بهر (tco) او د تنظیم کولو وخت (tsu) ارزښتونه د وخت په شیل کې چمتو شوي.
دا برخه به تاسو د APB او AHB لپاره د لارو سره آشنا کړي. د AHB او APB سیګنالونو نومولو کنوانسیون لپاره، د Actel SmartFusion Microcontroller Subsystem (MSS) کارن لارښود کې د "Fabric Interface and IOMUX" څپرکي ته مراجعه وکړئ.
نوټ: لکه څنګه چې "د MSS FCLK او FPGA پارچه FAB_CLK ترمنځ اړیکې" په 2 پاڼه کې تشریح شوي، په دې شرایطو کې FCLK د FAB_CLK سره ورته دی.
نوټ: د APB/AHB سیګنالونو سربیره، د وخت شیل د ایترنیټ MAC سیګنالونو او GPIO سیګنالونو لپاره د وخت معلومات لري. په دې غوښتنلیک یادښت کې دا بحث نه دی شوی. د ایترنیټ MAC، MAC_CLK او د GPIO په صورت کې، PCLK1 باید د ترکیب په جریان کې رامینځته او محدود شي. دا په FAB_CLK کې د خنډ تولید سره ورته دی چې په 5 مخ کې "په Synplify Pro کې د وخت محدودیتونه رامینځته کول" برخه کې بحث شوی.
د AHB وخت شیل آرکس
| د AHB مهال ویش شیل (بادار او غلام) | ||||
| MSS | د FPGA پارچه | ټیکو | tsu | لاره |
| پارچه AHB غلام | ||||
| سرچینه | منزل | هو | نه | FCLK->MSSHADDR[19:0] |
| سرچینه | منزل | هو | نه | FCLK->MSSHLOCK |
| سرچینه | منزل | هو | نه | FCLK->MSSHSIZE[1:0] |
| سرچینه | منزل | هو | نه | FCLK->MSSHTRANS[1:0] |
| سرچینه | منزل | هو | نه | FCLK->MSSHWDATA[31:0] |
| سرچینه | منزل | هو | نه | FCLK->MSSHWRITE |
| منزل | سرچینه | نه | هو | MSSHRData[31:0]->FCLK |
| منزل | سرچینه | نه | هو | MSSHREADY->FCLK |
| منزل | سرچینه | نه | هو | MSSHRESP->FCLK |
| د پارچه AHB ماسټر | ||||
| منزل | سرچینه | نه | هو | FABHADDR [31:0]->FCLK |
| منزل | سرچینه | نه | هو | FABHMASTLOCK->FCLK |
| منزل | سرچینه | نه | هو | FABHREADY->FCLK |
| منزل | سرچینه | نه | هو | FABHSEL->FCLK |
| منزل | سرچینه | نه | هو | FABHSIZE[1:0]->FCLK |
| منزل | سرچینه | نه | هو | FABHTRANS[1:0]->FCLK |
| منزل | سرچینه | نه | هو | FABHWDATA[31:0]->FCLK |
| منزل | سرچینه | نه | هو | FABHWRITE->FCLK |
| سرچینه | منزل | هو | نه | FCLK->FABHRDATA[31:0] |
| سرچینه | منزل | هو | نه | FCLK->FABHREADYOUT |
| سرچینه | منزل | هو | نه | FCLK->FABHRESP |
د APB وخت شیل آرکس
| د APB وخت شیل (ماسټر او غلام) | ||||
| MSS | د FPGA پارچه | ټیکو | tsu | لاره |
| پارچه APB غلام | ||||
| سرچینه | منزل | هو | نه | FCLK->MSSPADDR[19:0] |
| سرچینه | منزل | هو | نه | FCLK->د رسولو وړ |
| سرچینه | منزل | هو | نه | FCLK->MSSPSEL |
| سرچینه | منزل | هو | نه | FCLK->MSSPWDATA[31:0] |
| سرچینه | منزل | هو | نه | FCLK->MSSPWRITE |
| منزل | سرچینه | نه | هو | MSSPRDATA[31:0]->FCLK |
| منزل | سرچینه | نه | هو | MSSPREADY->FCLK |
| منزل | سرچینه | نه | هو | MSSPSELVERR->FCLK |
| د پارچه APB ماسټر | ||||
| منزل | سرچینه | نه | هو | FABPADDR [31:0]->FCLK |
| منزل | سرچینه | نه | هو | FABPENABLE->FCLK |
| منزل | سرچینه | نه | هو | FABPSEL->FCLK |
| منزل | سرچینه | نه | هو | FABPWDATA[31:0]->FCLK |
| منزل | سرچینه | نه | هو | FABPWRITE->FCLK |
| سرچینه | منزل | هو | نه | FCLK->FABPRDATA[31:0] |
| سرچینه | منزل | هو | نه | FCLK->FABPREADY |
| سرچینه | منزل | هو | نه | FCLK->FABPSELVERR |
په Synplify Pro کې د وخت محدودیتونه رامینځته کول
د وخت شیل چې د AHB یا APB سره مطابقت لري د سمارټ ډیزاین لخوا رامینځته شوی. د file د ویریلوګ جریان لپاره mss_tshell.v او د VHDL جریان لپاره mss_tshell.vhd د ډیزاین سره Synplify پرو ته لیږدول کیږي files. Synplify Pro دا لوستل files او د MSS او FPGA پارچه تر مینځ د وخت لارې په اړه پوهیږي. شکل 3 د MSS CCC ترتیب ښیي چې پدې سابقه کې کارول کیږيample.
د MSS CCC ترتیب د ډیزاین لپاره کارول کیږي
د Synplify Pro لپاره چې د راجستر څخه تر راجستر کولو لارې اړتیاو لپاره د وخت حاشیې پوه شي، دواړه ساعتونه، FAB_CLK او FCLK، باید د Synplify Pro لخوا د کارولو لپاره تولید شي. تاسو کولی شئ د Synplify وخت محدودیتونه وکاروئ file (.sdc) یا محدودیتونو ته د ننوتلو لپاره په Synplify Pro کې د SCOPE محدودیتونو مدیر UI وکاروئ.
په 4 مخ کې 6 شکل یو پخوانی ښیيampد Synplify د وخت محدودیتونه file. د دې حقیقت یادونه وکړئ چې FCLK او FAB_CLK دواړه د 50 MHz ساعت فریکونسۍ سره رامینځته شوي ، کوم چې د FAB_CLK فریکونسۍ ده. دا یوازې د ترکیب لپاره اړین دی. 
یادونه:
- FCLK تل د MSS CCC GLA0 محصول دی.
- M3_PROC_ADC_DAC_0 د MSS مثال نوم دی. دا په ډیزاین پورې اړه لري.
- 50 MHz د FAB_CLK فریکونسۍ ده لکه څنګه چې په MSS CCC کې د کارونکي لخوا ترتیب شوی
د وخت محدودیتونه ترکیب کړئ File Example
دا تولید شوي ساعتونه Synplify Pro ته اجازه ورکوي چې د راجستر څخه د راجستر کولو لارې غیر هارډ وائرډ برخې لپاره د وخت حاشیه ترلاسه کړي او د وخت اړتیاو پوره کولو لپاره یې محدود کړي.
د ترکیب ترسره کول او د وخت راپورونو تحلیل کول
د وخت محدودیتونو رامینځته کولو وروسته ، ترکیب ترسره کړئ. د دې لپاره چې ډاډ ترلاسه کړئ چې Synplify Pro د غوره ترکیب لپاره د وخت شیل معلومات او محدودیتونه کارولي، بیاview د ترکیب log file (*.srr) د خرابې لارې معلومات. دا برخه ښیيampد یو AHB ماسټر ډیزاین او د APB ماسټر ډیزاین لپاره لارې چارې تاسو د تحلیل سره آشنا کړئ.
د AHB ماسټر
پدې ډیزاین کې د AHB پارچه ماسټر د SmartFusion MSS سره انٹرفیس کوي. راپور شوي ترټولو خرابه لاره د HADDR پنونو څخه د فیبرک ماسټر کې راجستر ته ده. د دې حقیقت یادونه وکړئ چې د ترکیب وسیله د وخت شیل (2.679 ns) څخه د HADDR پن tco په پام کې نیسي پداسې حال کې چې د خرابې لارې محاسبه کوي. د خرابې لارې معلومات
د لارې نمبر 1 لپاره د لارې معلومات:
- غوښتنه شوې موده: 20.000
- د تنظیم وخت: 0.608
- د پای ټکی کې د ساعت ځنډ: 0.000 (مثالی)
- اړین وخت: 19.392
- د تکثیر وخت: 23.621
- په پیل کې د ساعت ځنډ: 0.000 (مثالی)
- سست (غیر مهم): -4.229
- د منطق د کچو شمیر): 11
- د پیل ټکی: M3_PROC_0.MSS_ADLIB_INST / MSSHADDR[17]
- د پای ټکی: COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0] / E
- د پیل ټکی ساعت دی د M3_PROC_0.MSS_CCC_0.GLA0 لخوا په پن FCLK باندې
- د پای ټکی له خوا تړل شوی دی M3_PROC_0.MSS_CCC_0.FAB_CLK په پن CLK کې [زیاتېدل]
مثال/نیټ نوم
- M3_PROC_0.MSS_ADLIB_INST
- Z\\M3_PROC_0_MSS_MASTER_AHB_LITE_HADDR_\[17\]\\ CoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17]
- ICoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17] COREAHBTOAPB3_0.CAHBtoAPB3LL0.HREADYOUT_RNI7CAHK hsel_0
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa
- CAHBtoAPB3oli_1_sqmuxa
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0]
د 24.229 ټولې لارې ځنډ (د تبلیغ وخت + ترتیب) 9.496 (39.2٪) منطق او 14.733 (60.8٪) لاره ده.
د لارې ځنډ د ساعت سکیو لپاره خساره ورکول کیږي. د ساعت سکیو د ساعت څخه بهر ارزښت ته اضافه کیږي، او د ترتیب کولو وخت ارزښت څخه کم شوی.
د APB ماسټر
پدې ډیزاین کې د APB پارچه ماسټر د SmartFusion MSS سره انٹرفیس کوي. ترټولو خرابه لاره چې راپور شوي لاندې ښودل شوي، کوم چې د یو پن څخه د فیبرک ماسټر کې راجستر ته دی. د ترکیب وسیله د وخت شیل (2.712 ns) څخه د FABPREADY پن tco په پام کې نیسي پداسې حال کې چې ترټولو خرابه لاره محاسبه کوي.
د لارې نمبر 4 لپاره د لارې معلومات:
- غوښتنه شوې موده: 20.000
- د تنظیم وخت: 0.539
- د پای ټکی کې د ساعت ځنډ: 0.000 (مثالی)
- اړین وخت: 19.461
- د تکثیر وخت: 16.261
- په پیل کې د ساعت ځنډ: 0.000 (مثالی)
- سست (غیر مهم): 3.201
- د منطق د کچو شمیر: 11
- د پیل ټکی: M3_PROC_0.MSS_ADLIB_INST / FABPREADY
- د پای ټکی: APB_MASTER_BLOCK_0.PADDR_1[15] / D
- د پیل ټکی ساعت دی د M3_PROC_0.MSS_CCC_0.GLA0 لخوا په پن FCLK باندې
- پای ټکی دی د M3_PROC_0.MSS_CCC_0.FAB_CLK په پن CLK کې بند شوی
مثال/نیټ نوم
- M3_PROC_0.MSS_ADLIB_INST
- CoreAPB3_0_APBmslave0_PREADY
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6]
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6] un1_current_state_m2_e_2
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15]
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15] PADDR_6[15]
- APB_MASTER_BLOCK_0.PADDR_1[15]
د 16.799 ټولې لارې ځنډ (د تبلیغ وخت + ترتیب) 9.538 (56.8٪) منطق او 7.261 (43.2٪) لاره ده.
د لارې ځنډ د ساعت سکیو لپاره خساره ورکړل شو. د ساعت سکیو د ساعت څخه بهر ارزښت ته اضافه کیږي، او د ترتیب کولو وخت ارزښت څخه کم شوی.
پایله
د دې غوښتنلیک یادښت د ترکیب وخت محدودیتونو رامینځته کولو لپاره لارښوونې چمتو کړي نو د ترکیب وسیله کولی شي په مؤثره توګه د وخت آرک معلومات وکاروي چې ورته لیږدول شوي. د دې لارښوونو تعقیب ډاډ ترلاسه کوي چې د ترکیب وسیله د ډیزاینونو لپاره غوره جال لیست رامینځته کوي چې د SmartFusion FPGA پارچه کاروي.
مایکروسیمي کارپوریشن (NASDAQ: MSCC) د سیمیکمډکټر ټیکنالوژۍ صنعت خورا پراخه پورټ فولیو وړاندې کوي. د سیسټم خورا مهم ننګونو حل کولو ته ژمن ، د مایکروسي محصولاتو کې لوړ فعالیت ، د لوړ اعتبار انلاګ او RF وسیلې ، د مخلوط سیګنال مدغم سرکیټونه ، FPGAs او د تخصیص وړ SoCs ، او بشپړ فرعي سیسټمونه شامل دي. مایکروسیمي په ټوله نړۍ کې د دفاع، امنیت، فضا، تصدۍ، سوداګریزو او صنعتي بازارونو کې مخکښ سیسټم جوړونکو ته خدمت کوي. نور معلومات په کې زده کړئ www.microsemi.com.
© 2010 Microsemi Corporation. ټول حقونه خوندي دي. Microsemi او Microsemi لوگو د Microsemi Corporation سوداګریزې نښې دي. نورې ټولې سوداګریزې نښې او د خدماتو نښان د دوی د اړوندو مالکینو ملکیت دی.
د مایکروسیمي کارپوریټ مرکزي دفتر 2381 مورس ایونیو، ایرویین، CA 92614 تلیفون: 949-221-7100فکس: 949-756-0308 www.microsemi.com
اسناد / سرچینې
 |
د مایکروسیمي AC361 سمارټ فیوژن FPGA فیبرک ترکیب لارښود [pdf] د کارونکي لارښود AC361 SmartFusion FPGA د پارچه ترکیب لارښوونې، AC361، SmartFusion FPGA پارچه ترکیب لارښوونې |
