Miongozo ya Usanisi wa Kitambaa cha Microsemi AC361 SmartFusion FPGA
Utangulizi
- SmartFusion™ mawimbi mchanganyiko yenye akili ya FPGA huunganisha kitambaa cha FPGA, kichakataji kigumu cha ARM® Cortex™-M3, na analogi inayoweza kupangwa kwa aina mbalimbali za programu zilizopachikwa. FPGA za SmartFusion zina mfumo mdogo wa udhibiti mdogo uliopachikwa kwa bidii (MSS), unaojumuisha kichakataji cha 100 MHz ARM Cortex-M3, matrix ya mawasiliano, rejista za mfumo, Ethernet MAC, injini ya DMA ya pembeni, kihesabu cha wakati halisi (RTC), kumbukumbu iliyopachikwa isiyo na tete (eNVM) , na SRAM iliyopachikwa (eSRAM) na kidhibiti cha kiolesura cha kitambaa (FIC) ambacho kimeunganishwa kupitia safu nyingi za safu ya mabasi ya AHB (ABM).
- MSS inaweza kuunganishwa kwenye kitambaa cha FPGA kupitia FIC inayoweza kusanidi ambayo inaruhusu kazi ya kuunganisha ya AHB-to-AHB au AHB-hadi-APB3 kati ya matrix ya basi ya AHB na basi ya AHB au APB3 inayotekelezwa kwenye kitambaa cha FPGA. Inatoa miingiliano miwili ya basi kati ya MSS na kitambaa. Wa kwanza anamilikiwa na MSS na ana watumwa kwenye kitambaa na wa pili ana bwana katika kitambaa cha FPGA na watumwa katika MSS.
- Mantiki ya mtumiaji inayotekeleza bwana au mtumwa katika kitambaa cha FPGA huwasiliana na MSS kupitia FIC. Hii inahusisha njia zinazovuka kiolesura kati ya MSS, ambayo ni kizuizi kigumu, na mantiki ya mtumiaji katika kitambaa cha FPGA, ambacho kiko kwenye milango laini. Ili kukidhi mahitaji ya wakati wa kubuni, miongozo fulani lazima ifuatwe. Dokezo hili la programu inashughulikia miongozo ya kuunda vikwazo sahihi vya usanisi ili kufikia muundo bora.
- Vikwazo vinavyotolewa katika Synplify_Pro vinapaswa kutumika tu wakati wa usanisi. Hazipaswi kupitishwa kwa Mbuni kwani zana ya vikwazo vya wakati wa SmartTime huleta vikwazo vinavyofaa kiotomatiki kulingana na usanidi wa MSS.
Ujumbe huu wa maombi unashughulikia mada zifuatazo zinazohusiana na usanisi:
- Ufafanuzi wa saa zinazoathiri kikoa baina ya saa kati ya kitambaa cha MSS na FPGA: FCLK, FAB_CLK, na uhusiano wao
- Zaidiview ya njia zinazovuka mpaka kati ya kitambaa cha MSS na FPGA
- Magamba ya muda yametolewa na kupitishwa kwa Synplify Pro kwa usanidi wa modi ya AHB, APB na AHB.
- Kuunda saa za usanisi kwa ajili ya kupata vikwazo kwenye njia zinazotoka kwenye MSS (chanzo katika MSS na kuzama kwenye kitambaa cha FPGA) na njia zinazotoka kwenye kitambaa cha FPGA (chanzo katika kitambaa cha FPGA na kuzama kwenye MSS) kwa usanisi pekee.
- Kuchunguza athari za vikwazo wakati wa usanisi kwenye kamaampmuundo wa AHB na muundo wa APB
Uhusiano Kati ya MSS FCLK na FPGA Fabric FAB_CLK
- Sanidi mahitaji ya saa ya muundo kwa kutumia kisanidi cha MSS CCC. SmartFusion MSS imefungwa na FCLK; na kitambaa cha FPGA kimefungwa na FAB_CLK.
- FAB_CLK inahusiana na FCLK na inaweza kuwa na uhusiano wa 1:1, 1:2, au 1:4 na FCLK; yaani, wakati FCLK imewekwa kuwa 100 MHz, FAB_CLK inaweza kusanidiwa kuwa 100 MHz, 50 MHz, au 25 MHz.
- FCLK hutumia matokeo ya GLA0 ya MSS CCC. FAB_CLK hutumia pato la GLA1 la MSS CCC kwa uwiano wa FAB_CLK:FCLK wa 1:1. Wakati uwiano ni 1:2 au 1:4, basi FAB_CLK hutumia matokeo ya GLB ya MSS_CCC. Rejelea Mwongozo wa Mtumiaji wa Usanidi wa Saa ya MSS kwa maelezo zaidi.
- Bila kujali uwiano wa FCLK:FAB_CLK, rejista mahususi ndani ya FIC zinazoingiliana na kitambaa cha FPGA husawazishwa hadi FAB_CLK. Hili linakamilishwa kwa kutumia FAB_CLK kama aina ya Wezesha kwenye rejista. Kwa sababu hii, ingawa rejista hizi zimefungwa na FCLK, zinaweza kuchukuliwa kuwa sawa na rejista zilizowekwa na FAB_CLK kwa madhumuni yote ya kuweka muda (Mchoro 1).
Uzalishaji wa vizuizi vya SmartTime na zana za kuchanganua muda zina maarifa haya na huyatumia kwa uchanganuzi sahihi wa wakati. Zana ya usanisi ya Synplify Pro haifahamu hili na sehemu zinazofuata zinaeleza jinsi ya kupitisha taarifa hii kwa zana.
Zaidiview ya Njia za Kujiandikisha-kusajili Kati ya MSS na FPGA Fabric
Njia za kujisajili ili kusajili zinazovuka FIC zinaweza kuainishwa katika aina mbili. Aina ya kwanza ni zile ambazo zina njia zinazotoka (chanzo) katika MSS na marudio (kuzama) kwenye kitambaa cha FPGA. Kwa aina hii ya njia, sehemu ya njia ya kujiandikisha-kusajili ni ngumu na ina thamani ya kudumu; haswa, saa-kwa-nje ya rejista katika FIC kutoka ambapo data ni ilizindua ni fasta. Kigezo hiki kinatambuliwa kama tco. Sehemu iliyobaki ya njia hii iko kwenye kitambaa cha FPGA. Mchanganyiko unaweza kulazimisha na kuboresha sehemu hii ya njia.
Aina ya pili ni zile zinazotoka (chanzo) kwenye kitambaa cha FPGA na zina mahali pa kwenda (kuzama) katika MSS. Kwa aina hizi za njia, sehemu ya njia ya kujiandikisha-kusajili ni ngumu na ina thamani isiyobadilika; haswa wakati wa kusanidi rejista katika FIC ambapo data inanaswa. Kigezo hiki kinatambuliwa kama tsu. Sehemu iliyobaki ya njia hii iko kwenye kitambaa cha FPGA. Mchanganyiko unaweza kulazimisha na kuboresha sehemu hii ya njia. Rejelea Njia ya 2 kwenye Kielelezo cha 2.
Kuanzia na Microsemi SoC Products Group Libero® Integrated Design Environment (IDE) v9.1, kwa kutumia toleo la MSS 2.4.101 au matoleo mapya zaidi, maelezo haya hupitishwa na SmartDesign hadi kwa zana ya usanisi ya Synplify Pro kupitia ganda la saa. Gamba hili la muda linatolewa kulingana na usanidi wa FIC. Magamba matatu ya muda yanayoweza kuzalishwa ni AHB, APB na AHB katika hali ya kukwepa.
Shell ya Muda Imekwishaview kwa violesura vya APB na AHB
Magamba ya muda yaliyoundwa kwa ajili ya APB, AHB, na AHB katika hali ya kukwepa yana njia zinazofaa za modi hiyo. Hizi ni pamoja na njia za usanidi mkuu na mtumwa. Pia maadili ya saa-to-nje (tco) na wakati wa kusanidi (tsu) hutolewa kwenye ganda la saa.
Sehemu hii itakufahamisha na njia za APB na AHB. Kwa mkusanyiko wa majina wa mawimbi ya AHB na APB, rejelea sura ya “Fabric Interface na IOMUX” katika Mwongozo wa Mtumiaji wa Mfumo Ndogo wa Actel SmartFusion (MSS).
Kumbuka: Kama ilivyoelezwa katika sehemu ya "Uhusiano Kati ya MSS FCLK na FPGA Fabric FAB_CLK" kwenye ukurasa wa 2, FCLK katika muktadha huu ni sawa na FAB_CLK.
Kumbuka: Kando na mawimbi ya APB/AHB, ganda la saa lina maelezo ya saa ya mawimbi ya Ethernet MAC na mawimbi ya GPIO. Haya hayajajadiliwa katika kidokezo hiki cha maombi. Katika kesi ya Ethernet MAC, MAC_CLK na incase ya GPIO, PCLK1 inahitaji kuundwa na kuzuiwa wakati wa usanisi. Hii ni sawa na kizazi cha vizuizi kwenye FAB_CLK kilichojadiliwa katika sehemu ya "Kuunda Vikwazo vya Muda katika Synplify Pro" kwenye ukurasa wa 5.
AHB Timing Shell Arcs
| Shell ya Muda ya AHB (Mwalimu na Mtumwa) | ||||
| MSS | kitambaa cha FPGA | tco | tsu | Njia |
| Kitambaa AHB Mtumwa | ||||
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSHADDR[19:0] |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSHLOCK |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSHSIZE[1:0] |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSHTRANS[1:0] |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSHWDATA[31:0] |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSHWRITE |
| Marudio | Chanzo | Hapana | Ndiyo | MSSHRDATA[31:0]->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | MSSHREADY->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | MSHRESP->FCLK |
| Kitambaa AHB Mwalimu | ||||
| Marudio | Chanzo | Hapana | Ndiyo | FABHADDR[31:0]->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABHMASTLOCK->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABHREADY->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABHSEL->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABHSIZE[1:0]->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABHTRANS[1:0]->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABHWDATA[31:0]->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABHWRITE->FCLK |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->FABRDATA[31:0] |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->FABHREADYOUT |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->FABHRESP |
APB Timing Shell Arcs
| Shell ya Muda ya APB (Mwalimu na Mtumwa) | ||||
| MSS | kitambaa cha FPGA | tco | tsu | njia |
| Kitambaa APB Mtumwa | ||||
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSPADDR[19:0] |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSPENABLE |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSPSEL |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSPWDATA[31:0] |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->MSSPWRITE |
| Marudio | Chanzo | Hapana | Ndiyo | MSSPRDATA[31:0]->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | MSSPREADY->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | MSSPSELVERR->FCLK |
| Kitambaa APB Mwalimu | ||||
| Marudio | Chanzo | Hapana | Ndiyo | FABPADDR[31:0]->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | INAWEZEKANA->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABPSEL->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABPWDATA[31:0]->FCLK |
| Marudio | Chanzo | Hapana | Ndiyo | FABPWRITE->FCLK |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->FABPRDATA[31:0] |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->FABPREADY |
| Chanzo | Marudio | Ndiyo | Hapana | FCLK->FABPSELVERR |
Kuunda Vizuizi vya Muda katika Synplify Pro
Gamba la saa linalolingana na AHB au APB linatolewa na SmartDesign. The file mss_tshell.v kwa mtiririko wa Verilog na mss_tshell.vhd kwa mtiririko wa VHDL hupitishwa kwa Synplify Pro pamoja na muundo files. Synplify Pro inasoma haya files na huja kujua kuhusu njia za muda kati ya kitambaa cha MSS na FPGA. Kielelezo cha 3 kinaonyesha usanidi wa MSS CCC uliotumika katika example.
Usanidi wa MSS CCC Unaotumika kwa Usanifu
Ili Synplify Pro ielewe ukingo wa muda wa mahitaji ya njia ya kujisajili ili kusajili, ni lazima saa zote, FAB_CLK na FCLK ziundwe ili zitumiwe na Synplify Pro. Unaweza kutumia Vizuizi vya Kusawazisha Muda file (.sdc) au tumia kihariri cha vizuizi vya SCOPE katika Synplify Pro kwa kuweka vikwazo.
Mchoro wa 4 kwenye ukurasa wa 6 unaonyesha wa zamaniample ya Synplify Vikwazo vya Muda file. Kumbuka ukweli kwamba FCLK na FAB_CLK zote zinazalishwa kwa mzunguko wa saa 50 MHz, ambayo ni mzunguko wa FAB_CLK. Hii inahitajika tu kwa Mchanganyiko. 
Vidokezo:
- FCLK daima ni pato la GLA0 la MSS CCC.
- M3_PROC_ADC_DAC_0 ni jina la mfano la MSS. Hii inategemea muundo.
- 50 MHz ni marudio ya FAB_CLK kama ilivyosanidiwa na mtumiaji katika MSS CCC
Sawazisha Vikwazo vya Muda File Example
Saa hizi zinazozalishwa huruhusu Synplify Pro kupata ukingo wa saa kwa sehemu isiyo ya waya ya njia za kujisajili ili kusajili na kuzilazimisha kukidhi mahitaji ya wakati.
Kufanya Muhtasari na Kuchambua Ripoti za Muda
Baada ya kuunda vikwazo vya muda, fanya awali. Ili kuhakikisha kuwa Synplify Pro ilitumia maelezo ya ganda la saa na vizuizi kwa usanisi bora, review logi ya awali file (*.srr) habari mbaya zaidi ya njia. Sehemu hii inaonyesha sample njia za muundo mkuu mmoja wa AHB na muundo mmoja mkuu wa APB ili kukufahamisha na uchanganuzi.
AHB bwana
Katika muundo huu bwana wa kitambaa cha AHB huingiliana na SmartFusion MSS. Njia mbaya zaidi iliyoripotiwa ni kutoka kwa moja ya pini za HADDR hadi kwenye rejista katika bwana wa kitambaa. Kumbuka ukweli kwamba chombo cha awali kinazingatia tco ya pini ya HADDR kutoka kwa shell ya muda (2.679 ns) wakati wa kuhesabu njia mbaya zaidi. Habari ya Njia mbaya zaidi
Maelezo ya njia ya nambari ya 1:
- Kipindi Kilichoombwa: 20.000
- Muda wa kuweka: 0.608
- Kuchelewa kwa saa katika hatua ya mwisho: 0.000 (bora)
- Muda unaohitajika: 19.392
- Muda wa uenezi: 23.621
- Kuchelewa kwa saa katika hatua ya kuanzia: 0.000 (bora)
- Slack (isiyo muhimu): -4.229
- Idadi ya viwango vya mantiki): 11
- Mahali pa kuanzia: M3_PROC_0.MSS_ADLIB_INST / MSSHADDR[17]
- Sehemu ya kumalizia: COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0] / E
- Sehemu ya kuanzia imefungwa na M3_PROC_0.MSS_CCC_0.GLA0 [rising] kwenye pin FCLK
- Sehemu ya mwisho imefungwa na M3_PROC_0.MSS_CCC_0.FAB_CLK [ikipanda] kwenye pin CLK
Jina la Mfano/Net
- M3_PROC_0.MSS_ADLIB_INST
- Z\\M3_PROC_0_MSS_MASTER_AHB_LITE_HADDR_\[17\]\\ CoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17]
- ICoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17] COREAHBTOAPB3_0.CAHBtoAPB3LL0.HREADYOUT_RNI7CAHK hsel_0
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa
- CAHBtoAPB3oli_1_sqmuxa
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0]
Jumla ya ucheleweshaji wa njia (muda wa uenezi + usanidi) wa 24.229 ni mantiki ya 9.496 (39.2%) na njia 14.733 (60.8%).
Ucheleweshaji wa njia hulipwa kwa skew ya saa. Kipindi cha saa kinaongezwa kwa thamani ya saa-kwa-nje, na hutolewa kutoka kwa thamani ya wakati wa kusanidi.
APB bwana
Katika muundo huu bwana wa kitambaa cha APB huingiliana na SmartFusion MSS. Njia mbaya zaidi iliyoripotiwa imeonyeshwa hapa chini, ambayo ni kutoka kwa moja ya pini kwenye rejista katika bwana wa kitambaa. Chombo cha usanisi kinazingatia tco ya pini ya FABPREADY kutoka kwa ganda la wakati (2.712 ns) wakati wa kuhesabu njia mbaya zaidi.
Maelezo ya njia ya nambari ya 4:
- Kipindi Kilichoombwa: 20.000
- Muda wa kuweka: 0.539
- Kuchelewa kwa saa katika hatua ya mwisho: 0.000 (bora)
- Muda unaohitajika: 19.461
- Wakati wa uenezi: 16.261
- Kuchelewa kwa saa katika hatua ya kuanzia: 0.000 (bora)
- Slack (isiyo muhimu): 3.201
- Idadi ya viwango vya mantiki: 11
- Mahali pa kuanzia: M3_PROC_0.MSS_ADLIB_INST / FABPREADY
- Sehemu ya kumalizia: APB_MASTER_BLOCK_0.PADDR_1[15] / D
- Sehemu ya kuanzia imefungwa na M3_PROC_0.MSS_CCC_0.GLA0 [rising] kwenye pin FCLK
- Hatua ya mwisho ni imefungwa na M3_PROC_0.MSS_CCC_0.FAB_CLK [ikipanda] kwenye pini CLK
Jina la Mfano/Net
- M3_PROC_0.MSS_ADLIB_INST
- CoreAPB3_0_APBmtumwa0_PREADY
- APB_MASTER_BLOCK_0.jimbo_la_sasa_RNIARG8[6]
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6] un1_current_state_m2_e_2
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15]
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15] PADDR_6[15]
- APB_MASTER_BLOCK_0.PADDR_1[15]
Jumla ya ucheleweshaji wa njia (muda wa uenezi + usanidi) wa 16.799 ni mantiki ya 9.538 (56.8%) na njia 7.261 (43.2%).
Ucheleweshaji wa njia hulipwa kwa mshono wa saa. Kipindi cha saa kinaongezwa kwa thamani ya saa-kwa-nje, na hutolewa kutoka kwa thamani ya wakati wa kusanidi.
Hitimisho
Dokezo hili la programu limetoa miongozo ya kuzalisha vikwazo vya muda vya usanisi ili zana ya usanisi iweze kutumia vyema maelezo ya safu ya saa inayopitishwa kwake. Kufuatia miongozo hii huhakikisha kuwa zana ya usanisi inazalisha orodha bora ya wavu kwa miundo inayotumia kitambaa cha SmartFusion FPGA.
Microsemi Corporation (NASDAQ: MSCC) inatoa kwingineko pana zaidi ya tasnia ya teknolojia ya semiconductor. Imejitolea kutatua changamoto muhimu zaidi za mfumo, bidhaa za Microsemi ni pamoja na utendakazi wa hali ya juu, analogi ya kutegemewa kwa hali ya juu na vifaa vya RF, saketi zilizounganishwa za mawimbi, FPGA na SoCs zinazoweza kubinafsishwa, na mifumo ndogo kamili. Microsemi hutumikia watengenezaji wa mfumo wanaoongoza ulimwenguni kote katika ulinzi, usalama, anga, biashara, soko la biashara na viwanda. Jifunze zaidi kwenye www.microsemi.com.
© 2010 Microsemi Corporation. Haki zote zimehifadhiwa. Microsemi na nembo ya Microsemi ni alama za biashara za Microsemi Corporation. Alama zingine zote za biashara na alama za huduma ni mali ya wamiliki husika.
Microsemmi Corporate Headquarters 2381 Morse Avenue, Irvine, CA 92614 Simu: 949-221-7100·Faksi: 949-756-0308 www.microsemi.com
Nyaraka / Rasilimali
 |
Miongozo ya Usanisi wa Kitambaa cha Microsemi AC361 SmartFusion FPGA [pdf] Mwongozo wa Mtumiaji AC361 SmartFusion FPGA Miongozo ya Usanisi wa Vitambaa, AC361, SmartFusion FPGA Miongozo ya Usanisi wa Vitambaa, Miongozo ya Usanisi wa Vitambaa, Miongozo ya Usanisi |
