മൈക്രോസെമി AC361 SmartFusion FPGA ഫാബ്രിക് സിന്തസിസ് മാർഗ്ഗനിർദ്ദേശങ്ങൾ
ആമുഖം
- SmartFusion™ ഇന്റലിജന്റ് മിക്സഡ് സിഗ്നൽ FPGA-കൾ ഒരു FPGA ഫാബ്രിക്, ഹാർഡ് ARM® Cortex™-M3 പ്രോസസർ, വൈവിധ്യമാർന്ന എംബഡഡ് സിസ്റ്റം ആപ്ലിക്കേഷനുകൾക്കായി പ്രോഗ്രാമബിൾ അനലോഗ് എന്നിവ സമന്വയിപ്പിക്കുന്നു. SmartFusion FPGA-കളിൽ 100 MHz ARM Cortex-M3 പ്രോസസർ, കമ്മ്യൂണിക്കേഷൻസ് മാട്രിക്സ്, സിസ്റ്റം രജിസ്റ്ററുകൾ, ഇഥർനെറ്റ് MAC, പെരിഫറൽ DMA എഞ്ചിൻ, റിയൽ-ടൈം കൗണ്ടർ (RTC), ഉൾച്ചേർത്ത നോൺ-വോലറ്റൈൽ മെമ്മറി (eNVM) എന്നിവ ഉൾപ്പെടുന്ന ഹാർഡ് എംബഡഡ് മൈക്രോകൺട്രോളർ സബ്സിസ്റ്റം (എംഎസ്എസ്) അടങ്ങിയിരിക്കുന്നു. , ഉൾച്ചേർത്ത SRAM (eSRAM), ഫാബ്രിക് ഇന്റർഫേസ് കൺട്രോളർ (FIC) എന്നിവ ഒരു മൾട്ടി-ലെയർ AHB ബസ് മാട്രിക്സ് (ABM) വഴി പരസ്പരം ബന്ധിപ്പിച്ചിരിക്കുന്നു.
- AHB ബസ് മാട്രിക്‌സിനും FPGA ഫാബ്രിക്കിൽ നടപ്പിലാക്കിയ AHB അല്ലെങ്കിൽ APB3 ബസിനുമിടയിൽ AHB-to-AHB അല്ലെങ്കിൽ AHB-to-APB3 ബ്രിഡ്ജിംഗ് ഫംഗ്‌ഷൻ അനുവദിക്കുന്ന കോൺഫിഗർ ചെയ്യാവുന്ന FIC മുഖേന MSS-നെ FPGA ഫാബ്രിക്കിലേക്ക് ബന്ധിപ്പിക്കാൻ കഴിയും. ഇത് എംഎസ്എസിനും ഫാബ്രിക്കിനുമിടയിൽ രണ്ട് ബസ് ഇന്റർഫേസുകൾ നൽകുന്നു. ആദ്യത്തേത് എംഎസ്എസ് മാസ്റ്റേഴ്സ് ചെയ്യുകയും ഫാബ്രിക്കിൽ അടിമകളും രണ്ടാമത്തേതിന് എഫ്പിജിഎ ഫാബ്രിക്കിൽ മാസ്റ്ററും എം‌എസ്‌എസിൽ അടിമകളുമുണ്ട്.
- എഫ്പിജിഎ ഫാബ്രിക്കിൽ മാസ്റ്റർ അല്ലെങ്കിൽ സ്ലേവ് നടപ്പിലാക്കുന്ന ഉപയോക്തൃ ലോജിക് എഫ്‌ഐ‌സി വഴി എം‌എസ്‌എസുമായി ആശയവിനിമയം നടത്തുന്നു. MSS-നും, മൃദുവായ ഗേറ്റുകളിലുള്ള FPGA ഫാബ്രിക്കിലെ ഉപയോക്തൃ ലോജിക്കും ഇടയിലുള്ള ഇന്റർഫേസ് ക്രോസ് ചെയ്യുന്ന പാതകൾ ഇതിൽ ഉൾപ്പെടുന്നു. ഡിസൈനിന്റെ സമയ ആവശ്യകതകൾ നിറവേറ്റുന്നതിന്, ചില മാർഗ്ഗനിർദ്ദേശങ്ങൾ പാലിക്കേണ്ടതുണ്ട്. ഒപ്റ്റിമൽ ഡിസൈനിൽ എത്തുന്നതിന് ശരിയായ സിന്തസിസ് നിയന്ത്രണങ്ങൾ സൃഷ്ടിക്കുന്നതിനുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ ഈ ആപ്ലിക്കേഷൻ കുറിപ്പ് ഉൾക്കൊള്ളുന്നു.
- Synplify_Pro-ൽ സൃഷ്ടിച്ച നിയന്ത്രണങ്ങൾ സിന്തസിസ് സമയത്ത് മാത്രമേ ഉപയോഗിക്കാവൂ. MSS കോൺഫിഗറേഷനെ അടിസ്ഥാനമാക്കി, SmartTime സമയ നിയന്ത്രണ ടൂൾ ഉചിതമായ നിയന്ത്രണങ്ങൾ സ്വയമേവ ലഭിക്കുന്നതിനാൽ അവ ഡിസൈനർക്ക് കൈമാറാൻ പാടില്ല.
ഈ ആപ്ലിക്കേഷൻ കുറിപ്പ് സമന്വയവുമായി ബന്ധപ്പെട്ട ഇനിപ്പറയുന്ന വിഷയങ്ങൾ ഉൾക്കൊള്ളുന്നു:
- MSS-നും FPGA ഫാബ്രിക്കിനും ഇടയിലുള്ള ഇന്റർ-ക്ലോക്ക് ഡൊമെയ്‌നിനെ ബാധിക്കുന്ന ക്ലോക്കുകളുടെ വിശദീകരണം: FCLK, FAB_CLK, അവയുടെ ബന്ധവും
- കഴിഞ്ഞുview MSS-നും FPGA ഫാബ്രിക്കിനും ഇടയിലുള്ള അതിർത്തി കടക്കുന്ന പാതകൾ
- AHB, APB, AHB ബൈപാസ് മോഡ് കോൺഫിഗറേഷനുകൾക്കായി ടൈമിംഗ് ഷെല്ലുകൾ സൃഷ്ടിക്കുകയും സിൻപ്ലൈഫൈ പ്രോയിലേക്ക് കൈമാറുകയും ചെയ്തു
- എം‌എസ്‌എസിൽ നിന്ന് ഉത്ഭവിക്കുന്ന പാതകളിൽ (ഉറവിടം എം‌എസ്‌എസിലും എഫ്പിജിഎ ഫാബ്രിക്കിലെ സിങ്കിലും) എഫ്പിജിഎ ഫാബ്രിക്കിൽ നിന്ന് ഉത്ഭവിക്കുന്ന പാതകളിലും (എഫ്പിജിഎ ഫാബ്രിക്കിലെ ഉറവിടവും എം‌എസ്‌എസിലെ സിങ്കും) സിന്തസിസിനായി മാത്രം സംശ്ലേഷണത്തിനായി ഘടികാരങ്ങൾ സൃഷ്ടിക്കുന്നു.
- സിന്തസിസ് സമയത്ത് നിയന്ത്രണങ്ങളുടെ പ്രഭാവം നിരീക്ഷിക്കുന്നുample AHB രൂപകൽപ്പനയും APB രൂപകൽപ്പനയും
MSS FCLK, FPGA ഫാബ്രിക് FAB_CLK എന്നിവ തമ്മിലുള്ള ബന്ധം
- MSS CCC കോൺഫിഗറേറ്റർ ഉപയോഗിച്ച് ഡിസൈനിനായുള്ള ക്ലോക്ക് ആവശ്യകതകൾ ക്രമീകരിക്കുക. SmartFusion MSS ക്ലോക്ക് ചെയ്തത് FCLK ആണ്; കൂടാതെ FPGA ഫാബ്രിക് FAB_CLK ആണ് ക്ലോക്ക് ചെയ്യുന്നത്.
- FAB_CLK FCLK-യുമായി ബന്ധപ്പെട്ടതാണ് കൂടാതെ FCLK-യുമായി 1:1, 1:2, അല്ലെങ്കിൽ 1:4 എന്നതിന്റെ ബന്ധം ഉണ്ടായിരിക്കാം; അതായത്, FCLK 100 MHz ആയി സജ്ജീകരിക്കുമ്പോൾ, FAB_CLK 100 MHz, 50 MHz അല്ലെങ്കിൽ 25 MHz ആയി ക്രമീകരിക്കാം.
- MSS CCC-യുടെ GLA0 ഔട്ട്പുട്ട് FCLK ഉപയോഗിക്കുന്നു. FAB_CLK 1:1 എന്ന FAB_CLK:FCLK അനുപാതത്തിന് MSS CCC-യുടെ GLA1 ഔട്ട്പുട്ട് ഉപയോഗിക്കുന്നു. അനുപാതം 1:2 അല്ലെങ്കിൽ 1:4 ആയിരിക്കുമ്പോൾ, FAB_CLK MSS_CCC-യുടെ GLB ഔട്ട്പുട്ട് ഉപയോഗിക്കുന്നു. കൂടുതൽ വിവരങ്ങൾക്ക് എംഎസ്എസ് ക്ലോക്ക് കോൺഫിഗറേഷൻ ഉപയോക്തൃ ഗൈഡ് കാണുക.
- FCLK:FAB_CLK എന്നതിന്റെ അനുപാതം പരിഗണിക്കാതെ തന്നെ, FPGA ഫാബ്രിക്കുമായി സംവദിക്കുന്ന FIC-യിലെ നിർദ്ദിഷ്ട രജിസ്റ്ററുകൾ FAB_CLK-ലേക്ക് സമന്വയിപ്പിച്ചിരിക്കുന്നു. രജിസ്റ്ററുകൾ പ്രാപ്തമാക്കുന്ന തരത്തിൽ FAB_CLK ഉപയോഗിച്ചാണ് ഇത് നടപ്പിലാക്കുന്നത്. ഇക്കാരണത്താൽ, ഈ രജിസ്റ്ററുകൾ FCLK ക്ലോക്ക് ചെയ്തിട്ടുണ്ടെങ്കിലും, എല്ലാ സമയ ആവശ്യങ്ങൾക്കും FAB_CLK ക്ലോക്ക് ചെയ്ത രജിസ്റ്ററുകൾക്ക് തുല്യമായി അവയെ കണക്കാക്കാം (ചിത്രം 1).
SmartTime കൺസ്ട്രൈന്റ് ജനറേഷനും ടൈമിംഗ് അനാലിസിസ് ടൂളുകളും ഈ അറിവ് ഉള്ളതിനാൽ ശരിയായ സമയ വിശകലനത്തിനായി ഇത് ഉപയോഗിക്കുന്നു. Synplify Pro സിന്തസിസ് ടൂളിന് ഇതിനെക്കുറിച്ച് അറിയില്ല, തുടർന്നുള്ള വിഭാഗങ്ങളിൽ ഈ വിവരങ്ങൾ എങ്ങനെ ടൂളിലേക്ക് കൈമാറാമെന്ന് വിശദീകരിക്കുന്നു.
കഴിഞ്ഞുview എംഎസ്എസിനും എഫ്പിജിഎ ഫാബ്രിക്കിനുമിടയിലുള്ള രജിസ്റ്റർ-ടു-രജിസ്റ്റർ പാതകൾ
രജിസ്റ്റർ-ടു-രജിസ്റ്റർ പാതകൾ FIC ക്രോസ് ചെയ്യുന്നതിനെ രണ്ട് തരങ്ങളായി തരം തിരിക്കാം. ആദ്യ തരം MSS-ൽ ഉത്ഭവിക്കുന്ന (ഉറവിടം) പാതകളും FPGA ഫാബ്രിക്കിൽ ലക്ഷ്യസ്ഥാനവും (സിങ്ക്) ഉള്ളവയാണ്. ഇത്തരത്തിലുള്ള പാതയ്ക്കായി, രജിസ്റ്റർ-ടു-രജിസ്റ്റർ പാതയുടെ ഒരു ഭാഗം ഹാർഡ്‌വയറുള്ളതും ഒരു നിശ്ചിത മൂല്യവുമുണ്ട്; പ്രത്യേകമായി, ഡാറ്റ ലോഞ്ച് ചെയ്യുന്ന എഫ്ഐസിയിലെ രജിസ്റ്ററിന്റെ ക്ലോക്ക്-ടു-ഔട്ട് നിശ്ചയിച്ചിരിക്കുന്നു. ഈ പരാമീറ്റർ tco ആയി തിരിച്ചറിഞ്ഞു. ഈ പാതയുടെ ശേഷിക്കുന്ന ഭാഗം FPGA ഫാബ്രിക്കിലാണ്. പാതയുടെ ഈ ഭാഗം നിയന്ത്രിക്കാനും ഒപ്റ്റിമൈസ് ചെയ്യാനും സിന്തസിസിന് കഴിയും.
രണ്ടാമത്തെ തരം FPGA ഫാബ്രിക്കിൽ നിന്ന് ഉത്ഭവിക്കുന്നതും (ഉറവിടം) MSS-ൽ ഒരു ലക്ഷ്യസ്ഥാനവും (സിങ്ക്) ഉള്ളവയുമാണ്. ഇത്തരത്തിലുള്ള പാതകൾക്കായി, രജിസ്റ്റർ-ടു-രജിസ്റ്റർ പാതയുടെ ഒരു ഭാഗം ഹാർഡ്‌വയറുള്ളതും ഒരു നിശ്ചിത മൂല്യവുമുണ്ട്; ഡാറ്റ ക്യാപ്‌ചർ ചെയ്യുന്ന FIC-ൽ രജിസ്റ്ററിന്റെ സജ്ജീകരണ സമയം പ്രത്യേകിച്ചും. ഈ പരാമീറ്റർ tsu ആയി തിരിച്ചറിഞ്ഞു. ഈ പാതയുടെ ശേഷിക്കുന്ന ഭാഗം FPGA ഫാബ്രിക്കിലാണ്. പാതയുടെ ഈ ഭാഗം നിയന്ത്രിക്കാനും ഒപ്റ്റിമൈസ് ചെയ്യാനും സിന്തസിസിന് കഴിയും. ചിത്രം 2 ലെ പാത 2 കാണുക.
MSS പതിപ്പ് 9.1 അല്ലെങ്കിൽ അതിന് ശേഷമുള്ള മൈക്രോസെമി SoC പ്രോഡക്‌ട്‌സ് ഗ്രൂപ്പ് Libero® ഇന്റഗ്രേറ്റഡ് ഡിസൈൻ എൻവയോൺമെന്റ് (IDE) v2.4.101-ൽ തുടങ്ങി, ഈ വിവരങ്ങൾ SmartDesign വഴി Synplify Pro synthesis ടൂളിലേക്ക് ഒരു ടൈമിംഗ് ഷെൽ വഴി കൈമാറുന്നു. എഫ്ഐസിയുടെ കോൺഫിഗറേഷൻ അടിസ്ഥാനമാക്കിയാണ് ഈ ടൈമിംഗ് ഷെൽ ജനറേറ്റ് ചെയ്യുന്നത്. ബൈപാസ് മോഡിൽ AHB, APB, AHB എന്നിവയാണ് സൃഷ്ടിക്കാൻ കഴിയുന്ന മൂന്ന് ടൈമിംഗ് ഷെല്ലുകൾ.
ടൈമിംഗ് ഷെൽ ഓവർview APB, AHB ഇന്റർഫേസുകൾക്കായി
ബൈപാസ് മോഡിൽ APB, AHB, AHB എന്നിവയ്‌ക്കായി സൃഷ്ടിച്ച ടൈമിംഗ് ഷെല്ലുകളിൽ ആ മോഡിനുള്ള പ്രസക്തമായ പാതകൾ അടങ്ങിയിരിക്കുന്നു. യജമാനന്റെയും സ്ലേവിന്റെയും കോൺഫിഗറേഷനുകൾക്കുള്ള പാതകൾ ഇതിൽ ഉൾപ്പെടുന്നു. ക്ലോക്ക്-ടു-ഔട്ട് (tco), സജ്ജീകരണ സമയം (tsu) എന്നിവയുടെ മൂല്യങ്ങളും ടൈമിംഗ് ഷെല്ലിൽ നൽകിയിരിക്കുന്നു.
ഈ വിഭാഗം APB, AHB എന്നിവയ്ക്കുള്ള പാതകൾ നിങ്ങളെ പരിചയപ്പെടുത്തും. AHB, APB സിഗ്നലുകളുടെ പേരിടൽ കൺവെൻഷന്, Actel SmartFusion മൈക്രോകൺട്രോളർ സബ്സിസ്റ്റത്തിലെ (MSS) ഉപയോക്തൃ ഗൈഡിലെ "ഫാബ്രിക് ഇന്റർഫേസും IOMUX" അധ്യായം കാണുക.
കുറിപ്പ്: പേജ് 2-ലെ "MSS FCLK, FPGA ഫാബ്രിക്ക് FAB_CLK എന്നിവയ്ക്കിടയിലുള്ള ബന്ധം" വിഭാഗത്തിൽ വിശദീകരിച്ചതുപോലെ, ഈ സന്ദർഭത്തിലെ FCLK FAB_CLK-ന് സമാനമാണ്.
കുറിപ്പ്: APB/AHB സിഗ്നലുകൾക്ക് പുറമേ, ടൈമിംഗ് ഷെല്ലിൽ ഇഥർനെറ്റ് MAC സിഗ്നലുകൾക്കും GPIO സിഗ്നലുകൾക്കുമുള്ള സമയ വിവരങ്ങൾ അടങ്ങിയിരിക്കുന്നു. ഈ ആപ്ലിക്കേഷൻ കുറിപ്പിൽ ഇവ ചർച്ച ചെയ്തിട്ടില്ല. ഇഥർനെറ്റ് MAC, MAC_CLK, GPIO-യുടെ കാര്യത്തിൽ, സിന്തസിസ് സമയത്ത് PCLK1 സൃഷ്ടിക്കുകയും നിയന്ത്രിക്കുകയും ചെയ്യേണ്ടതുണ്ട്. പേജ് 5-ലെ "സിൻപ്ലിഫൈ പ്രോയിൽ സമയ നിയന്ത്രണങ്ങൾ സൃഷ്ടിക്കൽ" എന്ന വിഭാഗത്തിൽ ചർച്ച ചെയ്ത FAB_CLK-ലെ കൺസ്ട്രൈന്റ് ജനറേഷന് സമാനമാണിത്.
AHB ടൈമിംഗ് ഷെൽ ആർക്ക്സ്
| AHB ടൈമിംഗ് ഷെൽ (യജമാനനും അടിമയും) | ||||
| എം.എസ്.എസ് | FPGA ഫാബ്രിക് | tco | tsu | പാത |
| ഫാബ്രിക് AHB സ്ലേവ് | ||||
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSHADDR[19:0] |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSHLOCK |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSHSIZE[1:0] |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSHTRANS[1:0] |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSHWDATA[31:0] |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSHWRITE |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | MSSHRDATA[31:0]->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | MSSHREADY->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | MSSHRESP->FCLK |
| ഫാബ്രിക് AHB മാസ്റ്റർ | ||||
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABHADDR[31:0]->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABHMASTLOCK->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | ഫാബ്രിഡി->എഫ്സിഎൽകെ |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABHSEL->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABHSIZE[1:0]->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | ഫാബ്ട്രാൻസ്[1:0]->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABHWDATA[31:0]->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | ഫാബ്രിറ്റ്->എഫ്സിഎൽകെ |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->FABHRDATA[31:0] |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK-> ഫാബ്രിഡ്യൗട്ട് |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->FABHRESP |
APB ടൈമിംഗ് ഷെൽ ആർക്ക്സ്
| APB ടൈമിംഗ് ഷെൽ (യജമാനനും അടിമയും) | ||||
| എം.എസ്.എസ് | FPGA ഫാബ്രിക് | tco | tsu | പാത |
| ഫാബ്രിക് APB സ്ലേവ് | ||||
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSPADDR[19:0] |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSPENable |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSPSEL |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSPWDATA[31:0] |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->MSSPWRITE |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | MSSPRDATA[31:0]->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | MSSPREADY->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | MSSPSELVERR->FCLK |
| ഫാബ്രിക് എപിബി മാസ്റ്റർ | ||||
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABPADDR[31:0]->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABPENABLE->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABPSEL->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABPWDATA[31:0]->FCLK |
| ലക്ഷ്യസ്ഥാനം | ഉറവിടം | ഇല്ല | അതെ | FABPWRITE->FCLK |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK->FABPRDATA[31:0] |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK-> ഫാബ്‌പ്രെഡി |
| ഉറവിടം | ലക്ഷ്യസ്ഥാനം | അതെ | ഇല്ല | FCLK-> FABPSELVERR |
സിൻപ്ലിഫൈ പ്രോയിൽ സമയ നിയന്ത്രണങ്ങൾ സൃഷ്ടിക്കുന്നു
AHB അല്ലെങ്കിൽ APB-യുമായി ബന്ധപ്പെട്ട ടൈമിംഗ് ഷെൽ SmartDesign ആണ് ജനറേറ്റ് ചെയ്യുന്നത്. ദി file വെരിലോഗ് ഫ്ലോയ്‌ക്കായി mss_tshell.v, വിഎച്ച്‌ഡിഎൽ ഫ്ലോയ്‌ക്കായി mss_tshell.vhd എന്നിവ ഡിസൈനിനൊപ്പം സിൻപ്ലൈഫൈ പ്രോയിലേക്ക് കൈമാറുന്നു. fileഎസ്. Synplify Pro ഇവ വായിക്കുന്നു fileഎംഎസ്എസിനും എഫ്പിജിഎ ഫാബ്രിക്കിനുമിടയിലുള്ള ടൈമിംഗ് പാതകളെ കുറിച്ച് അറിയുകയും ചെയ്യുന്നു. ഇതിൽ ഉപയോഗിച്ചിരിക്കുന്ന MSS CCC കോൺഫിഗറേഷൻ ചിത്രം 3 കാണിക്കുന്നുample.
MSS CCC കോൺഫിഗറേഷൻ ഡിസൈനിനായി ഉപയോഗിച്ചു
രജിസ്റ്റർ-ടു-രജിസ്റ്റർ പാത്ത് ആവശ്യകതകൾക്കുള്ള സമയ മാർജിൻ മനസിലാക്കാൻ Synplify Pro-യ്ക്ക്, Synplify Pro-യുടെ ഉപയോഗത്തിനായി FAB_CLK, FCLK എന്നീ രണ്ട് ക്ലോക്കുകളും ജനറേറ്റ് ചെയ്തിരിക്കണം. നിങ്ങൾക്ക് Synplify സമയ നിയന്ത്രണങ്ങൾ ഉപയോഗിക്കാം file (.sdc) അല്ലെങ്കിൽ നിയന്ത്രണങ്ങൾ നൽകുന്നതിന് Synplify Pro-യിൽ SCOPE കൺസ്ട്രെയിന്റ്സ് എഡിറ്റർ UI ഉപയോഗിക്കുക.
പേജ് 4 ലെ ചിത്രം 6 ഒരു മുൻ കാണിക്കുന്നുample of a Synplify സമയ നിയന്ത്രണങ്ങൾ file. FAB_CLK ഫ്രീക്വൻസി ആയ 50 MHz ക്ലോക്ക് ഫ്രീക്വൻസി ഉപയോഗിച്ചാണ് FCLK ഉം FAB_CLK ഉം ജനറേറ്റുചെയ്യുന്നത് എന്ന വസ്തുത ശ്രദ്ധിക്കുക. ഇത് സിന്തസിസിന് മാത്രമേ ആവശ്യമുള്ളൂ. 
കുറിപ്പുകൾ:
- FCLK എല്ലായ്പ്പോഴും MSS CCC-യുടെ GLA0 ഔട്ട്‌പുട്ടാണ്.
- M3_PROC_ADC_DAC_0 എന്നത് MSS-ന്റെ ഉദാഹരണ നാമമാണ്. ഇത് ഡിസൈനിനെ ആശ്രയിച്ചിരിക്കുന്നു.
- MSS CCC-യിലെ ഉപയോക്താവ് കോൺഫിഗർ ചെയ്ത FAB_CLK യുടെ ആവൃത്തിയാണ് 50 MHz.
സമയ നിയന്ത്രണങ്ങൾ സമന്വയിപ്പിക്കുക File Example
ഈ ജനറേറ്റഡ് ക്ലോക്കുകൾ, രജിസ്റ്റർ-ടു-രജിസ്റ്റർ പാതകളുടെ ഹാർഡ്‌വൈർഡ് അല്ലാത്ത ഭാഗത്തിന് ടൈമിംഗ് മാർജിൻ ലഭിക്കാൻ Synplify Pro-യെ അനുവദിക്കുകയും സമയ ആവശ്യകതകൾ നിറവേറ്റുന്നതിന് അവയെ നിയന്ത്രിക്കുകയും ചെയ്യുന്നു.
സിന്തസിസ് നടത്തുകയും സമയ റിപ്പോർട്ടുകൾ വിശകലനം ചെയ്യുകയും ചെയ്യുന്നു
സമയ നിയന്ത്രണങ്ങൾ സൃഷ്ടിച്ച ശേഷം, സിന്തസിസ് നടത്തുക. ഒപ്റ്റിമൽ സിന്തസിസിനായി Synplify Pro ടൈമിംഗ് ഷെൽ വിവരങ്ങളും നിയന്ത്രണങ്ങളും ഉപയോഗിച്ചുവെന്ന് ഉറപ്പാക്കാൻ, വീണ്ടുംview സിന്തസിസ് ലോഗ് file (*.srr) ഏറ്റവും മോശം പാത വിവരം. ഈ വിഭാഗം കാണിക്കുന്നത് എസ്ampഒരു AHB മാസ്റ്റർ ഡിസൈനിനും ഒരു APB മാസ്റ്റർ ഡിസൈനിനുമുള്ള le പാതകൾ വിശകലനം നിങ്ങളെ പരിചയപ്പെടുത്തുന്നു.
എഎച്ച്ബി മാസ്റ്റർ
ഈ ഡിസൈനിൽ AHB ഫാബ്രിക് മാസ്റ്റർ ഇന്റർഫേസ് SmartFusion MSS-നൊപ്പം. HADDR പിന്നുകളിലൊന്നിൽ നിന്ന് ഫാബ്രിക് മാസ്റ്ററിലെ രജിസ്റ്ററിലേക്കുള്ള ഏറ്റവും മോശം പാതയാണ് റിപ്പോർട്ട് ചെയ്തിരിക്കുന്നത്. ഏറ്റവും മോശം പാത കണക്കാക്കുമ്പോൾ, ടൈമിംഗ് ഷെല്ലിൽ (2.679 ns) നിന്നുള്ള HADDR പിൻ ന്റെ ടികോയെ സിന്തസിസ് ടൂൾ കണക്കിലെടുക്കുന്നു എന്ന വസ്തുത ശ്രദ്ധിക്കുക. മോശം പാത വിവരം
പാത നമ്പർ 1-നുള്ള പാത വിവരങ്ങൾ:
- അഭ്യർത്ഥിച്ച കാലയളവ്: 20.000
- സജ്ജീകരണ സമയം: 0.608
- അവസാന പോയിന്റിലെ ക്ലോക്ക് കാലതാമസം: 0.000 (അനുയോജ്യമായത്)
- ആവശ്യമായ സമയം: 19.392
- പ്രചരണ സമയം: 23.621
- ആരംഭ പോയിന്റിലെ ക്ലോക്ക് കാലതാമസം: 0.000 (അനുയോജ്യമായത്)
- സ്ലാക്ക് (നിർണ്ണായകമല്ലാത്തത്): -4.229
- ലോജിക് ലെവലിന്റെ എണ്ണം(കൾ): 11
- ആരംഭ പോയിൻ്റ്: M3_PROC_0.MSS_ADLIB_INST / MSSHADDR[17]
- അവസാന പോയിന്റ്: COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0] / ഇ
- ആരംഭ പോയിന്റ് ക്ലോക്ക് ചെയ്തു M3_PROC_0.MSS_CCC_0.GLA0 [ഉയരുന്നത്] പിൻ FCLK-ൽ
- അവസാന പോയിന്റ് ക്ലോക്ക് ചെയ്തു പിൻ CLK-ൽ M3_PROC_0.MSS_CCC_0.FAB_CLK [ഉയരുന്നു]
ഉദാഹരണം/നെറ്റ് പേര്
- M3_PROC_0.MSS_ADLIB_INST
- Z\\M3_PROC_0_MSS_MASTER_AHB_LITE_HADDR_\[17\]\\ CoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17]
- ICoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17] COREAHBTOAPB3_0.CAHBtoAPB3LL0.HREADYOUT_RNI7CAHK hsel_0
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa
- CAHBtoAPB3oli_1_sqmuxa
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0]
24.229-ന്റെ മൊത്തം പാത്ത് കാലതാമസം (പ്രചാരണ സമയം + സജ്ജീകരണം) 9.496 (39.2%) ലോജിക്കും 14.733 (60.8%) റൂട്ടുമാണ്.
പാതയിലെ കാലതാമസം ക്ലോക്ക് സ്ക്യൂവിന് നഷ്ടപരിഹാരം നൽകുന്നു. ക്ലോക്ക്-ടു-ഔട്ട് മൂല്യത്തിലേക്ക് ക്ലോക്ക് സ്‌ക്യൂ ചേർക്കുന്നു, കൂടാതെ സജ്ജീകരണ സമയ മൂല്യത്തിൽ നിന്ന് കുറയ്ക്കുകയും ചെയ്യുന്നു.
എപിബി മാസ്റ്റർ
ഈ രൂപകൽപ്പനയിൽ, APB ഫാബ്രിക് മാസ്റ്റർ ഇന്റർഫേസ് SmartFusion MSS-മായി പ്രവർത്തിക്കുന്നു. റിപ്പോർട്ട് ചെയ്ത ഏറ്റവും മോശം പാത ചുവടെ കാണിച്ചിരിക്കുന്നു, അത് പിന്നുകളിലൊന്നിൽ നിന്ന് ഫാബ്രിക് മാസ്റ്ററിലെ ഒരു രജിസ്റ്ററിലേക്കുള്ളതാണ്. സിന്തസിസ് ടൂൾ, ഏറ്റവും മോശം പാത കണക്കാക്കുമ്പോൾ ടൈമിംഗ് ഷെല്ലിൽ നിന്നുള്ള (2.712 ns) FABPREADY പിൻ tco കണക്കിലെടുക്കുന്നു.
പാത നമ്പർ 4-നുള്ള പാത വിവരങ്ങൾ:
- അഭ്യർത്ഥിച്ച കാലയളവ്: 20.000
- സജ്ജീകരണ സമയം: 0.539
- അവസാന പോയിന്റിലെ ക്ലോക്ക് കാലതാമസം: 0.000 (അനുയോജ്യമായത്)
- ആവശ്യമായ സമയം: 19.461
- പ്രചരണ സമയം: 16.261
- ആരംഭ പോയിന്റിലെ ക്ലോക്ക് കാലതാമസം: 0.000 (അനുയോജ്യമായത്)
- സ്ലാക്ക് (നിർണ്ണായകമല്ലാത്തത്): 3.201
- ലോജിക് ലെവലിന്റെ(കളുടെ) എണ്ണം: 11
- ആരംഭ പോയിൻ്റ്: M3_PROC_0.MSS_ADLIB_INST / FABPREADY
- അവസാന പോയിന്റ്: APB_MASTER_BLOCK_0.PADDR_1[15] / ഡി
- ആരംഭ പോയിന്റ് ക്ലോക്ക് ചെയ്തു M3_PROC_0.MSS_CCC_0.GLA0 [ഉയരുന്നത്] പിൻ FCLK-ൽ
- അവസാന പോയിന്റ് ആണ് ക്ലോക്ക് ചെയ്തത് M3_PROC_0.MSS_CCC_0.FAB_CLK [ഉയരുന്നു] പിൻ CLK-ൽ
ഉദാഹരണം/നെറ്റ് പേര്
- M3_PROC_0.MSS_ADLIB_INST
- CoreAPB3_0_APBmslave0_PREADY
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6]
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6] un1_current_state_m2_e_2
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15]
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15] PADDR_6[15]
- APB_MASTER_BLOCK_0.PADDR_1[15]
16.799-ന്റെ മൊത്തം പാത്ത് കാലതാമസം (പ്രചാരണ സമയം + സജ്ജീകരണം) 9.538 (56.8%) ലോജിക്കും 7.261 (43.2%) റൂട്ടുമാണ്.
ക്ലോക്ക് സ്ക്യൂവിന് പാത്ത് കാലതാമസം നഷ്ടപരിഹാരം നൽകി. ക്ലോക്ക്-ടു-ഔട്ട് മൂല്യത്തിലേക്ക് ക്ലോക്ക് സ്‌ക്യൂ ചേർക്കുന്നു, കൂടാതെ സജ്ജീകരണ സമയ മൂല്യത്തിൽ നിന്ന് കുറയ്ക്കുകയും ചെയ്യുന്നു.
ഉപസംഹാരം
ഈ ആപ്ലിക്കേഷൻ കുറിപ്പ് സിന്തസിസ് സമയ നിയന്ത്രണങ്ങൾ സൃഷ്ടിക്കുന്നതിനുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ നൽകിയിട്ടുണ്ട്, അതിനാൽ സിന്തസിസ് ടൂളിന് അതിലേക്ക് കൈമാറിയ ടൈമിംഗ് ആർക്ക് വിവരങ്ങൾ ഫലപ്രദമായി ഉപയോഗിക്കാൻ കഴിയും. ഈ മാർഗ്ഗനിർദ്ദേശങ്ങൾ പാലിക്കുന്നത്, SmartFusion FPGA ഫാബ്രിക് ഉപയോഗിക്കുന്ന ഡിസൈനുകൾക്കായി സിന്തസിസ് ടൂൾ ഒരു ഒപ്റ്റിമൽ നെറ്റ്‌ലിസ്റ്റ് സൃഷ്ടിക്കുന്നുവെന്ന് ഉറപ്പാക്കുന്നു.
മൈക്രോസെമി കോർപ്പറേഷൻ (NASDAQ: MSCC) അർദ്ധചാലക സാങ്കേതികവിദ്യയുടെ വ്യവസായത്തിന്റെ ഏറ്റവും സമഗ്രമായ പോർട്ട്‌ഫോളിയോ വാഗ്ദാനം ചെയ്യുന്നു. ഏറ്റവും നിർണായകമായ സിസ്റ്റം വെല്ലുവിളികൾ പരിഹരിക്കാൻ പ്രതിജ്ഞാബദ്ധമായ, മൈക്രോസെമിയുടെ ഉൽപ്പന്നങ്ങളിൽ ഉയർന്ന-പ്രകടനം, ഉയർന്ന വിശ്വാസ്യതയുള്ള അനലോഗ്, RF ഉപകരണങ്ങൾ, മിക്സഡ് സിഗ്നൽ ഇന്റഗ്രേറ്റഡ് സർക്യൂട്ടുകൾ, FPGA-കളും ഇഷ്ടാനുസൃതമാക്കാവുന്ന SoC-കളും, പൂർണ്ണമായ സബ്സിസ്റ്റങ്ങളും ഉൾപ്പെടുന്നു. പ്രതിരോധം, സുരക്ഷ, എയ്‌റോസ്‌പേസ്, എന്റർപ്രൈസ്, വാണിജ്യ, വ്യാവസായിക വിപണികളിൽ ലോകമെമ്പാടുമുള്ള മുൻനിര സിസ്റ്റം നിർമ്മാതാക്കൾക്ക് മൈക്രോസെമി സേവനം നൽകുന്നു. എന്നതിൽ കൂടുതലറിയുക www.microsemi.com.
© 2010 മൈക്രോസെമി കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. മൈക്രോസെമിയും മൈക്രോസെമി ലോഗോയും മൈക്രോസെമി കോർപ്പറേഷന്റെ വ്യാപാരമുദ്രകളാണ്. മറ്റെല്ലാ വ്യാപാരമുദ്രകളും സേവന അടയാളങ്ങളും അവയുടെ ഉടമസ്ഥരുടെ സ്വത്താണ്.
മൈക്രോസെമ്മി കോർപ്പറേറ്റ് ഹെഡ്ക്വാർട്ടേഴ്സ് 2381 മോഴ്സ് അവന്യൂ, ഇർവിൻ, CA 92614 ഫോൺ: 949-221-7100ഫാക്സ്: 949-756-0308 www.microsemi.com
പ്രമാണങ്ങൾ / വിഭവങ്ങൾ
 |
മൈക്രോസെമി AC361 SmartFusion FPGA ഫാബ്രിക് സിന്തസിസ് മാർഗ്ഗനിർദ്ദേശങ്ങൾ [pdf] ഉപയോക്തൃ ഗൈഡ് AC361 SmartFusion FPGA ഫാബ്രിക് സിന്തസിസ് മാർഗ്ഗനിർദ്ദേശങ്ങൾ, AC361, SmartFusion FPGA ഫാബ്രിക് സിന്തസിസ് മാർഗ്ഗനിർദ്ദേശങ്ങൾ, ഫാബ്രിക് സിന്തസിസ് മാർഗ്ഗനിർദ്ദേശങ്ങൾ, സിന്തസിസ് മാർഗ്ഗനിർദ്ദേശങ്ങൾ |
