Microsemi AC361 SmartFusion FPGA ڪپڙو سنٿيسز ھدايتون
تعارف
- SmartFusion™ ذهين مخلوط سگنل FPGAs هڪ FPGA ڪپڙو، هارڊ ARM® Cortex™-M3 پروسيسر، ۽ پروگرام جي قابل اينالاگ کي ضم ڪري ٿو ڪيترن ئي ايمبيڊڊ سسٽم ايپليڪيشنن لاءِ. SmartFusion FPGAs ۾ هڪ سخت ايمبيڊڊ مائڪرو ڪنٽرولر سبسسٽم (MSS) شامل آهي، جنهن ۾ 100 MHz ARM Cortex-M3 پروسيسر، ڪميونيڪيشن ميٽرڪس، سسٽم رجسٽرز، Ethernet MAC، Peripheral DMA انجڻ، ريئل ٽائم ڪائونٽر (RTC)، ايمبيڊڊ نان وولٽائل ميموري (eNVM) شامل آهن. ، ۽ ايمبيڊڊ SRAM (eSRAM) ۽ فيبرڪ انٽرفيس ڪنٽرولر (FIC) جيڪي ملٽي ليئر AHB بس ميٽرڪس (ABM) ذريعي ڳنڍيا ويا آھن.
- MSS هڪ ترتيب ڏنل FIC ذريعي FPGA ڪپڙي سان ڳنڍجي سگھي ٿو جيڪا AHB-to-AHB يا AHB-to-APB3 پلنگ فنڪشن جي اجازت ڏئي ٿي AHB بس ميٽرڪس ۽ AHB يا APB3 بس جي وچ ۾ FPGA ڪپڙي ۾ لاڳو ٿيل. اهو MSS ۽ ڪپڙي جي وچ ۾ ٻه بس انٽرفيس مهيا ڪري ٿو. پهرين MSS پاران ماهر آهي ۽ ڪپڙي ۾ غلام آهن ۽ ٻيو FPGA ڪپڙي ۾ ماسٽر آهي ۽ MSS ۾ غلام آهن.
- FPGA ڪپڙي ۾ ماسٽر يا غلام کي لاڳو ڪندڙ صارف منطق FIC ذريعي MSS سان رابطو ڪري ٿو. ھن ۾ شامل آھي رستو MSS جي وچ ۾ انٽرفيس کي پار ڪري ٿو، جيڪو ھڪڙو سخت بلاڪ آھي، ۽ FPGA ڪپڙي ۾ صارف جو منطق، جيڪو نرم دروازن ۾ آھي. ڊيزائن جي وقت جي ضرورتن کي پورا ڪرڻ لاء، ڪجهه هدايتن جي پيروي ڪرڻ لازمي آهي. هي ائپليڪيشن نوٽ هڪ بهترين ڊيزائن تي پهچڻ لاءِ مناسب سنٿيسس جي رڪاوٽون ٺاهڻ تي هدايتون شامل ڪري ٿو.
- Synplify_Pro ۾ ٺاهيل رڪاوٽون صرف سنٿيسس جي دوران استعمال ٿيڻ گهرجن. انهن کي ڊزائينر ڏانهن منتقل نه ڪيو وڃي جيئن SmartTime وقت جي پابنديون اوزار MSS ترتيب جي بنياد تي خودڪار طريقي سان مناسب رڪاوٽون حاصل ڪري ٿو.
هي ايپليڪيشن نوٽ هيٺ ڏنل مضمونن کي ڍڪي ٿو جيڪي ترتيب سان لاڳاپيل آهن:
- گھڙين جي وضاحت جيڪا MSS ۽ FPGA ڪپڙي جي وچ ۾ گھڙي جي وچ واري ڊومين تي اثر انداز ٿئي ٿي: FCLK، FAB_CLK، ۽ انھن جو تعلق
- مٿانview رستي جا جيڪي MSS ۽ FPGA ڪپڙي جي وچ ۾ حد پار ڪن ٿا
- ٽائمنگ شيل ٺاهيا ويا ۽ AHB، APB، ۽ AHB بائي پاس موڊ ترتيبن لاءِ Synplify Pro ڏانهن منتقل ڪيا ويا
- MSS ۾ پيدا ٿيندڙ رستن تي رڪاوٽون حاصل ڪرڻ لاءِ سنٿيسس لاءِ گھڙين جو ٺاھڻ (ذريعو MSS ۾ ۽ FPGA فيبرڪ ۾ sink) ۽ FPGA ڪپڙي ۾ نڪرندڙ رستا (ذريعو FPGA ڪپڙي ۾ ۽ MSS ۾ sink) صرف ترکیب لاءِ
- جيئن تي synthesis دوران constraints جي اثر جو مشاهدوample AHB ڊيزائن ۽ APB ڊيزائن
MSS FCLK ۽ FPGA ڪپڙو FAB_CLK جي وچ ۾ تعلق
- MSS CCC configurator استعمال ڪندي ڊيزائن جي گھڙي جي ضرورتن کي ترتيب ڏيو. SmartFusion MSS FCLK پاران بند ٿيل آهي؛ ۽ FPGA ڪپڙو FAB_CLK پاران بند ڪيو ويو آهي.
- FAB_CLK FCLK سان لاڳاپيل آهي ۽ FCLK سان 1:1، 1:2، يا 1:4 جو تعلق رکي سگھي ٿو؛ اهو آهي، جڏهن FCLK 100 MHz تي سيٽ ڪيو ويو آهي، FAB_CLK کي ترتيب ڏئي سگهجي ٿو 100 MHz، 50 MHz، يا 25 MHz.
- FCLK MSS CCC جي GLA0 آئوٽ استعمال ڪري ٿو. FAB_CLK استعمال ڪري ٿو MSS CCC جو GLA1 آئوٽ FAB_CLK: FCLK تناسب 1:1 لاءِ. جڏهن تناسب 1:2 يا 1:4 آهي، ته پوءِ FAB_CLK MSS_CCC جي GLB آئوٽ استعمال ڪري ٿو. وڌيڪ تفصيل لاءِ MSS ڪلاڪ ڪنفيگريشن يوزر گائيڊ ڏانهن رجوع ڪريو.
- FCLK جي تناسب کان سواء: FAB_CLK، FIC اندر مخصوص رجسٽر جيڪي FPGA ڪپڙي سان رابطو ڪن ٿا انهن کي FAB_CLK سان هم وقت سازي ڪئي وئي آهي. اهو FAB_CLK استعمال ڪندي مڪمل ڪيو ويو آهي رجسٽرز کي فعال ڪرڻ جي ترتيب سان. انهي جي ڪري جيتوڻيڪ اهي رجسٽر FCLK پاران ڪلاڪ ڪيا ويا آهن انهن کي سمجهي سگهجي ٿو رجسٽرز جي برابر ڪلاڪ ڪيو FAB_CLK سڀني وقت جي مقصدن لاءِ (شڪل 1).
سمارٽ ٽائم جي رڪاوٽ پيدا ڪرڻ ۽ وقت جي تجزيي جي اوزارن وٽ هي علم آهي ۽ ان کي استعمال ڪريو مناسب وقت جي تجزيو لاءِ. Synplify Pro synthesis tool ان کان واقف نه آهي ۽ بعد ۾ سيڪشنز وضاحت ڪن ٿا ته هن معلومات کي ٽول تائين ڪيئن منتقل ڪجي.
مٿانview MSS ۽ FPGA Fabric جي وچ ۾ رجسٽر کان رجسٽرڊ رستا
رجسٽر کان رجسٽرڊ رستا FIC پار ڪري ٻن قسمن ۾ ورهائي سگهجن ٿا. پھريون قسم اھي آھن جن جا رستا آھن (ذريعو) MSS ۾ ۽ منزل (sink) FPGA ڪپڙي ۾. ھن قسم جي رستي لاء، رجسٽر کان رجسٽرڊ رستي جو حصو سخت آھي ۽ ھڪڙي مقرر ڪيل قيمت آھي. خاص طور تي، FIC ۾ رجسٽر جي گھڙي کان ٻاهر جتي ڊيٽا شروع ڪئي وئي آهي مقرر ڪئي وئي آهي. هي پيٽرولر جي سڃاڻپ ڪئي وئي آهي tco. هن رستي جو باقي حصو FPGA ڪپڙي ۾ آهي. Synthesis رستي جي هن حصي کي محدود ۽ بهتر ڪري سگهي ٿو.
ٻيو قسم اهي آهن جيڪي FPGA ڪپڙي ۾ (ذريعو) پيدا ڪن ٿا ۽ MSS ۾ منزل (سنڪ) آهن. ھنن قسمن جي رستن لاءِ، رجسٽر کان رجسٽر واري رستي جو ھڪڙو حصو سخت وائرڊ آھي ۽ ھڪ مقرر قدر آھي؛ خاص طور تي FIC ۾ رجسٽر جي سيٽ اپ وقت جتي ڊيٽا کي قبضو ڪيو ويو آهي. هن پيٽرولر کي tsu طور سڃاتو وڃي ٿو. هن رستي جو باقي حصو FPGA ڪپڙي ۾ آهي. Synthesis رستي جي هن حصي کي محدود ۽ بهتر ڪري سگهي ٿو. تصوير 2 ۾ رستو 2 جو حوالو ڏيو.
Microsemi SoC Products Group Libero® Integrated Design Environment (IDE) v9.1 سان شروع ڪندي، MSS ورجن 2.4.101 يا بعد ۾ استعمال ڪندي، اها معلومات SmartDesign ذريعي Synplify Pro سنٿيسس ٽول کي ٽائمنگ شيل ذريعي منتقل ڪئي ويندي آهي. هي ٽائيم شيل ٺاهيل آهي FIC جي ترتيب جي بنياد تي. ٽي ممڪن ٽائمنگ شيل جيڪي ٺاهي سگھجن ٿا AHB، APB، ۽ AHB بائي پاس موڊ ۾.
ٽائمنگ شيل اوورview APB ۽ AHB انٽرفيس لاءِ
APB، AHB، ۽ AHB لاءِ بائي پاس موڊ ۾ ٺاهيل ٽائمنگ شيل ان موڊ لاءِ لاڳاپيل رستا شامل آھن. انهن ٻنهي ماسٽر ۽ غلام جي ترتيبن لاء رستا شامل آهن. گڏوگڏ گھڙي کان ٻاهر (tco) ۽ سيٽ اپ ٽائيم (tsu) جا قدر ٽائيم شيل ۾ مهيا ڪيا ويا آهن.
هي سيڪشن توهان کي APB ۽ AHB جي رستن سان واقف ڪندو. AHB ۽ APB سگنلن جي ڪنوينشن جي نالن لاءِ، ڏسو ”فيبرڪ انٽرفيس ۽ IOMUX“ باب Actel SmartFusion Microcontroller Subsystem (MSS) يوزر گائيڊ ۾.
نوٽ: جيئن بيان ڪيو ويو آهي "MSS FCLK ۽ FPGA ڪپڙو FAB_CLK جي وچ ۾ تعلق" صفحي 2 تي سيڪشن، هن حوالي سان FCLK ساڳيو آهي FAB_CLK.
نوٽ: APB/AHB سگنلن کان علاوه، ٽائمنگ شيل ۾ Ethernet MAC سگنلز ۽ GPIO سگنلز لاءِ وقت جي معلومات شامل آهي. اهي هن ايپليڪيشن نوٽ ۾ بحث نه ڪيا ويا آهن. Ethernet MAC جي صورت ۾، MAC_CLK ۽ GPIO جي صورت ۾، PCLK1 کي ٺاھڻ جي ضرورت آھي ۽ ٺاھڻ جي دوران محدود ڪيو وڃي. اهو ساڳيو آهي FAB_CLK تي رڪاوٽون پيدا ڪرڻ واري سيڪشن ۾ بحث ڪيو ويو “Synplify Pro ۾ وقت جي پابنديون ٺاهڻ” صفحي 5 تي.
AHB ٽائيمنگ شيل آرڪس
| AHB ٽائيمنگ شيل (ماسٽر ۽ غلام) | ||||
| ايم ايس ايس | FPGA ڪپڙو | ٽي سي او | tsu | رستو |
| ڪپڙو AHB غلام | ||||
| ذريعو | منزل | ها | نه | FCLK->MSSHADDR[19:0] |
| ذريعو | منزل | ها | نه | FCLK->MSSHLOCK |
| ذريعو | منزل | ها | نه | FCLK->MSSHSIZE[1:0] |
| ذريعو | منزل | ها | نه | FCLK->MSSHTRANS[1:0] |
| ذريعو | منزل | ها | نه | FCLK->MSSHWDATA[31:0] |
| ذريعو | منزل | ها | نه | FCLK->MSSHWRITE |
| منزل | ذريعو | نه | ها | MSSHRData[31:0]->FCLK |
| منزل | ذريعو | نه | ها | MSSHREADY->FCLK |
| منزل | ذريعو | نه | ها | MSSHRESP->FCLK |
| ڪپڙو AHB ماسٽر | ||||
| منزل | ذريعو | نه | ها | FABHADDR[31:0]->FCLK |
| منزل | ذريعو | نه | ها | FABHMASTLOCK->FCLK |
| منزل | ذريعو | نه | ها | FABHREADY->FCLK |
| منزل | ذريعو | نه | ها | FABHSEL->FCLK |
| منزل | ذريعو | نه | ها | FABHSIZE[1:0]->FCLK |
| منزل | ذريعو | نه | ها | FABHTRANS[1:0]->FCLK |
| منزل | ذريعو | نه | ها | FABHWDATA[31:0]->FCLK |
| منزل | ذريعو | نه | ها | FABHWRITE->FCLK |
| ذريعو | منزل | ها | نه | FCLK->FABHRDATA[31:0] |
| ذريعو | منزل | ها | نه | FCLK->FABHREADYOUT |
| ذريعو | منزل | ها | نه | FCLK->FABHRESP |
APB ٽائمنگ شيل آرڪس
| APB ٽائيمنگ شيل (ماسٽر ۽ غلام) | ||||
| ايم ايس ايس | FPGA ڪپڙو | ٽي سي او | tsu | رستو |
| ڪپڙو APB غلام | ||||
| ذريعو | منزل | ها | نه | FCLK->MSSPADDR[19:0] |
| ذريعو | منزل | ها | نه | FCLK->MSSPENABLE |
| ذريعو | منزل | ها | نه | FCLK->MSSPSEL |
| ذريعو | منزل | ها | نه | FCLK->MSSPWDATA[31:0] |
| ذريعو | منزل | ها | نه | FCLK->MSSPWRITE |
| منزل | ذريعو | نه | ها | MSSPRDATA[31:0]->FCLK |
| منزل | ذريعو | نه | ها | MSSPREADY->FCLK |
| منزل | ذريعو | نه | ها | MSSPSELVERR->FCLK |
| ڪپڙو APB ماسٽر | ||||
| منزل | ذريعو | نه | ها | FABPADDR[31:0]->FCLK |
| منزل | ذريعو | نه | ها | FABPENABLE->FCLK |
| منزل | ذريعو | نه | ها | FABPSEL->FCLK |
| منزل | ذريعو | نه | ها | FABPWDATA[31:0]->FCLK |
| منزل | ذريعو | نه | ها | FABPWRITE->FCLK |
| ذريعو | منزل | ها | نه | FCLK->FABPRDATA[31:0] |
| ذريعو | منزل | ها | نه | FCLK->FABPREADY |
| ذريعو | منزل | ها | نه | FCLK->FABPSELVERR |
Synplify Pro ۾ وقت جي پابنديون ٺاهڻ
AHB يا APB سان ملندڙ ٽائيم شيل SmartDesign پاران ٺاهيل آهي. جي file mss_tshell.v Verilog جي وهڪري لاءِ ۽ mss_tshell.vhd لاءِ VHDL وهڪري کي ترتيب سان گڏ Synplify Pro ڏانهن منتقل ڪيو ويو آهي. fileايس. Synplify Pro هنن کي پڙهي ٿو files ۽ MSS ۽ FPGA ڪپڙي جي وچ ۾ وقت جي رستن جي باري ۾ ڄاڻڻ لاء اچي ٿو. شڪل 3 ڏيکاري ٿو MSS CCC ترتيب هن اڳوڻي ۾ استعمال ٿيلampلي.
ايم ايس ايس سي سي سي جي جوڙجڪ ڊيزائن لاء استعمال ٿيل
Synplify Pro لاءِ وقت جي مارجن کي سمجھڻ لاءِ رجسٽر کان رجسٽر رستي جي ضرورتن لاءِ، ٻئي گھڙيون، FAB_CLK ۽ FCLK، Synplify Pro جي استعمال لاءِ تيار ٿيڻ گهرجن. توھان استعمال ڪري سگھوٿا Synplify ٽائمنگ پابنديون file (.sdc) يا استعمال ڪريو SCOPE constraints editor UI Synplify Pro ۾ رڪاوٽون داخل ڪرڻ لاءِ.
تصوير 4 صفحي 6 تي هڪ اڳوڻو ڏيکاري ٿوampهڪ Synplify وقت جي پابنديون file. حقيقت جو نوٽ ڪريو ته FCLK ۽ FAB_CLK ٻئي 50 MHz گھڙي فریکوئنسي سان ٺاهيا ويا آهن، جيڪا FAB_CLK فریکوئنسي آهي. اهو صرف Synthesis لاء ضروري آهي. 
نوٽس:
- FCLK هميشه MSS CCC جي GLA0 پيداوار آهي.
- M3_PROC_ADC_DAC_0 مثال طور MSS جو نالو آھي. اهو ڊزائن تي منحصر آهي.
- 50 MHz FAB_CLK جي فریکوئنسي آھي جيئن صارف پاران MSS CCC ۾ ترتيب ڏنل آھي
Synplify وقت جي پابنديون File Example
اهي ٺاهيل گھڙيون Synplify Pro کي اجازت ڏين ٿيون ته وقت جي مارجن حاصل ڪرڻ جي لاءِ رجسٽر کان رجسٽرڊ رستن جي غير هارڊ وائرڊ حصي لاءِ ۽ انهن کي وقت جي ضرورتن کي پورو ڪرڻ لاءِ پابند بڻائين.
پرفارمنگ سنٿيسس ۽ تجزيو ڪرڻ وقت رپورٽون
وقت جي پابنديون پيدا ڪرڻ کان پوء، ٺاھ جوڙ انجام ڏيو. انهي کي يقيني بڻائڻ لاءِ ته Synplify Pro استعمال ڪيو وقت جي شيل جي معلومات ۽ رڪاوٽون بهتر نموني لاءِ، ٻيهرview synthesis لاگ file (*.srr) بدترين رستو ڄاڻ. هي حصو ڏيکاري ٿو sampهڪ AHB ماسٽر ڊيزائن ۽ هڪ APB ماسٽر ڊيزائن لاءِ رستا توهان کي تجزيي کان واقف ڪرڻ لاءِ.
ايڇ بي ماسٽر
هن ڊيزائن ۾ AHB فيبرڪ ماسٽر انٽرفيس SmartFusion MSS سان. بدترين رستو ٻڌايو ويو آهي HADDR پنن مان هڪ فيبرڪ ماسٽر ۾ رجسٽر تائين. حقيقت جو نوٽ ڪريو ته سنٿيسس ٽول ٽائمنگ شيل (2.679 ns) مان HADDR پن جي tco کي حساب ۾ رکي ٿو جڏهن ته بدترين رستي کي گڏيندي. خراب رستو ڄاڻ
واٽ نمبر 1 لاءِ رستي جي ڄاڻ:
- درخواست ٿيل مدت: 20.000
- سيٽ اپ وقت: 0.608
- گھڙي جي دير ختم ٿيڻ واري نقطي تي: 0.000 (مثالي)
- گهربل وقت: 19.392
- تبليغ جو وقت: 23.621
- شروعاتي نقطي تي ڪلاڪ جي دير: 0.000 (مثالي)
- سست (غير نازڪ): -4.229
- منطق جي سطح جو تعداد (s): 11
- شروعاتي نقطو: M3_PROC_0.MSS_ADLIB_INST / MSSHADDR[17]
- پڄاڻي واري نقطي: COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0] / E
- شروعاتي نقطي گھڙي آھي M3_PROC_0.MSS_CCC_0.GLA0 پاران [اڀرندڙ] پن FCLK تي
- آخري نقطو گھڙيل آھي M3_PROC_0.MSS_CCC_0.FAB_CLK [اڀرندڙ] پن CLK تي
مثال/نيٽ نالو
- M3_PROC_0.MSS_ADLIB_INST
- Z\\M3_PROC_0_MSS_MASTER_AHB_LITE_HADDR_\[17\]\\ CoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17]
- ICoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17] COREAHBTOAPB3_0.CAHBtoAPB3LL0.HREADYOUT_RNI7CAHK hsel_0
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa
- CAHBtoAPB3oli_1_sqmuxa
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0]
24.229 جي ڪل رستي جي دير (پراپيگيشن ٽائيم + سيٽ اپ) 9.496 (39.2٪) منطق ۽ 14.733 (60.8٪) رستو آهي.
رستي جي دير کي معاوضو ڏنو ويو آهي ڪلاڪ اسڪيو لاءِ. گھڙي اسڪيو کي گھڙي کان ٻاھر جي قيمت ۾ شامل ڪيو ويو آھي، ۽ سيٽ اپ وقت جي قيمت مان گھٽايو ويندو آھي.
APB ماسٽر
هن ڊيزائن ۾ APB ڪپڙو ماسٽر انٽرفيس SmartFusion MSS سان. رپورٽ ٿيل بدترين رستو هيٺ ڏيکاريل آهي، جيڪو هڪ پنن مان هڪ رجسٽر تائين فيبرڪ ماسٽر ۾ آهي. سنٿيسس ٽول ٽائمنگ شيل (2.712 ns) مان FABPREADY پن جي tco حساب ۾ وٺندو آهي جڏهن ته بدترين رستي کي گڏيندي.
واٽ نمبر 4 لاءِ رستي جي ڄاڻ:
- درخواست ٿيل مدت: 20.000
- سيٽ اپ وقت: 0.539
- گھڙي جي دير ختم ٿيڻ واري نقطي تي: 0.000 (مثالي)
- گهربل وقت: 19.461
- تبليغ جو وقت: 16.261
- شروعاتي نقطي تي ڪلاڪ دير: 0.000 (مثالي)
- سست (غير نازڪ): 3.201
- منطقي سطحن جو تعداد: 11
- شروعاتي نقطو: M3_PROC_0.MSS_ADLIB_INST / FABPREADY
- پڄاڻي واري نقطي: APB_MASTER_BLOCK_0.PADDR_1[15] / ڊي
- شروعاتي نقطي گھڙي آھي M3_PROC_0.MSS_CCC_0.GLA0 پاران [اڀرندڙ] پن FCLK تي
- آخري نقطو آهي M3_PROC_0.MSS_CCC_0.FAB_CLK [اڀرندڙ] پن CLK تي گھڙي
مثال/نيٽ نالو
- M3_PROC_0.MSS_ADLIB_INST
- CoreAPB3_0_APBmslave0_PREADY
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6]
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6] un1_current_state_m2_e_2
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15]
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15] PADDR_6[15]
- APB_MASTER_BLOCK_0.PADDR_1[15]
16.799 جي ڪل رستي جي دير (پراپيگيشن ٽائيم + سيٽ اپ) 9.538 (56.8٪) منطق ۽ 7.261 (43.2٪) رستو آهي.
رستي جي دير ڪلاڪ جي اسڪيو لاءِ معاوضي ڏني وئي. گھڙي اسڪيو کي گھڙي کان ٻاھر جي قيمت ۾ شامل ڪيو ويو آھي، ۽ سيٽ اپ وقت جي قيمت مان گھٽايو ويندو آھي.
نتيجو
ھن ايپليڪيشن نوٽ ۾ ھدايتون ڏنيون آھن ٺاھڻ لاءِ ھدايتون ٺاھڻ جي وقت جي پابنديون تنھنڪري سنٿيسس ٽول مؤثر طريقي سان استعمال ڪري سگھي ٿو ٽائمنگ آرڪ انفارميشن ان ڏانھن گذريو. انھن ھدايتن تي عمل ڪرڻ کي يقيني بڻائي ٿو ته ٺاھڻ وارو اوزار ٺاھي ٿو ھڪ بھترين نيٽ لسٽ ڊزائينز لاءِ جيڪي استعمال ڪن ٿيون SmartFusion FPGA ڪپڙو.
Microsemi Corporation (NASDAQ: MSCC) پيش ڪري ٿو صنعت جي سڀ کان وڌيڪ جامع پورٽ فوليو جو سيمي ڪنڊڪٽر ٽيڪنالاجي. انتهائي نازڪ نظام جي چئلينجن کي حل ڪرڻ لاءِ پرعزم، مائڪروسيمي جي پروڊڪٽس ۾ اعليٰ ڪارڪردگي، اعليٰ اعتبار واري اينالاگ ۽ آر ايف ڊيوائسز، مخلوط سگنل انٽيگريٽيڊ سرڪٽس، FPGAs ۽ حسب ضرورت SoCs، ۽ مڪمل سب سسٽم شامل آهن. مائڪروسيمي سڄي دنيا ۾ دفاعي، سيڪيورٽي، ايرو اسپيس، انٽرنيشنل، تجارتي، ۽ صنعتي مارڪيٽن ۾ معروف سسٽم ٺاهيندڙن جي خدمت ڪري ٿو. تي وڌيڪ سکو www.microsemi.com.
© 2010 Microsemi Corporation. سڀ حق محفوظ آهن. Microsemi ۽ Microsemi لوگو Microsemi Corporation جا ٽريڊ مارڪ آھن. ٻيا سڀئي ٽريڊ مارڪ ۽ سروس جا نشان انهن جي لاڳاپيل مالڪن جي ملڪيت آهن.
Microsemmi ڪارپوريٽ هيڊ ڪوارٽر 2381 Morse Avenue, Irvine, CA 92614 فون: 949-221-7100· فيڪس: 949-756-0308 www.microsemi.com
دستاويز / وسيلا
 |
Microsemi AC361 SmartFusion FPGA ڪپڙو سنٿيسز ھدايتون [pdf] استعمال ڪندڙ ھدايت AC361 SmartFusion FPGA Fabric Synthesis Guidelines, AC361, SmartFusion FPGA Fabric Synthesis Guidelines, Fabric Synthesis Guidelines, Synthesis Guidelines |
