គោលការណ៍ណែនាំអំពីការសំយោគក្រណាត់ Microsemi AC361 SmartFusion FPGA
សេចក្តីផ្តើម
- SmartFusion™ សញ្ញាចម្រុះឆ្លាតវៃ FPGAs រួមបញ្ចូលក្រណាត់ FPGA ដំណើរការរឹង ARM® Cortex™-M3 និងអាណាឡូកដែលអាចសរសេរកម្មវិធីបានសម្រាប់កម្មវិធីប្រព័ន្ធបង្កប់ជាច្រើនប្រភេទ។ SmartFusion FPGAs មានប្រព័ន្ធរង microcontroller បង្កប់រឹង (MSS) ដែលមានខួរក្បាល 100 MHz ARM Cortex-M3 ម៉ាទ្រីសទំនាក់ទំនង ការចុះឈ្មោះប្រព័ន្ធ Ethernet MAC ម៉ាស៊ីន DMA គ្រឿងកុំព្យូទ័រ ឧបករណ៍រាប់ពេលវេលាពិត (RTC) អង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុដែលបានបង្កប់ (eNVM) និងបានបង្កប់ SRAM (eSRAM) និងឧបករណ៍បញ្ជាចំណុចប្រទាក់ក្រណាត់ (FIC) ដែលត្រូវបានតភ្ជាប់គ្នាតាមរយៈម៉ាទ្រីសឡានក្រុង AHB ច្រើនស្រទាប់ (ABM)។
- MSS អាចត្រូវបានភ្ជាប់ទៅក្រណាត់ FPGA តាមរយៈ FIC ដែលអាចកំណត់រចនាសម្ព័ន្ធបាន ដែលអនុញ្ញាតឱ្យមានមុខងារភ្ជាប់ AHB-to-AHB ឬ AHB-to-APB3 រវាងម៉ាទ្រីសឡានក្រុង AHB និង AHB ឬ APB3 bus ដែលត្រូវបានអនុវត្តនៅក្នុងក្រណាត់ FPGA ។ វាផ្តល់នូវចំណុចប្រទាក់ឡានក្រុងពីររវាង MSS និងក្រណាត់។ ទីមួយត្រូវបានគ្រប់គ្រងដោយ MSS ហើយមានទាសករនៅក្នុងក្រណាត់ហើយទីពីរមានមេនៅក្នុងក្រណាត់ FPGA និងទាសករនៅក្នុង MSS ។
- តក្កវិជ្ជាអ្នកប្រើប្រាស់ដែលអនុវត្តមេ ឬទាសករនៅក្នុងក្រណាត់ FPGA ទាក់ទងជាមួយ MSS តាមរយៈ FIC ។ នេះពាក់ព័ន្ធនឹងផ្លូវឆ្លងកាត់ចំណុចប្រទាក់រវាង MSS ដែលជាប្លុករឹង និងតក្កវិជ្ជាអ្នកប្រើប្រាស់នៅក្នុងក្រណាត់ FPGA ដែលស្ថិតនៅក្នុងច្រកទន់។ ដើម្បីបំពេញតាមតម្រូវការពេលវេលានៃការរចនា ការណែនាំជាក់លាក់ត្រូវតែអនុវត្តតាម។ កំណត់ចំណាំកម្មវិធីនេះគ្របដណ្តប់លើគោលការណ៍ណែនាំស្តីពីការបង្កើតឧបសគ្គនៃការសំយោគត្រឹមត្រូវដើម្បីទៅដល់ការរចនាដ៏ល្អប្រសើរមួយ។
- ឧបសគ្គដែលបានបង្កើតនៅក្នុង Synplify_Pro គួរតែត្រូវបានប្រើតែក្នុងអំឡុងពេលសំយោគប៉ុណ្ណោះ។ ពួកវាមិនត្រូវបញ្ជូនទៅអ្នករចនាទេ ព្រោះឧបករណ៍កំណត់ពេលវេលា SmartTime ទទួលបានឧបសគ្គសមស្របដោយស្វ័យប្រវត្តិដោយផ្អែកលើការកំណត់រចនាសម្ព័ន្ធ MSS ។
កំណត់ចំណាំកម្មវិធីនេះគ្របដណ្តប់លើប្រធានបទខាងក្រោមដែលទាក់ទងនឹងការសំយោគ៖
- ការពន្យល់អំពីនាឡិកាដែលប៉ះពាល់ដល់ដែនអន្តរនាឡិការវាងក្រណាត់ MSS និង FPGA៖ FCLK, FAB_CLK និងទំនាក់ទំនងរបស់ពួកគេ
- ជាងview ផ្លូវដែលឆ្លងកាត់ព្រំដែនរវាងក្រណាត់ MSS និង FPGA
- សំបកពេលវេលាបានបង្កើត និងបញ្ជូនទៅកាន់ Synplify Pro សម្រាប់ការកំណត់រចនាសម្ព័ន្ធ AHB, APB និង AHB
- ការបង្កើតនាឡិកាសម្រាប់ការសំយោគសម្រាប់ការទទួលបានឧបសគ្គនៅលើផ្លូវដែលមានប្រភពនៅក្នុង MSS (ប្រភពនៅក្នុង MSS និងលិចនៅក្នុងក្រណាត់ FPGA) និងផ្លូវដែលមានប្រភពដើមនៅក្នុងក្រណាត់ FPGA (ប្រភពនៅក្នុងក្រណាត់ FPGA និងលិចនៅក្នុង MSS) សម្រាប់ការសំយោគតែប៉ុណ្ណោះ
- ការសង្កេតឥទ្ធិពលនៃឧបសគ្គកំឡុងពេលសំយោគនៅលើ asampការរចនា AHB និងការរចនា APB
ទំនាក់ទំនងរវាង MSS FCLK និង FPGA Fabric FAB_CLK
- កំណត់រចនាសម្ព័ន្ធតម្រូវការនាឡិកាសម្រាប់ការរចនាដោយប្រើ MSS CCC configurator ។ SmartFusion MSS ត្រូវបានកំណត់ដោយ FCLK; ហើយក្រណាត់ FPGA ត្រូវបានកំណត់ដោយ FAB_CLK ។
- FAB_CLK គឺទាក់ទងនឹង FCLK ហើយអាចមានទំនាក់ទំនង 1:1, 1:2, ឬ 1:4 ជាមួយ FCLK; នោះគឺនៅពេលដែល FCLK ត្រូវបានកំណត់ទៅ 100 MHz FAB_CLK អាចត្រូវបានកំណត់ជា 100 MHz, 50 MHz ឬ 25 MHz ។
- FCLK ប្រើលទ្ធផល GLA0 នៃ MSS CCC ។ FAB_CLK ប្រើលទ្ធផល GLA1 នៃ MSS CCC សម្រាប់សមាមាត្រ FAB_CLK:FCLK នៃ 1:1 ។ នៅពេលដែលសមាមាត្រគឺ 1:2 ឬ 1:4 បន្ទាប់មក FAB_CLK ប្រើលទ្ធផល GLB នៃ MSS_CCC ។ សូមមើលមគ្គុទ្ទេសក៍របស់អ្នកប្រើការកំណត់រចនាសម្ព័ន្ធនាឡិកា MSS សម្រាប់ព័ត៌មានលម្អិតបន្ថែម។
- ដោយមិនគិតពីសមាមាត្រនៃ FCLK:FAB_CLK ការចុះឈ្មោះជាក់លាក់នៅខាងក្នុង FIC ដែលមានអន្តរកម្មជាមួយក្រណាត់ FPGA ត្រូវបានធ្វើសមកាលកម្មទៅ FAB_CLK ។ នេះត្រូវបានសម្រេចដោយប្រើ FAB_CLK ជាប្រភេទនៃ បើកការចុះឈ្មោះ។ ដោយសារតែនេះ ទោះបីជាការចុះឈ្មោះទាំងនេះត្រូវបានកំណត់ដោយ FCLK ក៏ដោយ ពួកគេអាចត្រូវបានគេចាត់ទុកថាស្មើនឹងការចុះឈ្មោះដែលបានកំណត់ដោយ FAB_CLK សម្រាប់គោលបំណងពេលវេលាទាំងអស់ (រូបភាពទី 1)។
ការបង្កើតឧបសគ្គ SmartTime និងឧបករណ៍វិភាគពេលវេលាមានចំណេះដឹងនេះហើយប្រើវាសម្រាប់ការវិភាគពេលវេលាត្រឹមត្រូវ។ ឧបករណ៍សំយោគ Synplify Pro មិនដឹងអំពីរឿងនេះទេ ហើយផ្នែកបន្តបន្ទាប់ពន្យល់ពីរបៀបបញ្ជូនព័ត៌មាននេះទៅឧបករណ៍។
ជាងview ផ្លូវនៃការចុះឈ្មោះដើម្បីចុះឈ្មោះរវាង MSS និង FPGA Fabric
ផ្លូវចុះឈ្មោះដើម្បីចុះឈ្មោះឆ្លងកាត់ FIC អាចត្រូវបានបែងចែកជាពីរប្រភេទ។ ប្រភេទទីមួយគឺជាផ្លូវដែលមានប្រភពដើម (ប្រភព) នៅក្នុង MSS និងទិសដៅ (លិច) នៅក្នុងក្រណាត់ FPGA ។ សម្រាប់ផ្លូវប្រភេទនេះ ផ្នែកនៃផ្លូវចុះឈ្មោះដើម្បីចុះឈ្មោះគឺរឹងហើយមានតម្លៃថេរ។ ជាពិសេស នាឡិកាចេញពីការចុះឈ្មោះនៅក្នុង FIC ពីកន្លែងដែលទិន្នន័យត្រូវបានដាក់ឱ្យដំណើរការត្រូវបានជួសជុល។ ប៉ារ៉ាម៉ែត្រនេះត្រូវបានកំណត់ថាជា tco ។ ផ្នែកដែលនៅសល់នៃផ្លូវនេះគឺនៅក្នុងក្រណាត់ FPGA ។ ការសំយោគអាចរារាំង និងបង្កើនប្រសិទ្ធភាពផ្នែកនៃផ្លូវនេះ។
ប្រភេទទីពីរគឺជាប្រភព (ប្រភព) នៅក្នុងក្រណាត់ FPGA និងមានទិសដៅ (លិច) នៅក្នុង MSS ។ សម្រាប់ប្រភេទផ្លូវទាំងនេះ ផ្នែកនៃផ្លូវចុះឈ្មោះដើម្បីចុះឈ្មោះគឺរឹងហើយមានតម្លៃថេរ។ ជាពិសេសពេលវេលារៀបចំនៃការចុះឈ្មោះនៅក្នុង FIC ដែលទិន្នន័យត្រូវបានចាប់យក។ ប៉ារ៉ាម៉ែត្រនេះត្រូវបានកំណត់ថាជា tsu ។ ផ្នែកដែលនៅសល់នៃផ្លូវនេះគឺនៅក្នុងក្រណាត់ FPGA ។ ការសំយោគអាចរារាំង និងបង្កើនប្រសិទ្ធភាពផ្នែកនៃផ្លូវនេះ។ សូមមើលផ្លូវទី 2 ក្នុងរូបភាពទី 2 ។
ដោយចាប់ផ្តើមជាមួយ Microsemi SoC Products Group Libero® Integrated Design Environment (IDE) v9.1 ដោយប្រើ MSS កំណែ 2.4.101 ឬថ្មីជាងនេះ ព័ត៌មាននេះត្រូវបានបញ្ជូនដោយ SmartDesign ទៅឧបករណ៍សំយោគ Synplify Pro តាមរយៈសែលកំណត់ពេលវេលា។ សែលពេលវេលានេះត្រូវបានបង្កើតដោយផ្អែកលើការកំណត់រចនាសម្ព័ន្ធនៃ FIC ។ សែលកំណត់ពេលវេលាដែលអាចបង្កើតបានបីគឺ AHB, APB, និង AHB នៅក្នុងរបៀប bypass ។
ការកំណត់ពេលវេលាសែលលើសview សម្រាប់ចំណុចប្រទាក់ APB និង AHB
សែលពេលវេលាដែលបានបង្កើតសម្រាប់ APB, AHB, និង AHB នៅក្នុងរបៀប bypass មានផ្លូវដែលពាក់ព័ន្ធសម្រាប់របៀបនោះ។ ទាំងនេះរួមបញ្ចូលផ្លូវសម្រាប់ការកំណត់រចនាសម្ព័ន្ធមេ និងទាសករ។ ក៏តម្លៃនៃនាឡិកាទៅក្រៅ (tco) និងពេលវេលារៀបចំ (tsu) ត្រូវបានផ្តល់នៅក្នុងសែលពេលវេលា។
ផ្នែកនេះនឹងធ្វើឱ្យអ្នកស្គាល់ផ្លូវសម្រាប់ APB និង AHB ។ សម្រាប់ការដាក់ឈ្មោះអនុសញ្ញានៃសញ្ញា AHB និង APB សូមមើលជំពូក "Fabric Interface និង IOMUX" នៅក្នុងការណែនាំរបស់អ្នកប្រើ Actel SmartFusion Microcontroller Subsystem (MSS)។
ចំណាំ៖ ដូចដែលបានពន្យល់នៅក្នុងផ្នែក "ទំនាក់ទំនងរវាង MSS FCLK និង FPGA Fabric FAB_CLK" នៅទំព័រ 2 FCLK នៅក្នុងបរិបទនេះគឺដូចគ្នាទៅនឹង FAB_CLK ។
ចំណាំ៖ បន្ថែមពីលើសញ្ញា APB/AHB សែលកំណត់ពេលវេលាមានព័ត៌មានអំពីពេលវេលាសម្រាប់សញ្ញា Ethernet MAC និងសញ្ញា GPIO ។ ទាំងនេះមិនត្រូវបានពិភាក្សានៅក្នុងកំណត់ចំណាំកម្មវិធីនេះទេ។ ក្នុងករណី Ethernet MAC, MAC_CLK និងក្នុងករណី GPIO, PCLK1 ចាំបាច់ត្រូវបង្កើត និងដាក់កម្រិតកំឡុងពេលសំយោគ។ នេះគឺស្រដៀងគ្នាទៅនឹងការបង្កើតឧបសគ្គនៅលើ FAB_CLK ដែលបានពិភាក្សានៅក្នុងផ្នែក "ការបង្កើតឧបសគ្គពេលវេលានៅក្នុង Synplify Pro" នៅទំព័រ 5 ។
AHB Timing Shell Arcs
| AHB Timing Shell (មេ និងទាសករ) | ||||
| MSS | ក្រណាត់ FPGA | tco | ស៊ូ | ផ្លូវ |
| ក្រណាត់ AHB ទាសករ | ||||
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSHADDR[19:0] |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSHLOCK |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSHSIZE[1:0] |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSHTRANS[1:0] |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSHWDATA[31:0] |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSHWRITE |
| គោលដៅ | ប្រភព | ទេ | បាទ | MSSHRDATA[31:0]->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | MSSHREADY->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | MSSHRESP->FCLK |
| ក្រណាត់ AHB Master | ||||
| គោលដៅ | ប្រភព | ទេ | បាទ | FABHADDR[31:0]->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABHMASTLOCK->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABHREADY->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABHSEL->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABHSIZE [1:0]->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABHTRANS[1:0]->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABHWDATA[31:0]->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABHWRITE->FCLK |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->FABRDATA[31:0] |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->FABHREADYOUT |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK-> FABHRESP |
APB Timing Shell Arcs
| APB Timing Shell (មេ និងទាសករ) | ||||
| MSS | ក្រណាត់ FPGA | tco | ស៊ូ | ផ្លូវ |
| ក្រណាត់ APB ទាសករ | ||||
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSPADDR[19:0] |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->អាចនិយាយបាន។ |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSPSEL |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSPWDATA[31:0] |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->MSSPWRITE |
| គោលដៅ | ប្រភព | ទេ | បាទ | MSSPRDATA[31:0]->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | MSSPREADY->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | MSSPSELVERR->FCLK |
| Fabric APB Master | ||||
| គោលដៅ | ប្រភព | ទេ | បាទ | FAPADDR[31:0]->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABPENABLE->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABPSEL->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABPWDATA[31:0]->FCLK |
| គោលដៅ | ប្រភព | ទេ | បាទ | FABPWRITE->FCLK |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->FABRDATA[31:0] |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->FABPREADY |
| ប្រភព | គោលដៅ | បាទ | ទេ | FCLK->FABPSELVERR |
ការបង្កើតឧបសគ្គពេលវេលានៅក្នុង Synplify Pro
សែលពេលវេលាដែលត្រូវគ្នានឹង AHB ឬ APB ត្រូវបានបង្កើតឡើងដោយ SmartDesign ។ នេះ។ file mss_tshell.v សម្រាប់លំហូរ Verilog និង mss_tshell.vhd សម្រាប់លំហូរ VHDL ត្រូវបានបញ្ជូនទៅ Synplify Pro រួមជាមួយនឹងការរចនា fileស. Synplify Pro អានទាំងនេះ files និងមកដឹងអំពីផ្លូវកំណត់ពេលវេលារវាងក្រណាត់ MSS និង FPGA ។ រូបភាពទី 3 បង្ហាញពីការកំណត់រចនាសម្ព័ន្ធ MSS CCC ដែលប្រើក្នុង ex នេះ។ampលេ
ការកំណត់រចនាសម្ព័ន្ធ MSS CCC ប្រើសម្រាប់ការរចនា
សម្រាប់ Synplify Pro ដើម្បីយល់ពីរឹមពេលវេលាសម្រាប់តម្រូវការផ្លូវចុះឈ្មោះដើម្បីចុះឈ្មោះ ទាំងនាឡិកា FAB_CLK និង FCLK ត្រូវតែបង្កើតសម្រាប់ប្រើប្រាស់ដោយ Synplify Pro។ អ្នកអាចប្រើ Synplify Timing Constraints file (.sdc) ឬប្រើ SCOPE constraints editor UI ក្នុង Synplify Pro សម្រាប់បញ្ចូលឧបសគ្គ។
រូបភាពទី 4 នៅទំព័រទី 6 បង្ហាញពីអតីតample of a Synplify Timing Constraints file. សូមកត់សម្គាល់ការពិតដែលថាទាំង FCLK និង FAB_CLK ត្រូវបានបង្កើតជាមួយនឹងប្រេកង់នាឡិកា 50 MHz ដែលជាប្រេកង់ FAB_CLK ។ នេះត្រូវការសម្រាប់តែសំយោគប៉ុណ្ណោះ។ 
កំណត់ចំណាំ៖
- FCLK តែងតែជាលទ្ធផល GLA0 នៃ MSS CCC ។
- M3_PROC_ADC_DAC_0 គឺជាឈ្មោះវត្ថុរបស់ MSS ។ នេះគឺអាស្រ័យលើការរចនា។
- 50 MHz គឺជាប្រេកង់របស់ FAB_CLK ដូចដែលបានកំណត់រចនាសម្ព័ន្ធដោយអ្នកប្រើប្រាស់នៅក្នុង MSS CCC
ធ្វើសមកាលកម្មការកំណត់ពេលវេលា File Example
នាឡិកាដែលបានបង្កើតទាំងនេះអនុញ្ញាតឱ្យ Synplify Pro ទាញយករឹមពេលវេលាសម្រាប់ផ្នែកដែលមិនមានខ្សែររឹងនៃផ្លូវចុះឈ្មោះដើម្បីចុះឈ្មោះ ហើយរឹតបន្តឹងពួកវាឱ្យបំពេញតាមតម្រូវការពេលវេលា។
អនុវត្តការសំយោគ និងវិភាគរបាយការណ៍ពេលវេលា
បន្ទាប់ពីបង្កើតការកំណត់ពេលវេលា សូមធ្វើការសំយោគ។ ដើម្បីប្រាកដថា Synplify Pro បានប្រើព័ត៌មាន និងការកំណត់ពេលវេលាសម្រាប់ការសំយោគដ៏ល្អប្រសើរ សូមធ្វើឡើងវិញview កំណត់ហេតុសំយោគ file (*.srr) ព័ត៌មានផ្លូវអាក្រក់បំផុត។ ផ្នែកនេះបង្ហាញ sample ផ្លូវសម្រាប់ការរចនាមេ AHB មួយ និងការរចនាមេ APB មួយដើម្បីធ្វើឱ្យអ្នកស្គាល់ពីការវិភាគ។
មេ AHB
នៅក្នុងការរចនានេះ AHB fabric master interfaces ជាមួយ SmartFusion MSS។ ផ្លូវអាក្រក់បំផុតដែលត្រូវបានរាយការណ៍គឺពីម្ជុល HADDR មួយទៅការចុះឈ្មោះនៅក្នុងមេក្រណាត់។ សូមកត់សម្គាល់ពីការពិតដែលថាឧបករណ៍សំយោគយកទៅក្នុងគណនី tco នៃម្ជុល HADDR ពីសែលកំណត់ពេលវេលា (2.679 ns) ខណៈពេលដែលគណនាផ្លូវអាក្រក់បំផុត។ ព័ត៌មានផ្លូវអាក្រក់បំផុត។
ព័ត៌មានផ្លូវសម្រាប់ផ្លូវលេខ ១៖
- រយៈពេលដែលបានស្នើសុំ: 20.000
- ពេលវេលារៀបចំ: 0.608
- ការពន្យារពេលនាឡិកានៅចំណុចបញ្ចប់: 0.000 (ល្អ)
- ពេលវេលាដែលត្រូវការ: 19.392
- ពេលវេលាបន្តពូជ: 23.621
- ការពន្យារពេលនាឡិកានៅចំណុចចាប់ផ្តើម: 0.000 (ល្អ)
- Slack (មិនសំខាន់)៖ -៤០
- ចំនួននៃកម្រិតតក្កវិជ្ជា(s): ១
- ចំណុចចាប់ផ្តើម៖ M3_PROC_0.MSS_ADLIB_INST / MSSHADDR[17]
- ចំណុចបញ្ចប់៖ COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0] / E
- ចំណុចចាប់ផ្តើមត្រូវបានកំណត់ម៉ោង ដោយ M3_PROC_0.MSS_CCC_0.GLA0 [កើនឡើង] នៅលើម្ជុល FCLK
- ចំណុចបញ្ចប់ត្រូវបានកំណត់ដោយ M3_PROC_0.MSS_CCC_0.FAB_CLK [កើនឡើង] នៅលើម្ជុល CLK
Instance/Net Name
- M3_PROC_0.MSS_ADLIB_INST
- Z\\M3_PROC_0_MSS_MASTER_AHB_LITE_HADDR_\[17\]\\ CoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17]
- ICoreAHBLite_1.CAHBLTLLO1LL.CAHBLTolllll.CAHBLTll0l_RNIIQRE[17] COREAHBTOAPB3_0.CAHBtoAPB3LL0.HREADYOUT_RNI7CAHK hsel_0
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli_1_sqmuxa
- CAHBtoAPB3oli_1_sqmuxa
- COREAHBTOAPB3_0.CAHBtoAPB3oi0.CAHBtoAPB3oli[0]
ការពន្យាពេលផ្លូវសរុប (ពេលវេលាផ្សព្វផ្សាយ + ការរៀបចំ) នៃ 24.229 គឺ 9.496 (39.2%) តក្កវិជ្ជា និងផ្លូវ 14.733 (60.8%) ។
ការពន្យារពេលផ្លូវត្រូវបានផ្តល់សំណងសម្រាប់ការរអិលនាឡិកា។ នាឡិកា skew ត្រូវបានបន្ថែមទៅតម្លៃពីនាឡិកាទៅក្រៅ ហើយត្រូវបានដកចេញពីតម្លៃពេលវេលារៀបចំ។
មេ APB
នៅក្នុងការរចនានេះ APB fabric master interfaces ជាមួយ SmartFusion MSS។ ផ្លូវអាក្រក់បំផុតដែលត្រូវបានរាយការណ៍ត្រូវបានបង្ហាញខាងក្រោម ដែលចេញពីម្ជុលមួយទៅការចុះឈ្មោះនៅក្នុងមេក្រណាត់។ ឧបករណ៍សំយោគយកទៅក្នុងគណនី tco នៃ FABPREADY pin ពីសំបកពេលវេលា (2.712 ns) ខណៈពេលដែលគណនាផ្លូវអាក្រក់បំផុត។
ព័ត៌មានផ្លូវសម្រាប់ផ្លូវលេខ ១៖
- រយៈពេលដែលបានស្នើសុំ: 20.000
- ពេលវេលារៀបចំ: 0.539
- ការពន្យារពេលនាឡិកានៅចំណុចបញ្ចប់: 0.000 (ល្អ)
- ពេលវេលាដែលត្រូវការ៖ 19.461
- ពេលវេលាបន្តពូជ៖ 16.261
- ការពន្យារពេលនាឡិកានៅចំណុចចាប់ផ្តើម៖ 0.000 (ល្អ)
- Slack (មិនសំខាន់)៖ 3.201
- ចំនួននៃកម្រិតតក្កវិជ្ជា៖ 11
- ចំណុចចាប់ផ្តើម៖ M3_PROC_0.MSS_ADLIB_INST / FABPREADY
- ចំណុចបញ្ចប់៖ APB_MASTER_BLOCK_0.PADDR_1[15] / D
- ចំណុចចាប់ផ្តើមត្រូវបានកំណត់ម៉ោង ដោយ M3_PROC_0.MSS_CCC_0.GLA0 [កើនឡើង] នៅលើម្ជុល FCLK
- ចំណុចបញ្ចប់គឺ កំណត់ម៉ោងដោយ M3_PROC_0.MSS_CCC_0.FAB_CLK [កើនឡើង] នៅលើម្ជុល CLK
Instance/Net Name
- M3_PROC_0.MSS_ADLIB_INST
- CoreAPB3_0_APBmslave0_PREADY
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6]
- APB_MASTER_BLOCK_0.current_state_RNIARG8[6] un1_current_state_m2_e_2
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15]
- APB_MASTER_BLOCK_0.PADDR_1_RNO[15] PADDR_6[15]
- APB_MASTER_BLOCK_0.PADDR_1[15]
ការពន្យាពេលផ្លូវសរុប (ពេលវេលាផ្សព្វផ្សាយ + ការរៀបចំ) នៃ 16.799 គឺ 9.538 (56.8%) តក្កវិជ្ជា និងផ្លូវ 7.261 (43.2%) ។
ការពន្យារពេលផ្លូវបានផ្តល់សំណងសម្រាប់ការរអិលនាឡិកា។ នាឡិកា skew ត្រូវបានបន្ថែមទៅតម្លៃពីនាឡិកាទៅក្រៅ ហើយត្រូវបានដកចេញពីតម្លៃពេលវេលារៀបចំ។
សេចក្តីសន្និដ្ឋាន
កំណត់សម្គាល់កម្មវិធីនេះបានផ្តល់គោលការណ៍ណែនាំសម្រាប់ការបង្កើតដែនកំណត់ពេលវេលានៃការសំយោគ ដូច្នេះឧបករណ៍សំយោគអាចប្រើប្រាស់ព័ត៌មានអំពីការកំណត់ពេលវេលាបានយ៉ាងមានប្រសិទ្ធភាព។ ការអនុវត្តតាមគោលការណ៍ណែនាំទាំងនេះធានាថាឧបករណ៍សំយោគបង្កើតបញ្ជីសំណាញ់ដ៏ល្អប្រសើរសម្រាប់ការរចនាដែលប្រើក្រណាត់ SmartFusion FPGA ។
សាជីវកម្ម Microsemi (NASDAQ: MSCC) ផ្តល់ជូននូវផលប័ត្រដ៏ទូលំទូលាយបំផុតរបស់ឧស្សាហកម្មនៃបច្ចេកវិទ្យា semiconductor ។ ការប្តេជ្ញាចិត្តក្នុងការដោះស្រាយបញ្ហាប្រឈមនៃប្រព័ន្ធដ៏សំខាន់បំផុត ផលិតផលរបស់ Microsemi រួមមានឧបករណ៍អាណាឡូក និង RF ដែលមានភាពជឿជាក់ខ្ពស់ សៀគ្វីរួមបញ្ចូលគ្នានៃសញ្ញាចម្រុះ FPGAs និង SoCs ដែលអាចប្ដូរតាមបំណងបាន និងប្រព័ន្ធរងពេញលេញ។ Microsemi បម្រើក្រុមហ៊ុនផលិតប្រព័ន្ធឈានមុខគេនៅជុំវិញពិភពលោកក្នុងវិស័យការពារជាតិ សន្តិសុខ លំហអាកាស សហគ្រាស ពាណិជ្ជកម្ម និងទីផ្សារឧស្សាហកម្ម។ ស្វែងយល់បន្ថែមនៅ www.microsemi.com.
© 2010 Microsemi Corporation ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Microsemi និងនិមិត្តសញ្ញា Microsemi គឺជាពាណិជ្ជសញ្ញារបស់សាជីវកម្ម Microsemi ។ ពាណិជ្ជសញ្ញា និងសញ្ញាសេវាកម្មផ្សេងទៀតទាំងអស់ គឺជាកម្មសិទ្ធិរបស់ម្ចាស់រៀងៗខ្លួន។
Microsemmi Corporate Headquarters 2381 Morse Avenue, Irvine, CA 92614 ទូរស័ព្ទ៖ ៨៦៦-៤៤៧-២១៩៤· ទូរសារ៖ ៨៦៦-៤៤៧-២១៩៤ www.microsemi.com
ឯកសារ/ធនធាន
 |
គោលការណ៍ណែនាំអំពីការសំយោគក្រណាត់ Microsemi AC361 SmartFusion FPGA [pdf] ការណែនាំអ្នកប្រើប្រាស់ ការណែនាំអំពីការសំយោគក្រណាត់ AC361 SmartFusion FPGA, AC361, គោលការណ៍ណែនាំអំពីការសំយោគក្រណាត់ SmartFusion FPGA, គោលការណ៍ណែនាំអំពីការសំយោគក្រណាត់, គោលការណ៍ណែនាំអំពីការសំយោគ |
