Intel Nios II Embedded Design Suite Release Notes
Nios II Embedded Design Suite Release Nòt
Nòt lage sa yo kouvri vèsyon 13.1 jiska 15.0 Altera® Nios® II Embedded Design Suite (EDS). Nòt lage sa yo dekri istwa revizyon Nios II EDS la. Pou jwenn lis errata ki pi resan pou Nios II EDS, chèche Baz Konesans anba Sipò sou Altera. websit. Ou ka sèvi ak baz Konesans pou chèche errata ki baze sou vèsyon pwodwi ki afekte a ak lòt kritè.
Enfòmasyon ki gen rapò Altera Knowledge Base
Istwa revizyon pwodwi
Tablo ki anba la a montre istwa revizyon Nios II EDS la.
Nios II Embedded Design Suite Istwa Revizyon
Pou plis enfòmasyon sou karakteristik Nios II EDS, al gade nan manyèl Nios II yo.
Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
Enfòmasyon ki gen rapò
- Nios II Classic Processor Reference Handbook
- Nios II Classic Software Developer's Handbook
- Nios II Gen2 Processeur Referans Manyèl
- Nios II Gen2 Manyèl Devlopè lojisyèl
Nios II EDS v15.0 Mizajou
V15.0 Nios II EDS a gen ladan karakteristik sa yo nouvo ak amelyore:
- Nouvo chofè HAL MAX 10 konvètisè analòg-dijital (ADC).
- Nouvo Chofè HAL Serial Serial Interface (QSPI) nan File
- Amelyorasyon nan chofè a MAX 10 ADC HAL
- Chèn zouti GNU Nios II amelyore nan v4.9.1
- Amelyore sipò pou optimize tan lyen (-flto)— Plis kontwòl sou optimize pwent mondyal lè l sèvi avèk mgpopt=[okenn, lokal, global, done, tout]
- Tcheke pointer nul (nouvo nan GNU v4.9.1) ka enfim ak –fno-delete-null-pointer-checks
- Nios II Linux nwayo ak eleman chèn zouti yo te aksepte en High-profile pwoblèm rezoud:
- Pwoblèm chofè EPCQ HAL korije
- Custom newlib dèlko fiks nan tèminal Windows Nios II
- stdin kounye a ap travay kòrèkteman sou Windows
Nios II EDS v14.1 Mizajou
Nwayo processeur Nios II Gen2
Dènye vèsyon Nios II a se 14.0 epi li rele Nios II Classic. Nios II vèsyon apre konstriksyon sa a yo rele Nios II Gen2. Pwosesè Nios II Gen2 yo se binè konpatib ak processeur Nios II Classic yo, men gen nouvo karakteristik sa yo:
- Opsyon pou yon seri adrès 64-bit
- Si ou vle rejyon memwa periferik
- Enstriksyon aritmetik pi rapid ak plis detèminist
Nouvo IP entegre pou 14.1
Lis nouvo IP gen ladann:
- IP konvètisè Ethernet HPS - Sa yo pèmèt ou bay broch I/O Ethernet HPS yo
nan FPGA I/O broch epi konvèti yo soti nan fòma GMII nan RGMII oswa SGMII.
Nòt: Sa a se trè itil si ou se PIN limite pa HPS I/O la. - Nouvo aparèy debaz IP espesifik pou fanmi yo:
- Arria 10 - TPIU tras IP. Trace se zouti ultim nan debug lojisyèl ègzekutabl, anpil tankou Signaltap se pou devlopman FPGA. IP sa a pèmèt devlopè yo ekspòte siyal debug ARM® Cortex™-A9 tras nan broch ekstèn pou modil debug tras tankou Lauterbach® oswa ARM Dstream, yo ka konekte ak A10 SoC Cortex-A9 la.
- Max 10 - Nouvo IP ki bay Qsys koòdone konpatib nan Max10 ADC yo ak flash itilizatè. Nouvo IP sa yo itilize nan ansyen Max10 laample desen. Lage 14.1 la gen nouvo ansyenampdesen ki demontre:
- Max 10 mòd dòmi, pou aplikasyon pou pouvwa ki ba
- I/O analòg pou devlopè ki vle sèvi ak ADC entegre yo
- Kapasite konfigirasyon doub soti nan memwa flash konfigirasyon Max 10 sou-chip la Cyclone® V ak ArriaV SoC konsepsyon referans sistèm an lò (GSRDs) yo te mete ajou tou pou sipòte degaje 14.1 ACDS ak SoC EDS yo, sa vle di ke yo pral otomatikman enkli SoC la. lojisyèl fikse nan 14.1 tankou solisyon an PLL nan preloader la.
Sipò pou lame 64-Bit amelyore
Nan lage sa a, yo te ajoute kapasite 64-bit nan zouti sa yo:
- 64-bit nios2-gdb-sèvè
- 64-bit nios2-flash-pwogramè
- 64-bit nios2-tèminal
Nòt: Nan ACDS, omwen de sèvè GDB ak de pwogramasyon flash yo anbake.
Amelyorasyon nan anviwònman an Eclipse
Anviwònman Eclipse la te ajou nan vèsyon 4.3 pou pote benefis ki genyen nan nouvo anviwònman an nan suite devlopman Nios II. Gen diferans opsyon liy lòd ant GCC v4.8.3 ak vèsyon an te deja sipòte. Si ou gen yon pwojè ki egziste deja ki te kreye ak yon vèsyon anvan, ou bezwen mete ajou make ou afiles oswa rejenere pake sipò tablo ou (BSP). Free Software Foundation bay telechajman ki disponib anba GCC Download ak nòt konplè GCC yo disponib anba GCC Releases.
Enfòmasyon ki gen rapò http://gcc.gnu.org/
Amelyorasyon nan chèn zouti GNU Nios II
Yo amelyore zouti sa yo:
- GCC pou vèsyon 4.8.3
- Optimizasyon tan lyen ([flto]) pèmèt
- GDB pou vèsyon 7.7
- newlib nan vèsyon 1.18
Anviwònman konstriksyon sou platfòm lame fenèt la te optimize pou bay tan konstriksyon pi rapid. Pou egzanpample, bati debaz la webaplikasyon sèvè kounye a pran yon tyè nan tan li te konn fè a.
Sipò adisyonèl pou Max10
Nan lage sa a, gen sipò ajoute pou Max10 atravè adisyon inisyalizasyon memwa ak sipò bootload pou memwa flash itilizatè a. Gen yon vèsyon beta nan yon nouvo file sèvis piblik konvèsyon, ki rele alt-file-konvèti, ki fè li pi fasil jwenn done ou nan fòma ki kòrèk la pou chaje nan flash.
Amelyorasyon nan periferik IP EPCQ la
Lojisyèl HAL ak sipò bootloader pou modènize periferik IP mou EPCQ yo te ajoute. Nwayo IP EPCQ la te modènize pou ajoute sipò pou mòd x4 ak aparèy L, ki bay aksè pi vit nan aparèy EPCQ soti nan Nios oswa lòt mèt ki baze sou FPGA.
Nios II EDS v14.0 Mizajou
Sipò pou lame 64-Bit
Nios II Software Build Tools (SBT) v14.0 sipòte sèlman sistèm lame 64-bit.
Nòt: Lame 32-bit yo pa sipòte ankò.
Yo te deplase sèvis piblik Nios II sa yo nan pwodwi Quartus II:
- nios2-gdb-sèvè
- nios2-flash-programmer
- nios2-tèminal
Tcheke pile nan tan exécuter
Nan vèsyon pi bonè Nios II EDS a, si yo te pèmèt tcheke pile nan tan kouri, sistèm Nios II a ta ka vin pa reponn. Pwoblèm sa a rezoud nan v14.0.
Sipò pou sote long
Nan vèsyon pi bonè Nios II EDS a, du a pa t kòrèkteman sipòte so long (andeyò yon seri adrès 256-MB). Pwoblèm sa a rezoud nan v14.0
Floating Point Materyèl 2 sipò
Pou sipòte totalman Floating Point Hardware 2, ou dwe rekonpile bibliyotèk newlib C la. Nan Nios II EDS v13.1, linker a echwe pou lyen bibliyotèk C recompiled la ak aplikasyon an. Pwoblèm sa a rezoud nan v14.0.
Qsys Bridge Sipò
Apati v14.0, Nios II EDS sipòte Address Span Extender ak nwayo IRQ Bridge.
Sipò pou processeur Nios II Gen2
Nwayo processeur Nios II Gen2
Nan v14.0, nwayo processeur Nios II a gen ladann yon preview aplikasyon nwayo processeur Nios II Gen2, sipòte dènye fanmi aparèy Altera yo. Nwayo processeur Nios II Gen2 la bay gwosè ak pèfòmans ki sanble ak orijinal Nios II processeur a, epi li konpatib ak kòd processeur Nios II Classic nan nivo binè. Flux zouti ak HAL genyen opsyon pou sipòte karakteristik Nios II Gen2. Flux travay la pou jenere BSP ak lojisyèl bati se menm bagay la, men BSP ki te pwodwi pou processeur Nios II Classic la dwe rejenere.
Sipò HAL pou processeur Nios II Gen2
Nios II Hardware Abstraction Layer (HAL) pwolonje pou sipòte karakteristik Nios II Gen2 sa yo:
- Yon seri adrès 32-bit
- Rejyon memwa periferik (uncached).
- Pwoteksyon ECC sou kachèt done ak TCM nan nwayo Nios II/f
Nwayo processeur Nios II Gen2 ak sipò MAX 10 FPGA
Aparèy MAX 10 FPGA yo sipòte pa processeur Nios II Gen2, men pa processeur Nios II Classic la. Pou aplike yon sistèm Nios II sou yon aparèy MAX 10, ou dwe itilize nwayo processeur Nios II Gen2 la. Eleman memwa Flash Altera On-chip la, ki te prezante nan 14.0, pèmèt Avalon-MM aksè nan memwa flash itilizatè sou-chip MAX 10. Avèk eleman sa a, fotokopye bòt Nios II a ka kopye kòd nan RAM nan memwa flash itilizatè MAX 10 la. 1.4.6.3.2. Sipò zouti pou MAX 10 FPGA HAL la ajoute sipò chofè debaz pou konvètisè analòg pou dijital MAX 10 (A/D). Yo mete ajou sèvis piblik pou pwogramasyon aparèy Altera pou sipòte pwogramasyon memwa flash itilizatè MAX 10 la.
Ki nouvo nan v14.0a10: processeur Nios II Gen2 ak sipò Arria 10 FPGA
Aparèy Arria 10 FPGA yo sipòte pa processeur Nios II Gen2, men se pa processeur Nios II klasik la. Pou aplike yon sistèm Nios II sou yon aparèy Arria 10, ou dwe itilize nwayo processeur Nios II Gen2 la.
Nios II EDS v13.1 Mizajou
GCC Upgrade nan 4.7.3
Nan v13.1, Nios II Software Build Tools (SBT) yo te mete ajou pou sipòte vèsyon v4.7.3 GCC. Gen diferans opsyon liy lòd ant GCC v4.7.3 ak vèsyon an te deja sipòte. Si ou gen yon pwojè ki egziste deja ki te kreye ak yon vèsyon anvan, ou bezwen mete ajou make ou afiles oswa rejenere pake sipò tablo ou (BSP).
Nòt: GCC v4.7.3 ajoute plizyè nouvo avètisman ak mesaj. Si ou te itilize opsyon nan liy kòmand -Werror nan vèsyon anvan an, ou ta ka wè erè inatandi ki te pwodwi pa nouvo avètisman yo. Pou plis detay sou aplikasyon Nios II GCC 4.7.3, al gade nan Nios II GNU toolchain upgrade soti nan GCC 4.1.2 rive nan GCC 4.7.3 nan baz Konesans Altera. Free Software Foundation bay yon gid pou transfè nan GCC 4.7, ki dokimante pwoblèm komen yo. Ou ka jwenn gid sa a sou GCC, GNU Compiler Collection, anba Porting to GCC 4.7. Nòt konplè GCC yo disponib anba GCC Releases.
Enfòmasyon ki gen rapò
- Altera Knowledge Base
- http://gcc.gnu.org/
Enhanced Floating Point Custom Enstriksyon Sipò
Nan v13.1, Qsys ajoute yon opsyon pou chwazi yon nouvo eleman seri enstriksyon koutim k ap flote, Floating Point Hardware 2. Pou pran avans.tage nan sipò lojisyèl pou Floating Point Hardware 2 enstriksyon yo, gen ladan altera_nios_custom_instr_floating_point_2.h, ki fòse GCC rele fonksyon matematik newlib (olye ke fonksyon matematik entegre GCC). Altera rekòmande pou w rekonpile newlib ak pou pi bon pèfòmans.
Nòt: Pa sèvi ak opsyon liy kòmand –mcustom -fpu-cfg pou GCC. Opsyon sa a pa sipòte Floating Point Hardware 2 enstriksyon yo. Zouti konstriksyon lojisyèl Nios II (SBT) ajoute kòmandman endividyèl -mcustom nan fè afile pou sipòte Floating Point Hardware 2 enstriksyon koutim yo.
Sipò ECC
Kòmanse nan v13.1, editè paramèt Nios II Processor la pèmèt ou pèmèt pwoteksyon ECC pou RAM yo nan nwayo processeur a ak kachèt enstriksyon an. Pa default, ECC pa pèmèt sou reset. Se poutèt sa, lojisyèl dwe pèmèt pwoteksyon ECC. Lojisyèl kapab tou enjekte erè ECC nan Bits done RAM yo pou sipòte tès pou moun kap okipe eksepsyon ECC ak otobis evènman an. Nios II Hardware Abstraction Layer (HAL) pwolonje pou sipòte inisyalizasyon ECC ak tretman eksepsyon.
Inivèsèl Boot Copier
Nan v13.1, Nios II kopye bòt yo ajou pou sipòte plis kalite aparèy flash. Kopieur bòt modènize a rele kopi inivèsèl bòt. Copyeur bòt Nios II la kopye binè aplikasyon yo soti nan aparèy flash nan memwa temèt. Memwa flash la mete deyò ak imaj FPGA nan adrès memwa ki pi ba a, ki te swiv pa imaj binè aplikasyon Nios II. Nan degaje pwodwi anvan yo, gwosè imaj FPGA yo te fiks pou chak fanmi aparèy. Sepandan, pou aparèy nan fanmi Cyclone V, Stratix V, ak Arria V, gwosè imaj la varye selon varyab sa yo:
- Kalite flash: Kwadwilatè-pwodiksyon (EPCQ) oswa yon sèl-pwodiksyon (EPCS) Aparèy Enhanced Programmable Configuration
- Kapasite aparèy Flash: 128 oswa 256 Mbits
- Konpresyon
- Serial periferik koòdone (SPI) konfigirasyon: ×1 oswa ×4
- Layout aparèy: sèl oswa kaskad
Li difisil pou kopieur bòt la idantifye konbinezon aktyèl la pou li ka itilize gwosè imaj ki apwopriye a, epi nenpòt algorithm ta ka echwe pou sipòte konfigirasyon nan lavni. Pou rezoud pwoblèm sa a, yo ajoute yon header nan imaj la FPGA pou presize gwosè imaj la. Lè w sèvi ak gwosè imaj ki soti nan header la, kopye inivèsèl bòt la ka travay ak nenpòt konfigirasyon flash nan aparèy aktyèl oswa nan lavni. Se sèvis piblik sof2flash la mete ajou pou sipòte kopi inivèsèl bòt la. Chanjman sa a pa gen enpak sou kapasite blòk kontwòl FPGA la pou pwograme otomatikman imaj FPGA la sou pouvwa a.
Pwoblèm li te ye ak Errata
Lis sa a gen pwoblèm li te ye ak errata, si genyen:
- Gen yon ti diferans nan konpòtman kachèt processeur Nios II Gen2 ki ta ka afekte devlopè ki chwazi pwofite konpòtman kachèt ki pa estanda processeurs klasik yo nan aplikasyon yo.
Enfòmasyon ki gen rapò
Altera Knowledge Base Pou plis enfòmasyon sou pwoblèm ak errata li te ye ak sou fason pou travay sou yo, chèche Altera Knowledge Base.
- Nios II Embedded Design Suite Release Nòt Voye Feedback
Dokiman / Resous
 |
Intel Nios II Embedded Design Suite Release Notes [pdfEnstriksyon yo Nios II, Embedded Design Suite Release Nòt, Nios II Embedded Design Suite Release Nòt, Design Suite Release Nòt |
