Intel FPGA Programmable Acceleration Card D5005 User Guide

Hōʻike kēia palapala i ka hoʻokō pololei ʻana i ka hoʻomanaʻo (DMA) Accelerator Functional Unit (AFU) a pehea e kūkulu ai i ka hoʻolālā e holo ma luna o ka lako a i ʻole ka simulation.

Hoʻolohe manaʻo

Loaʻa i ka poʻe i manaʻo ʻia nā mea hoʻomohala lako a i ʻole nā polokalamu e koi ana i kahi Accelerator Function (AF) e hoʻopaʻa i ka ʻikepili kūloko i ka hoʻomanaʻo i hoʻopili ʻia me ka polokalamu Intel FPGA.

Nā ʻaha kūkā

Palapala Kuikahi

Kuikahi	wehewehe
#	Ma mua o kahi kauoha e hōʻike ana e hoʻokomo ʻia ke kauoha ma ke ʻano he kumu.
$	Hōʻike i kahi kauoha e hoʻokomo ʻia ma ke ʻano he mea hoʻohana.
ʻO kēia font	Filepaʻi ʻia nā inoa, nā kauoha, a me nā huaʻōlelo ma kēia font. Paʻi ʻia nā laina kauoha lōʻihi ma kēia font. ʻOiai hiki ke hoʻopili ʻia nā laina kauoha lōʻihi i ka laina aʻe, ʻaʻole ʻo ka hoʻihoʻi ʻana he ʻāpana o ke kauoha; mai kaomi komo.
	Hōʻike i ka kikokikona wahi e ʻike ʻia ma waena o nā bracket kihi e pono ke pani ʻia me kahi waiwai kūpono. Mai komo i nā pale kihi.

Acronyms

Acronyms	Hoʻonui	wehewehe
AF	Hana hoʻokē	Hoʻopili ʻia ke kiʻi ʻo Hardware Accelerator i hoʻokō ʻia ma ka logic FPGA e hoʻolalelale i kahi noi.
AFU	Hui Hana Hoʻoikaika	Hoʻokomo ʻia ʻo Hardware Accelerator i loko o ka logic FPGA e hoʻoiho i kahi hana helu no kahi noi mai ka CPU e hoʻomaikaʻi i ka hana.
API	ʻAno polokalamu polokalamu	He pūʻulu o nā wehewehe subroutine, protocols, a me nā mea hana no ke kūkulu ʻana i nā polokalamu polokalamu.
CCI-P	Inoa Cache Core	ʻO CCI-P ke kikowaena maʻamau a AFU e hoʻohana ai e kamaʻilio me ka mea hoʻokipa.
DFH	Ke poʻomanaʻo hiʻohiʻona	Hana i kahi papa inoa o nā poʻomanaʻo hiʻohiʻona e hāʻawi i kahi ala hiki ke hoʻohui i nā hiʻohiʻona.
*hoʻomau…*

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Acronyms	Hoʻonui	wehewehe
FIM	Luna Hooponopono FPGA	ʻO ka hāmeʻa FPGA e loaʻa ana ka FPGA Interface Unit (FIU) a me nā pilina waho no ka hoʻomanaʻo, ka pūnaewele, etc. Hoʻopili ka Accelerator Function (AF) me ka FIM i ka manawa holo.
FIU	FPGA Interface Unit	ʻO FIU kahi papa kuhikuhi kahua e hana nei ma ke ʻano he alahaka ma waena o nā kikowaena platform e like me PCIe*, UPI a me nā ʻaoʻao ʻaoʻao AFU e like me CCI-P.
MPF	Hale Hana Mea Hoʻomanaʻo	ʻO ka MPF he Papa Hana Kūleʻa (BBB) hiki i nā AFU ke hoʻohana no ka hoʻolako ʻana i nā hana hoʻoheheʻe ʻana i nā kaʻa CCI-P no nā kālepa me ka FIU.

Papa Huaolelo Holomua

Hoʻopaʻa wikiwiki no Intel® Xeon® CPU me FPGAs Glossary

Kau	Pōʻokoʻa	wehewehe
Intel® Acceleration Stack no Intel Xeon® CPU me nā FPGA	Hoʻopaʻa wikiwiki	ʻO kahi hōʻiliʻili o nā lako polokalamu, firmware, a me nā mea hana e hāʻawi ana i ka hoʻohui ʻana i hoʻokō ʻia ma waena o kahi Intel FPGA a me kahi kaʻina hana Intel Xeon.
Kāleka hoʻokēʻai polokalamu Intel FPGA	Intel FPGA PAC	Kāleka holo wikiwiki PCIe FPGA. Loaʻa i kahi FPGA Interface Manager (FIM) e hui pū me kahi kaʻina Intel Xeon ma luna o ka pahi PCIe.

DMA Accelerator Functional Unit Guide Guide: Intel FPGA Programmable Acceleration Card D5005

DMA AFU wehewehe

Hoʻolauna

ʻO ke komo ʻana i ka hoʻomanaʻo pololei (DMA) AFU exampe hōʻike ana pehea e hoʻokele ai i nā hoʻololi hoʻomanaʻo ma waena o ka mea hoʻokipa host a me ka FPGA. Hiki iā ʻoe ke hoʻohui i ka DMA AFU i kāu hoʻolālā e hoʻoneʻe i ka ʻikepili ma waena o ka hoʻomanaʻo hoʻokipa a me ka hoʻomanaʻo kūloko FPGA. Aia ka DMA AFU i nā submodules penei:

Hale Hana Mea Hoʻomanaʻo (MPF) Palena Hale Kumu (BBB)

Ke Kikowaena Cache Core (CCI-P) i ka Avalon® Memory-Mapped (Avalon-MM) Adapter
Pūnaehana hoʻāʻo DMA nona ka DMA BBB

Ua wehewehe ʻia kēia mau submodules ma ke kumuhana DMA AFU Hardware Components ma lalo nei.

ʻIke pili

ʻO ka DMA AFU Hardware Components ma ka ʻaoʻao 6
ʻO Avalon Interface Specifications

No ka ʻike hou aku e pili ana i ka protocol Avalon-MM, me nā kiʻi manawa no ka heluhelu a kākau ʻana i nā kālepa.

ʻO ka pūʻulu polokalamu DMA AFU

ʻO ka Intel Acceleration Stack no Intel Xeon CPU me ka pūʻolo FPGA file (*.tar.gz), me ka DMA AFU example. ʻO kēia exampHāʻawi ʻo le i kahi mea hoʻohana hoʻokele wahi. Hoʻohana ka polokalamu hoʻokipa i kēia mea hoʻokele e hoʻoneʻe ai ka DMA i ka ʻikepili ma waena o ka host a me ka hoʻomanaʻo FPGA. Loaʻa nā binaries hardware, nā kumu, a me ka mea hoʻohana i ka mea hoʻohana i ka papa kuhikuhi ma lalo nei: $OPAE_PLATFORM_ROOT/hw/samples/dma_afu . Ma mua o ka hoʻokolohua ʻana me ka DMA AFU, pono ʻoe e hoʻokomo i ka pūʻolo polokalamu Open Programmable Acceleration Engine (OPAE). E nānā i ka hoʻokomo ʻana i ka Pūʻulu Pūnaehana OPAE ma ka Intel Acceleration Stack Quick Start Guide no Intel FPGA Programmable Acceleration Card D5005 no nā ʻōlelo kuhikuhi. Aia pū kēia alakaʻi hoʻomaka wikiwiki i ka ʻike kumu e pili ana i ka Open Programmable Acceleration Engine (OPAE) a me ka hoʻonohonoho ʻana i kahi AFU. Ma hope o ka hoʻokomo ʻana i ka polokalamu Open Programmable Acceleration Engine (OPAE), e like meampLoaʻa ka palapala hoʻokipa a me ka mea hoʻokele kaʻa hoʻohana DMA AFU ma kēia papa kuhikuhi: $OPAE_PLATFORM_ROOT/hw/samples/dma_afu/sw. E holo i ka sampka palapala hoʻokipa, fpga_dma_test ma kāu ʻenehana Intel FPGA PAC D5005, e nānā i nā ʻanuʻu ma ka ʻāpana Ke holo nei i ka DMA AFU Example. Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā mālama ʻia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka ʻike. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku ʻo Intel e loaʻa i ka mana hou o nā kikoʻī hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

ʻIke pili

Ke alakaʻi hoʻomaka wikiwiki ʻo Intel Acceleration Stack no ka Intel FPGA Programmable Acceleration Card D5005
Ke hoʻokomo nei i ka pūʻolo lako polokalamu OPAE

ʻO nā mea lako lako DMA AFU

Hoʻopili ka DMA AFU me ka FPGA Interface Unit (FIU) a me ka hoʻomanaʻo FPGA. E nānā i ka FPGA Interface Manager Data Sheet no Intel FPGA Programmable Acceleration Card D5005 no nā kikoʻī kikoʻī o ka hoʻomanaʻo FPGA. ʻO ka ʻenehana i loaʻa i kēia manawa ke kuhikuhi nei i kēia hoʻonohonoho hoʻomanaʻo. Kākoʻo paha ka lako kamepiula i nā hoʻonohonoho hoʻomanaʻo like ʻole. Hiki iā ʻoe ke hoʻohana i ka DMA AFU e kope i ka ʻikepili ma waena o nā kumu a me nā wahi e hele ai:

ʻO ka mea hoʻokipa i ka mea hoʻomanaʻo FPGA
Mea hoʻomanaʻo FPGA i ka mea hoʻokipa

He ʻōnaehana hoʻolālā papahana, $OPAE_PLATFORM_ROOT/hw/samples/ dma_afu/hw/rtl/TEST_dma/ /dma_test_system.qsys hoʻokō i ka hapa nui o ka DMA

AFU. Hiki ke loaʻa kahi ʻāpana o ka DMA AFU i hoʻokō ʻia ma ka ʻōnaehana Platform Designer ma kēia aʻe

wahi:$OPAE_PLATFORM_ROOT/hw/samples/dma_afu/hw/rtl/TEST_dma/ Hiki iā ʻoe ke loaʻa ka DMA BBB ma kēia wahi:

$OPAE_PLATFORM_ROOT/hw/samples/dma_afu/hw/rtl/dma_bbb

DMA Accelerator Functional Unit Guide Guide: Intel FPGA Programmable Acceleration Card D5005

DMA AFU Hardware Block Diagram

Aia ka DMA AFU i nā modula kūloko e pili ana me ka FPGA Interface Unit (FIU):

Hoʻomanaʻo-Mapped IO (MMIO) Decoder Logic: ʻike i ka MMIO heluhelu a kākau i nā kālepa a hoʻokaʻawale iā lākou mai ke kahawai CCI-P RX 0 i hiki mai ai. ʻO kēia ka hōʻoia ʻana ʻaʻole hiki i ka holo ʻana o MMIO i ka MPF BBB a lawelawe ʻia e kahi ala kauoha MMIO kūʻokoʻa.
Mea Hana Hana Hoʻomanaʻo (MPF): Mālama kēia module i ka heluhelu ʻana i nā pane mai ka DMA e hoʻi i ke kauoha i hoʻopuka ʻia. Pono ka protocol Avalon-MM i nā pane heluhelu e hoʻi i ke kaʻina pololei.
CCI-P i Avalon-MM Adapter: Ua unuhi kēia module ma waena o nā hana CCI-P a me Avalon-MM, penei:
CCI-P i Avalon-MMIO Adapter: Ua unuhi kēia alahele i nā hana CCI-P MMIO i loko o nā kālepa Avalon-MM.
Avalon i ka CCI-P Host Adapter: Hoʻokumu kēia mau ala i nā ala heluhelu-wale a kākau wale no ka DMA e komo i ka hoʻomanaʻo hoʻokipa.
Pūnaehana Ho'āʻo DMA: Ke hana nei kēia module ma ke ʻano he wīwī a puni ka DMA BBB e hōʻike i nā haku DMA i ke koena o ka loiloi i ka AFU. Hāʻawi ia i ka pilina ma waena o ka DMA BBB a me ka CCI-P iā Avalon Adapter. Hāʻawi pū ia i ka pilina ma waena o ka DMA BBB a me nā waihona FPGA SDRAM kūloko.

ʻIke pili
Pepa ʻikepili FPGA Interface Manager no Intel FPGA Programmable Acceleration Card D5005

Pūnaehana hoʻāʻo DMA

Hoʻopili ka ʻōnaehana hoʻāʻo DMA i ka DMA BBB i ke koena o ka hoʻolālā FPGA me ka hoʻoponopono CCI-P a me ka hoʻomanaʻo FPGA kūloko.

ʻO ke kiʻi poloka ʻōnaehana hoʻāʻo DMA
Hōʻike kēia kiʻi poloka i nā mea i loko o ka ʻōnaehana hoʻāʻo DMA. Hōʻike ʻia ka ʻōnaehana hoʻāʻo DMA ma ke ʻano he poloka monolithic ma ke Kiʻi 1 ma ka ʻaoʻao 7.

Aia ka ʻōnaehana hoʻāʻo DMA i kēia mau modula kūloko:

ʻO ke alahaka ʻo Far Reach/Pipeline Bridge: He alahaka pipeline me ka latency hiki ke hoʻololi ʻia e hoʻokele i ka topology a hoʻomaikaʻi i ka hoʻolālā Fmax.

DMA AFU Device Feature Header (DFH): He DFH kēia no ka DMA AFU. Kuhi kēia DFH i ka DFH aʻe aia ma offset 0x100 (DMA BBB DFH).
Null DFH: Hoʻopau kēia ʻāpana i ka papa inoa pili DFH. Inā hoʻohui ʻoe i nā DMA BBB hou aʻe i ka hoʻolālā, e hōʻoia i ka helu helu kumu DFH null aia ma ka hope o ka DFH loulou-papa inoa.
MA Basic Building Block (BBB): Hoʻoneʻe kēia poloka i ka ʻikepili ma waena o ka mea hoʻokipa a me ka hoʻomanaʻo FPGA kūloko. Loaʻa iā ia ka hoʻomanaʻo hoʻokipa e komo i nā kaulahao wehewehe.

DMA BBB

Hoʻololi ka subsystem DMA BBB i ka ʻikepili mai ke kumu a i nā helu wahi e hoʻohana ai i nā kālepa Avalon-MM. Mālama ka mea hoʻokele DMA i ka DMA BBB ma ke komo ʻana i ka mana a me ka papa inoa kūlana o nā ʻāpana like ʻole i loko o ka ʻōnaehana. Mālama ka mea hoʻokele DMA i ka DMA BBB ma o ka hoʻohana ʻana i ka hoʻomanaʻo like ʻana e kamaʻilio i nā mea wehewehe wehewehe. Loaʻa ka DMA BBB i ka ʻikepili ma ka hoʻomanaʻo FPGA ma offset 0x0. Loaʻa ka DMA BBB i ka ʻikepili a me nā mea wehewehe i ka hoʻomanaʻo hoʻokipa ma offset 0x1_0000_0000_0000.

DMA BBB Mea Hoʻolālā Papahana Papa Hana
Hoʻokaʻawale kēia kiʻi poloka i kekahi mau cores IP Pipeline Bridge i loko.

DMA Accelerator Functional Unit Guide Guide: Intel FPGA Programmable Acceleration Card D5005

DMA AFU wehewehe

Hoʻokō nā mea i loko o ka DMA BBB Platform Designer i kēia mau hana:

Alahaka Loa/Pipeline Bridge: ʻO kahi alahaka pipeline me ka latency hiki ke hoʻololi ʻia e hoʻokele i ka topology a hoʻomaikaʻi i ka hoʻolālā Fmax.
MA BBB DFH: He poʻomanaʻo hiʻohiʻona kēia no ka DMA BBB. Kuhi kēia DFH i ka DFH aʻe i loaʻa ma offset 0x100 (Null DFH).
Mea wehewehe mua: He kuleana no ka lawe ʻana i nā mea wehewehe a hoʻoili iā lākou i ka Dispatcher. Ke hoʻopau ka hoʻololi DMA, loaʻa i ka frontend ka hoʻokumu kūlana mai ka Dispatcher a kākau hou i ka mea wehewehe i ka hoʻomanaʻo hoʻokipa.

Mea hoʻouna: Hoʻonohonoho kēia poloka i nā noi hoʻoili DMA i ke Kumu Heluhelu a Kākau.
Heluhelu Kumu: Na kēia poloka ke kuleana no ka heluhelu ʻana i ka ʻikepili mai ka hoʻomanaʻo a i ʻole ka hoʻomanaʻo FPGA kūloko a me ka hoʻouna ʻana iā ia ma ke ʻano he kahe ʻikepili iā Write Master.
Kākau Kumu: ʻO kēia poloka ke kuleana no ka loaʻa ʻana o ka ʻikepili streaming mai ka Read Master a kākau i nā ʻike i ka hoʻokipa a i ʻole ka hoʻomanaʻo FPGA kūloko.

E hoʻopaʻa inoa i ka palapala ʻāina a me nā wahi kikoʻī

Kākoʻo ka DMA AFU i ʻelua hoʻomanaʻo views: ʻO ka DMA view a me ka mea hookipa view. ʻO ka DMA view Kākoʻo ia i kahi kikowaena helu 49-bit. ʻO ka hapa haʻahaʻa o ka DMA view palapala 'āina i ka hoʻomanaʻo FPGA kūloko. ʻO ka hapa luna o ka DMA view palapala 'āina e hoʻokipa i ka hoʻomanaʻo. ʻO ka mea hoʻokipa view Aia nā papa inoa a pau i hiki ke loaʻa ma o MMIO e like me nā papa DFH, a me nā papa inoa mana/kūlana o nā ʻano IP like ʻole i hoʻohana ʻia i loko o ka DMA AFU. Hoʻopaʻa inoa ka MMIO i ka DMA BBB a me AFU e kākoʻo i ka 32- a me 64-bit komo. ʻAʻole kākoʻo ka DMA AFU i ka 512-bit MMIO komo. ʻO ka loaʻa ʻana i nā papa inoa Dispatcher i loko o ka DMA BBB he 32 bits (Descriptor frontend implement 64-bit registers).

Palapala Kakau DMA AFU

Hāʻawi ka palapala hoʻopaʻa inoa DMA AFU i nā helu kikoʻī o nā wahi āpau i loko o ka ʻāpana. Aia kēia mau papa inoa i ka host view no ka mea, ʻo ka mea hoʻokipa wale nō e hiki ke komo iā lākou.

Palapala Hoʻomanaʻo DMA AFU

ʻO nā hoʻopiʻi helu Byte	inoa	Span ma Bytes	wehewehe
0x0	DMA AFU DFH	0x40	Poʻomanaʻo hiʻohiʻona no ka DMA AFU. Ua ho'onohonoho 'ia ka ID_L i 0x9081f88b8f655caa a ua ho'onohonoho 'ia ka ID_H i 0x331db30c988541ea. Ua hoʻohālikelike ʻia ka DMA AFU DFH e kuhikuhi i ka offset 0x100 e ʻike ai i ka DFH aʻe (DMA BBB DFH). ʻAʻole pono ʻoe e hoʻololi i ka helu helu kumu o ka DMA AFU DFH no ka mea pono e loaʻa ma ka helu helu 0x0 e like me ka wehewehe ʻana e ka CCIP kikoʻī.
0x100	DMA BBB	0x100	Hōʻike i ka mana DMA BBB a me ke kūlana hoʻopaʻa inoa. Hiki iā ʻoe ke kuhikuhi i ka palapala hoʻopaʻa inoa DMA BBB no ka ʻike hou aku. I loko o ka DMA BBB ma ka offset 0 ka DMA BBB me kāna DFH pono'ī. Ua hoʻonohonoho ʻia kēia DFH e ʻimi i ka DFH aʻe ma offset 0x100 (NULL DFH). Inā hoʻohui ʻoe i nā BBB DMA hou aʻe, e hoʻokaʻawale iā lākou 0x100 a e hōʻoia i ka NULL DFH e hahai i ka DMA hope ma 0x100.
0x200	NULL DFH	0x40	Hoʻopau i ka papa inoa pili DFH. Hoʻonohonoho ʻia ka ID_L i 0x90fe6aab12a0132f a ua hoʻonohonoho ʻia ʻo ID_H i 0xda1182b1b3444e23. Ua hoʻohālikelike ʻia ka NULL DFH e lilo i DFH hope loa i ka lako. No kēia kumu aia ka NULL DFH ma kahi helu 0x200. Inā ʻoe e hoʻohui i nā DMA BBB hou i ka ʻōnaehana, pono ʻoe e hoʻonui i ka helu kumu NULL DFH e like me ia e noho ai ma ka helu kiʻekiʻe loa. ʻAʻole hoʻohana ka mea hoʻokele DMA a me ka palapala hoʻāʻo i kēia hāmeʻa.

E hoʻopaʻa inoa i ka palapala ʻāina a me nā wahi kikoʻī

Palapala Hoʻomanaʻo DMA BBB
ʻO nā helu helu byte ma lalo nei he mau offset pili mai ka helu kumu DMA BBB ma ka ʻōnaehana DMA AFU (0x100).

ʻO nā hoʻopiʻi helu Byte	inoa	Span ma Bytes	wehewehe
0x0	DMA BBB DFH	0x40	Poʻomanaʻo hiʻohiʻona no ka DMA AFU. Hoʻonohonoho ʻia ka ID_L i 0xa9149a35bace01ea a ua hoʻonohonoho ʻia ʻo ID_H i 0xef82def7f6ec40fc. Ua hoʻohālikelike ʻia ka DMA BBB DFH e kuhikuhi i 0x100 no ka offset DFH aʻe. Hiki i kēia offset hou ke lilo i DMA BBB ʻē aʻe, DFH ʻē aʻe (ʻaʻole i hoʻokomo ʻia i kēia hoʻolālā), a i ʻole ka NULL DFH.
0x40	Mea hoʻouna	0x40	awa hoʻomalu no ka mea hoʻouna. Hoʻohana ka mea hoʻokele DMA i kēia wahi e hoʻomalu i ka DMA a i ʻole e nīnau i kona kūlana.
0x80	Mea wehewehe mua	0x40	ʻO ka descriptor frontend kahi mea maʻamau e heluhelu i nā mea wehewehe mai ka hoʻomanaʻo o ka mea hoʻokipa a kākau hou i ka mea wehewehe i ka wā e pau ai ka hoʻoili DMA. Aʻo ka mea hoʻokele i ka ʻaoʻao mua kahi e noho ai ka mea wehewehe mua i ka hoʻomanaʻo hoʻomanaʻo a laila kamaʻilio ka mea hoʻokele mua me ka mea hoʻokele ʻoiai ʻo nā mea wehewehe i mālama ʻia i ka hoʻomanaʻo host.

DMA AFU Wahi Wahi

Hiki i ka mea hoʻokipa ke komo i nā papa inoa i helu ʻia ma ka Papa 4 ma ka ʻaoʻao 12 a me ka Papa 5 ma ka ʻaoʻao 13. Hiki i ka subsystem DMA BBB ke komo i ka wahi kikoʻī 49-bit piha. Aia ka hapa haʻahaʻa o kēia wahi helu wahi me nā hoʻomanaʻo FPGA kūloko. Aia ka hapa luna o kēia wahi helu wahi me ka hoʻomanaʻo hoʻomanaʻo host host 48-bit. Hōʻike kēia kiʻi i ka host a me DMA views o ka hoʻomanaʻo.

ʻO ka DMA AFU a me ka Host Views o ka hoomanao

Ke poʻo hiʻohiʻona o nā mea hana i hoʻopili ʻia

ʻO ka hoʻolālā DMA AFU exampAia ʻekolu mau poʻomanaʻo hiʻohiʻona (DFH) i hana i kahi papa inoa pili. Hiki i kēia papa inoa pili i nā sampka palapala noi e hoʻomaopopo i ka DMA AFU a me ka mea hoʻokele e hoʻomaopopo i ka DMA BBB. Aia ka papa inoa DFH i kahi NULL DFH ma ka hopena. ʻO ka hoʻokomo ʻana o ka DFH null ma ka hope o ka papa inoa pili e hiki ai iā ʻoe ke hoʻohui i nā DMA BBB hou aku i kāu hoʻolālā. Pono ʻoe e neʻe i ka NULL DFH i kahi helu ma hope o nā BBB ʻē aʻe. Manaʻo kēlā me kēia DMA BBB i ka DFH aʻe e loaʻa i 0x100 bytes mai ka helu kumu o ka BBB. Hōʻike kēia kiʻi i ka papa inoa pili no ka DMA AFU design example.

E hoʻopaʻa inoa i ka palapala ʻāina a me nā wahi kikoʻī

ʻO ke poʻo hiʻohiʻona hiʻohiʻona DMA AFU (DFH).

Ke Ana Hoʻohālike Polokalamu

Aia ka DMA AFU i kahi mea hoʻokele polokalamu hiki iā ʻoe ke hoʻohana i kāu noi hoʻokipa ponoʻī. ʻO ka fpga_dma.cpp a me fpga_dma.h fileAia ma kēia wahi e hoʻokō i ka mea hoʻokele polokalamu:$OPAE_PLATFORM_ROOT/hw/samples/dma_afu/sw Kākoʻo kēia mea hoʻokele i kēia mau hana:

API	wehewehe
fpgaCountDMACchannels	Nānā i ke kaulahao hiʻohiʻona no nā DMA BBB a helu i nā kaha āpau i loaʻa.
fpgaDMA wehe	Wehe i kahi lima i ke ala DMA.
fpgaDMAClose	Pani i kahi lima i ke ala DMA.
fpgaDMATransferInit	Hoʻomaka i kahi mea e hōʻike ana i ka hoʻoili DMA.
fpgaDMATransferReset	Hoʻonohonoho hou i ka mea hoʻoili DMA i nā waiwai paʻamau.
fpgaDMATransferDestroy	Hoʻopau i ka mea hoʻoili hoʻoili DMA.
fpgaDMATransferSetSrc	Hoʻonohonoho i ka helu kumu o ka hoʻoili. Pono kēia helu wahi he 64 paita i hoʻohālikelike ʻia.
fpgaDMATransferSetDst	Hoʻonohonoho i ka helu wahi o ka hoʻoili. Pono kēia helu wahi he 64 paita i hoʻohālikelike ʻia.
fpgaDMATransferSetLen	Hoʻonohonoho i ka lōʻihi o ka hoʻoili ʻana ma nā paita. No ka hoʻoili ʻole ʻana i ka ʻeke, pono ʻoe e hoʻonohonoho i ka lōʻihi o ka hoʻololi ʻana i ka nui o 64 paita. No ka hoʻoili packet, ʻaʻole ia he koi.
fpgaDMATransferSetTransferType	Hoʻonohonoho i ke ʻano hoʻoili. ʻO nā waiwai kānāwai: • HOST_MM_TO_FPGA_MM = TX (Hoʻokipa iā AFU) • FPGA_MM_TO_HOST_MM = RX (AFU e hoʻokipa)
fpgaDMATransferSetTransferCallback	Hoʻopaʻa inoa i ke kelepona no ka hoʻolaha ʻana i ka pau ʻana o ka hoʻoili asynchronous. Inā hōʻike ʻoe i kahi kelepona, hoʻi koke mai ka fpgaDMATransfer (hoʻololi ʻole). Inā ʻaʻole ʻoe e kuhikuhi i kahi callback, e hoʻi mai ka fpgaDMATransfer ma hope o ka pau ʻana o ka hoʻoili ʻana (ka hoʻoili ʻana a me ka pale ʻana).
fpgaDMATransferSetLast	Hōʻike i ka hoʻoili hope loa i hiki i ka DMA ke hoʻomaka i ka hana ʻana i nā hoʻoili i kiʻi mua ʻia. ʻO ka waiwai paʻamau he 64 nā hoʻololi i ka pipeline ma mua o ka hoʻomaka ʻana o ka DMA e hana i nā hoʻoili.
fpgaDMATransfer	Hana i kahi hoʻoili DMA.

No ka ʻike hou aku e pili ana i ka API, nā hoʻopaʻapaʻa hoʻokomo, a me nā manaʻo hoʻopuka, e nānā i ke poʻo file aia $OPAE_PLATFORM_ROOT/hw/samples/dma_afu/sw/fpga_dma.hIntel Corporation. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā mālama ʻia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka ʻike. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku ʻo Intel e loaʻa i ka mana hou o nā kikoʻī hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Ke Ana Hoʻohālike Polokalamu

No ka ʻike hou aku e pili ana i ka hoʻohana ʻana i ke ʻano hoʻohana hoʻokele polokalamu, e nānā i ka README file aia ma $OPAE_PLATFORM_ROOT/hw/samples/dma_afu/README.md

Holo DMA AFU Example

Ma mua o kou hoʻomaka ʻana:

Pono ʻoe e kamaʻāina me ka examples i ka Intel Acceleration Stack Quick Start Guide no Intel FPGA Programmable Acceleration Card D5005.
Pono ʻoe e wehewehe i kahi hoʻololi kaiapuni. Aia ka ʻano hoʻololi kaiapuni i ka mana Intel Acceleration Stack āu e hoʻohana nei:
- No ka mana o kēia manawa, e hoʻonoho i ka hoʻololi kaiapuni i $OPAE_PLATFORM_ROOT
Pono ʻoe e hoʻokomo i ka hale waihona puke Intel Threading Building Blocks (TBB) ʻoiai ke hilinaʻi nei ka mea hoʻokele DMA iā ia.
Pono ʻoe e hoʻonohonoho i ʻelua ʻaoʻao nui 1 GB e holo i ka sample palapala noi. $ sudo sh -c "echo 2> /sys/kernel/mm/hugepages/hugepages-1048576kB/ nr_hugepages"

Hana i kēia mau ʻanuʻu e hoʻoiho i ka bitstream DMA Accelerator Function (AF), e kūkulu i ka noi a me ka mea hoʻokele, a e holo i ka hoʻolālā example:

E hoʻololi i ka palapala noi DMA a me ka papa kuhikuhi hoʻokele: cd $OPAE_PLATFORM_ROOT/hw/samples/dma_afu/sw
E kūkulu i ka mea hoʻokele a me ka noi: hana

Hoʻoiho i ka DMA AFU bitstream: sudo fpgasupdate ../bin/dma_afu_unsigned.gbs
E hoʻokō i ka palapala hoʻokipa e kākau i ka 100 MB ma nā ʻāpana 1 MB mai ka hoʻomanaʻo hoʻomanaʻo a i ka hoʻomanaʻo ʻana o ka polokalamu FPGA a heluhelu hou ia: ./ fpga_dma_test -s 104857600 -p 1048576 -r mtom

ʻIke pili
ʻO Intel Acceleration Stack Quick Start Guide no ka Intel FPGA Programmable Acceleration Card D5005 Intel Corporation. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā mālama ʻia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka ʻike. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku ʻo Intel e loaʻa i ka mana hou o nā kikoʻī hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Ka houluulu ana i ka DMA AFU Example

No ka hoʻokumu ʻana i kahi kaiapuni kūkulu synthesis e hōʻuluʻulu i kahi AF, e hoʻohana i ke kauoha afu_synth_setup e like me kēia:

E hoʻololi i ka DMA AFU sampka papa kuhikuhi: $OPAE_PLATFORM_ROOT/hw/samples/dma_afu
E hana i ka papa kuhikuhi kūkulu hale: afu_synth_setup –source hw/rtl/filelist.txt build_synth

Mai ka papa kuhikuhi kūkulu synthesis i hana ʻia e afu_synth_setup, e hoʻokomo i kēia mau kauoha mai ka puka aniani e hoʻohua ai i AF no ka pae ʻenehana i manaʻo ʻia: cd build_synth run.sh Hoʻokumu ka run.sh AF generation script i ke kiʻi AF me ke kumu like. fileinoa e like me ka hoʻonohonoho kahua kahua o AFU file (.json) me ka .gbs suffix ma kahi:$OPAE_PLATFORM_ROOT/hw/samples/build_synth/dma_afu_s10.gbs Intel Corporation. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Hoʻohālike i ka AFU Example

Manaʻo ʻo Intel iā ʻoe e nānā i ka Intel Accelerator Functional Unit (AFU) Simulation Environment (ASE) alakaʻi hoʻomaka wikiwiki no kāu Intel FPGA PAC e kamaʻāina me ka hoʻohālikelike ʻana i nā ex like.amples a hoʻonohonoho i kou kaiapuni. Ma mua o kou hoʻomau ʻana i nā ʻanuʻu aʻe, e hōʻoia i ka hoʻonohonoho ʻana o ka hoʻololi kaiapuni OPAE_PLATFORM_ROOT i ka papa kuhikuhi hoʻonohonoho OPAE SDK. E hoʻopau i kēia mau ʻanuʻu e hoʻonohonoho i ka simulator hardware no ka DMA AFU:

E hoʻololi i ka DMA AFU sampka papa kuhikuhi: cd $OPAE_PLATFORM_ROOT/hw/samples/dma_afu

E hana i kahi kaiapuni ASE ma kahi papa kuhikuhi hou a hoʻonohonoho iā ia no ka hoʻohālikelike ʻana i kahi AFU: afu_sim_setup –source hw/rtl/filelist.txt build_ase_dir
E hoʻololi i ka papa kuhikuhi kūkulu ASE: cd build_ase_dir
E kūkulu i ka mea hoʻokele a me ka noi: hana

Hana simulation: hana sim

Sampka hopena mai ka mīkini simulator:

[SIM] ** MANAʻO : MAMUA o ka holo ʻana i ka polokalamu polokalamu ** [SIM] E hoʻonoho i ka env(ASE_WORKDIR) ma ka pahu kahi e holo ai ka noi (kopi-a-paʻi) => [SIM] $SHELL | Holo:[SIM] ———+————————————————— [SIM] bash/zsh | hoʻokuʻu aku iā ASE_WORKDIR=$OPAE_PLATFORM_ROOT/hw/samples/dma_afu/ase_mkdir/hana [SIM] tcsh/csh | setenv ASE_WORKDIR $OPAE_PLATFORM_ROOT/hw/samples/dma_afu/ase_mkdir/work [SIM] No kekahi $SHELL ʻē aʻe, e nīnau i kāu luna Linux [SIM] [SIM] Mākaukau no ka hoʻohālikelike… [SIM] E kaomi iā CTRL-C e pani i ka simulator…

E hoʻopau i nā ʻanuʻu aʻe e hōʻuluʻulu a hoʻokō i ka polokalamu DMA AFU i loko o ke kaiapuni hoʻohālikelike:

E wehe i kahi puka makani hoʻopau hou.
E hoʻololi i ka papa kuhikuhi i: cd $OPAE_PLATFORM_ROOT/hw/samples/dma_afu/sw

Hoʻohālike i ka AFU Example

E kope i ke kaula hoʻonohonoho kaiapuni (e koho i ke kaula kūpono no kāu pūpū) mai nā ʻanuʻu ma luna o ka hoʻohālikelike ʻenehana a hiki i ka puka makani. E nānā i kēia mau laina ma ka sample hoʻopuka mai ka mīkini simulator. [SIM] bash/zsh | hoʻokuʻu aku iā ASE_WORKDIR=$OPAE_PLATFORM_ROOT/hw/samples/dma_afu/build_ase_dir/work [SIM] tcsh/csh | setenv ASE_WORKDIR $OPAE_PLATFORM_ROOT/hw/samples/dma_afu/build_ase_dir/work
E hōʻuluʻulu i ka lako polokalamu: $ make USE_ASE=1

E hoʻokō i ka palapala hoʻokipa e kākau i ka 4 KB ma 1 mau ʻāpana KB mai ka hoʻomanaʻo hoʻomanaʻo hoʻi i ka hoʻomanaʻo ʻana o ka polokalamu FPGA ma ke ʻano loopback: ./ fpga_dma_test -s 4096 -p 1024 -r mtom

ʻIke pili
ʻO Intel Accelerator Functional Unit (AFU) Simulation Environment (ASE) alakaʻi hoʻohana wikiwiki

ʻO ka hoʻomaikaʻi ʻana i ka hana DMA

ʻO ka hoʻokō ʻana i ka NUMA (non-uniform memory access) i ka fpga_dma_test.cpp e hiki ai i ka mea hana ke komo wikiwiki i kona hoʻomanaʻo kūloko ma mua o ka loaʻa ʻana o ka hoʻomanaʻo kūloko ʻole (memo kūloko i kahi kaʻina hana ʻē aʻe). Hōʻike ʻia kahi hoʻonohonoho NUMA maʻamau ma ke kiʻikuhi ma lalo nei. Hōʻike ka ʻike kūloko i ke komo ʻana mai kahi kumu a i ka hoʻomanaʻo kūloko a i ke kumu like. Hōʻike ka ʻaoʻao mamao i ke ala i lawe ʻia i ka wā e komo ai kahi kumu ma Node 0 i ka hoʻomanaʻo e noho ana i ka hoʻomanaʻo kūloko i Node 1.

Hoʻonohonoho NUMA maʻamau

E hoʻohana i kēia code no ka hoʻokō ʻana i ka loiloi NUMA i kāu noi hoʻāʻo:

// E hoʻonohonoho i ka pilina kūpono inā noi ʻia inā (cpu_affinity || memory_affinity) {unsigned dom = 0, bus = 0, dev = 0, func = 0; fpga_properties props;int retval; #if(FPGA_DMA_DEBUG)char str[4096]; #endifres = fpgaGetProperties(afc_token, &props); ON_ERR_GOTO(res, out_destroy_tok, “fpgaGetProperties”); res = fpgaPropertiesGetBus(props, (uint8_t *) & bus);ON_ERR_GOTO(res, out_destroy_tok, “fpgaPropertiesGetBus”); res = fpgaPropertiesGetDevice(props, (uint8_t *) & dev);ON_ERR_GOTO(res, out_destroy_tok, “fpgaPropertiesGetDevice”) res = fpgaPropertiesGetFunction(props, (uint8_t *) & func);ON_ERR_GOTO(ygaPropertiesGetDevice) // E huli i ka mea hana mai ka topology hwloc_topology_t topology; hwloc_topology_init(&topology); hwloc_topology_set_flags(topology, HWLOC_TOPOLOGY_FLAG_IO_DEVICES);Intel Corporation. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka ʻike. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku ʻo Intel e loaʻa i ka mana hou o nā kikoʻī hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

ʻO ka hoʻomaikaʻi ʻana i ka hana DMA

hwloc_topology_load(topology); hwloc_obj_t obj = hwloc_get_pcidev_by_busid(topology, dom, bus, dev, func); hwloc_obj_t obj2 = hwloc_get_non_io_ancestor_obj(topology, obj); #inā (FPGA_DMA_DEBUG) hwloc_obj_type_snprintf(str, 4096, obj2, 1); printf(“%s\n”, str);hwloc_obj_attr_snprintf(str, 4096, obj2, ” :: “, 1);printf(“%s\n”, str); hwloc_bitmap_taskset_snprintf(str, 4096, obj2->cpuset); printf("ʻO ka CPUSET ka %s\n", str); hwloc_bitmap_taskset_snprintf(str, 4096, obj2->nodeset); printf("ʻO NODESET ka %s\n", str);#endif inā (memory_affinity) { #inā HWLOC_API_VERSION > 0x00020000 hoʻihoʻi = hwloc_set_membind(topology, obj2->nodeset,HWLOC_MEMBIND_THREDM_AD_MEMBIND_THREMED_MEMBIND | #else retval =hwloc_set_membind_nodeset(topology, obj2->nodeset, HWLOC_MEMBIND_THREAD,HWLOC_MEMBIND_MIGRATE); #endifON_ERR_GOTO(hoʻihoʻi, out_destroy_tok, “hwloc_set_membind”); } ina (cpu_affinity) { retval = hwloc_set_cpubind(topology, obj2->cpuset, HWLOC_CPUBIND_STRICT); ON_ERR_GOTO(hoʻihoʻi, out_destroy_tok, "hwloc_set_cpubind"); } }

DMA Accelerator Functional Unit Alakaʻi Archives

Manaʻo Intel Acceleration Stack	Alakaʻi mea hoʻohana (PDF)
2.0	DMA Accelerator Functional Unit (AFU) alakaʻi hoʻohana

Moʻolelo Hoʻoponopono Hou no ka DMA Accelerator Functional Unit Guide

Palapala Palapala

ʻO Intel Acceleration Pūʻulu Pūʻulu

Nā hoʻololi

2020.08.03

2.0.1 (kākoʻo ʻia me Intel

ʻO Quartus® Prime Pro Edition Edition 19.2)

Hoʻoponopono i ke kiʻi AF file inoa ma ka pauku Ka houluulu ana i ka DMA AFU Example.

2020.04.17

2.0.1 (kākoʻo ʻia me Intel

ʻO Quartus Prime Pro Edition Edition 19.2)

Hoʻoponopono i kahi ʻōlelo ma Hoʻolohe manaʻo pauku.

2020.02.20

2.0.1 (kākoʻo ʻia me Intel

ʻO Quartus Prime Pro Edition Edition 19.2)

Ua paʻa ka typo.

2019.11.04

2.0.1 (kākoʻo ʻia me Intel

ʻO Quartus Prime Pro Edition Edition 19.2)

• Hoʻololi i ka fpgaconf me ka fpgasupdate i ka hoʻonohonoho ʻana i ka FPGA me ka AFU prebuild ma ka ʻāpana. Ke holo nei i ka DMA AFU Example.

• Pākuʻi ʻia ke poʻo inoa Intel FPGA Programmable Acceleration Card D5005 i ke poo palapala.

• Hoʻololi kaiapuni i hoʻohui ʻia $OPAE_PLATFORM_ROOT.

• ʻāpana i hoʻololi ʻia Ke Ana Hoʻohālike Polokalamu no nā hoʻoponopono liʻiliʻi.

• Hoʻohui hou i ka ʻāpana Ka houluulu ana i ka DMA AFU Example.

• ʻāpana i hoʻololi ʻia ʻO ka hoʻomaikaʻi ʻana i ka hana DMA no nā hoʻoponopono liʻiliʻi.

2019.08.05

2.0 (kākoʻo ʻia me Intel

ʻO Quartus Prime Pro Edition 18.1.2)

Hoʻokuʻu mua.

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā mālama ʻia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka ʻike. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku ʻo Intel e loaʻa i ka mana hou o nā kikoʻī hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe.

Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Palapala / Punawai

Intel FPGA Programmable Acceleration Card D5005 [pdf] Ke alakaʻi hoʻohana
FPGA Kāleka Hoʻoikaika Hoʻolalelale, D5005, Kāleka Hoʻolalelale Polokalamu FPGA D5005, DMA Accelerator Functional Unit

Nā kuhikuhi

Palapala Hoʻohana

Intel FPGA Programmable Acceleration Card D5005

No keia Palapala

DMA AFU wehewehe

E hoʻopaʻa inoa i ka palapala ʻāina a me nā wahi kikoʻī

Palapala Kakau DMA AFU

E hoʻopaʻa inoa i ka palapala ʻāina a me nā wahi kikoʻī

Ke Ana Hoʻohālike Polokalamu

Holo DMA AFU Example

Ka houluulu ana i ka DMA AFU Example

Hoʻohālike i ka AFU Example

ʻO ka hoʻomaikaʻi ʻana i ka hana DMA

DMA Accelerator Functional Unit Alakaʻi Archives

Moʻolelo Hoʻoponopono Hou no ka DMA Accelerator Functional Unit Guide

Palapala / Punawai

Nā kuhikuhi

Waiho i kahi manaʻo

Hoʻopau i ka pane