Intel 750856 Agilex FPGA Development Board

Informace o produktu

Tento referenční návrh je pro vývojovou desku Intel Agilex F-Series FPGA. Využívá externí konfigurační řadič Intel FPGA IP Partial Reconfiguration a má jednoduchou oblast PR. Nastavení hardwaru externího hostitele zařízení Intel Agilex se skládá z externího zařízení (Helper FPGA), DUT FPGA a vašeho externího hostitele. Hostitelský design v externím zařízení je zodpovědný za hostování procesu PR. Piny PR se používají k připojení obou zařízení a mohou to být libovolné dostupné uživatelské I/O.

Návod k použití produktu

Konfigurace externího hostitele

Chcete-li provést konfiguraci externího hostitele, postupujte takto:

1. Vytvořte návrh hostitele v externím zařízení, které bude hostit proces PR.
2. Připojte piny PR z externího zařízení k externímu konfiguračnímu řadiči Intel FPGA IP Partial Reconfiguration v DUT FPGA.
3. Streamujte konfigurační data z návrhu hostitele na piny streamovacího rozhraní Intel Agilex Avalon, které odpovídají signálům PR handshaking z IP.

Částečná rekonfigurace pomocí provozu konfiguračních pinů

Následující sekvence popisuje operaci částečné rekonfigurace pomocí konfiguračních pinů:

1. Zajistěte pin pr_request připojený k externímu konfiguračnímu řadiči Intel FPGA IP Partial Reconfiguration.
2. IP vyžaduje obsazovací signál, který indikuje, že proces PR probíhá (volitelné).
3. Pokud je konfigurační systém připraven na operaci PR, je aktivován pin avst_ready, což znamená, že je připraven přijímat data.
4. Streamujte konfigurační data PR přes piny avst_data a pin avst_valid podle specifikace streamování Avalon pro přenos dat s protitlakem.
5. Streamování se zastaví, když je pin avst_ready zrušen.
6. Deaktivujte pin avst_ready, abyste označili, že pro operaci PR nejsou potřeba žádná další data.
7. Částečná rekonfigurace externího konfiguračního řadiče Intel FPGA IP deaktivuje signál obsazení, aby indikoval konec procesu (volitelné).

Částečná rekonfigurace pomocí konfiguračních kolíků (externí hostitel) Referenční návrh

Tato aplikační poznámka demonstruje částečnou rekonfiguraci prostřednictvím konfiguračních pinů (externí hostitel) na vývojové desce Intel® Agilex® F-Series FPGA.

Referenční design skončilview

Funkce částečné rekonfigurace (PR) vám umožňuje dynamicky překonfigurovat část FPGA, zatímco zbývající návrh FPGA nadále funguje. Můžete vytvořit více personas pro konkrétní oblast ve vašem návrhu, které neovlivní provoz v oblastech mimo tuto oblast. Tato metodika je účinná v systémech, kde více funkcí časově sdílí stejné prostředky zařízení FPGA. Aktuální verze softwaru Intel Quartus® Prime Pro Edition zavádí nový a zjednodušený tok kompilace pro částečnou rekonfiguraci. Tento referenční návrh Intel Agilex využívá externí konfigurační řadič Intel FPGA IP Partial Reconfiguration a má jednoduchou oblast PR.

Nastavení hardwaru externího hostitele zařízení Intel Agilex

Konfigurace externího hostitele

V konfiguraci externího hostitele musíte nejprve vytvořit návrh hostitele v externím zařízení, které bude hostit proces PR, jak ukazuje Intel Agilex Device External Host Hardware Setup. Návrh hostitele přenáší konfigurační data na piny streamovacího rozhraní Intel Agilex Avalon, které odpovídají signálům PR handshaking, které přicházejí z externího konfiguračního řadiče Intel FPGA IP pro částečnou rekonfiguraci. Piny PR, které používáte k připojení obou zařízení, mohou být libovolné dostupné uživatelské I/O.

Následující sekvence popisuje částečnou rekonfiguraci pomocí operace konfiguračních pinů:

1. Nejprve aktivujte pin pr_request, který je připojen k externímu konfiguračnímu řadiči Intel FPGA IP Partial Reconfiguration.
2. IP vyžaduje obsazovací signál, který indikuje, že proces PR probíhá (volitelné).
3. Pokud je konfigurační systém připraven podstoupit operaci PR, je potvrzen pin avst_ready, což znamená, že je připraven přijímat data.
4. Začněte streamovat konfigurační data PR přes piny avst_data a pin avst_valid, přičemž dodržujte specifikaci streamování Avalon pro přenos dat s protitlakem.
5. Streamování se zastaví vždy, když je pin avst_ready zrušen.
6. Po streamování všech konfiguračních dat je pin avst_ready zrušen, což znamená, že pro provoz PR nejsou potřeba žádná další data.
7. Částečná rekonfigurace externího konfiguračního řadiče Intel FPGA IP dezertuje obsazovací signál, aby indikoval konec procesu (volitelné).
8. Můžete zkontrolovat piny pr_done a pr_error, abyste potvrdili, zda byla operace PR úspěšně dokončena. Pokud dojde k chybě, jako je selhání kontroly verze a kontroly autorizace, operace PR se ukončí.

Související informace

• Vývojová sada Intel Agilex F-Series FPGA Web Strana
• Uživatelská příručka Intel Agilex F-Series FPGA Development Kit
• Uživatelská příručka Intel Quartus Prime Pro Edition: Částečná rekonfigurace

Částečná rekonfigurace Externí konfigurační řadič Intel FPGA IP
K použití konfiguračních kolíků pro streamování dat PR pro provoz PR je vyžadován externí konfigurační řadič částečné rekonfigurace. Musíte připojit všechny porty nejvyšší úrovně externího konfiguračního řadiče Intel FPGA IP na nejvyšší úrovni k pinu pr_request, aby bylo umožněno navázání spojení hostitele se správcem zabezpečeného zařízení (SDM) z jádra. SDM určuje, jaké typy konfiguračních pinů použít, podle vašeho nastavení MSEL.

Částečná rekonfigurace Externí konfigurační řadič Intel FPGA IP

Částečná rekonfigurace Nastavení parametrů externího konfiguračního řadiče

Parametr	Hodnota	Popis
Povolit zaneprázdněné rozhraní	Umožnit or Zakázat	Umožňuje povolit nebo zakázat rozhraní Busy, které udává signál, že během externí konfigurace probíhá zpracování PR. Výchozí nastavení je Zakázat.

Částečná rekonfigurace Porty externího konfiguračního řadiče

Název portu	Šířka	Směr	Funkce
pr_request	1	Vstup	Označuje, že proces PR je připraven začít. Signál je kanál, který není synchronní s žádným hodinovým signálem.
pr_error	2	Výstup	Označuje chybu částečné rekonfigurace.: • 2'b01 – obecná chyba PR • 2'b11 – chyba nekompatibilního bitového toku Tyto signály jsou kanály, které nejsou synchronní s žádným zdrojem hodin.
pr_hotovo	1	Výstup	Označuje, že proces PR je dokončen. Signál je kanál, který není synchronní s žádným hodinovým signálem.
start_addr	1	Vstup	Určuje počáteční adresu dat PR v Active Serial Flash. Tento signál aktivujete výběrem jednoho z nich Avalon®-SVATÝ or Aktivní seriál pro Povolte piny Avalon-ST nebo aktivní sériové piny parametr. Signál je kanál, který není synchronní s žádným hodinovým signálem.
resetovat	1	Vstup	Aktivní vysoký, synchronní resetovací signál.
out_clk	1	Výstup	Zdroj hodin, který generuje z interního oscilátoru.
zaneprázdněný	1	Výstup	IP aktivuje tento signál, aby indikoval probíhající přenos dat PR. Tento signál aktivujete výběrem Umožnit pro Povolit zaneprázdněné rozhraní parametr.

Požadavky na referenční design

Použití tohoto referenčního návrhu vyžaduje následující:

• Instalace Intel Quartus Prime Pro Edition verze 22.3 s podporou pro rodinu zařízení Intel Agilex.
• Připojení k vývojové desce Intel Agilex F-Series FPGA na pracovním stole.
• Stáhnout design exampk dispozici v následujícím umístění: https://github.com/intel/fpga-partial-reconfig.

Chcete-li stáhnout design exampten:

1. Klikněte na Klonovat nebo stáhnout.
2. Klikněte na Stáhnout ZIP. Rozbalte soubor fpga-partial-reconfig-master.zip file.
3. Přejděte do podsložky tutorials/agilex_external_pr_configuration a získejte přístup k referenčnímu návrhu.

Návod k referenčnímu designu

Následující kroky popisují implementaci částečné rekonfigurace pomocí konfiguračních pinů (externí hostitel) na vývojové desce Intel Agilex F-Series FPGA:

• Krok 1: Začínáme
• Krok 2: Vytvoření návrhového oddílu
• Krok 3: Přidělování oblastí umístění a směrování
• Krok 4: Přidání IP externího konfiguračního řadiče částečné rekonfigurace
• Krok 5: Definování osob
• Krok 6: Vytváření revizí
• Krok 7: Sestavení základní revize
• Krok 8: Příprava revizí implementace PR
• Krok 9: Programování desky

Krok 1: Začínáme
Chcete-li zkopírovat referenční návrh files vaším pracovním prostředím a zkompilujte si plochý design s blikajícím osvětlením:

1. Vytvořte si ve svém pracovním prostředí adresář agilex_pcie_devkit_blinking_led_pr.
2. Zkopírujte staženou podsložku tutorials/agilex_pcie_devkit_blinking_led/flat do adresáře agilex_pcie_devkit_blinking_led_pr.
3. V softwaru Intel Quartus Prime Pro Edition klepněte na File ➤ Otevřete projekt a vyberte blinking_led.qpf.
4. Chcete-li vypracovat hierarchii plochého návrhu, klepněte na Zpracování ➤ Start ➤ Spustit analýzu a syntézu. Případně na příkazovém řádku spusťte následující příkaz: quartus_syn blinking_led -c blinking_led

Vytvoření návrhového oddílu

Musíte vytvořit návrhové oddíly pro každou oblast PR, kterou chcete částečně překonfigurovat. Následující kroky vytvoří návrhový oddíl pro instanci u_blinking_led.

Vytváření návrhových oddílů

1. Klepněte pravým tlačítkem na instanci u_blinking_led v Navigátoru projektu a klepněte na položku Návrh oddílu ➤ Rekonfigurovatelné. Vedle každé instance, která je nastavena jako oddíl, se zobrazí ikona návrhového oddílu.
2. Klepněte na Přiřazení ➤ Okno Návrh oddílů. V okně se zobrazí všechny návrhové oddíly v projektu.
3. Upravte název oddílu v okně Design Partitions poklepáním na název. Pro tento referenční návrh přejmenujte název oddílu na pr_partition
   • Poznámka: Když vytvoříte oddíl, software Intel Quartus Prime automaticky vygeneruje název oddílu na základě názvu instance a cesty hierarchie. Tento výchozí název oddílu se může u každé instance lišit.
4. Chcete-li exportovat finalizovanou statickou oblast z kompilace základní revize, poklepejte na položku root_partition v okně Post Final Export File a zadejte blikající_led_static. gdb.

Export konečného snímku příspěvku v okně návrhových oddílůOvěřte, že soubor blinking_led.qsf obsahuje následující přiřazení odpovídající vašemu rekonfigurovatelnému návrhovému oddílu:

Související informace
„Create Design Partitions“ v Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration

Přidělení oblasti umístění a směrování pro oblast PR
Pro každou základní revizi, kterou vytvoříte, tok návrhu PR umístí odpovídající osobní jádro do oblasti oddílu PR. Chcete-li najít a přiřadit oblast PR v půdorysu zařízení pro vaši základní revizi:

1. Klepněte pravým tlačítkem na instanci u_blinking_led v Navigátoru projektu a klepněte na Oblast logického zámku ➤ Vytvořit novou oblast logického zámku. Oblast se objeví v okně Logic Lock Regions Window.
2. Oblast umístění musí zahrnovat logiku blikající_led. Vyberte oblast umístění umístěním uzlu v Chip Planner. Klikněte pravým tlačítkem na název oblasti u_blinking_led v okně Logic Lock Regions a klikněte

Vyhledejte uzel ➤ Vyhledejte v Plánovači čipů. Oblast u_blinking_led je barevně odlišena

Umístění uzlu plánovače čipů pro blinking_led

1. V okně Logic Lock Regions určete souřadnice oblasti umístění ve sloupci Origin. Počátek odpovídá levému dolnímu rohu oblasti. Napřample, chcete-li nastavit oblast umístění se souřadnicemi (X1 Y1) jako (163 4), zadejte Počátek jako X163_Y4. Software Intel Quartus Prime automaticky vypočítá souřadnice (X2 Y2) (vpravo nahoře) pro oblast umístění na základě vámi určené výšky a šířky.
   • Poznámka: Tento výukový program používá souřadnice (X1 Y1) – (163 4) a výšku a šířku 20 pro oblast umístění. Definujte libovolnou hodnotu pro oblast umístění. Ujistěte se, že oblast pokrývá logiku blinking_led.
2. Povolte možnosti Reserved a Core-Only.
3. Poklepejte na možnost Oblast směrování. Zobrazí se dialogové okno Logic Lock Routing Region Settings.
4. Pro typ routování vyberte Pevné s rozšířením. Výběrem této možnosti se automaticky přiřadí délka rozšíření 2.
   • Poznámka: Oblast směrování musí být větší než oblast umístění, aby byla montérovi poskytnuta dodatečná flexibilita, když motor směruje různé osoby.

Okno oblastí logického zámkuOvěřte, že soubor blinking_led.qsf obsahuje následující přiřazení odpovídající vašemu plánování podlaží:

Související informace
„Půdorys návrhu částečné rekonfigurace“ v uživatelské příručce Intel Quartus Prime Pro Edition: Částečná rekonfigurace

Přidání externího konfiguračního řadiče pro částečnou rekonfiguraci Intel FPGA IP
Částečná rekonfigurace externího konfiguračního řadiče Intel FPGA IP se propojuje s řídicím blokem Intel Agilex PR pro správu zdroje bitového toku. Chcete-li implementovat externí konfiguraci, musíte tuto adresu IP přidat do svého návrhu. Chcete-li přidat externí konfigurační řadič částečné rekonfigurace, postupujte podle těchto kroků
Intel FPGA IP do vašeho projektu:

1. Do vyhledávacího pole Katalog IP zadejte Částečná rekonfigurace (Nástroje ➤ Katalog IP).
2. Poklepejte na částečná rekonfigurace External Configuration Controller Intel FPGA IP.
3. V dialogovém okně Vytvořit variantu IP zadejte external_host_pr_ip jako File název a potom klepněte na tlačítko Vytvořit. Zobrazí se editor parametrů.
4. Pro parametr Povolit zaneprázdněné rozhraní vyberte možnost Zakázat (výchozí nastavení). Pokud potřebujete tento signál použít, můžete nastavení přepnout na Povolit.

Povolte parametr Busy Interface Parameter v Editoru parametrů

1. Klikněte File ➤ Uložte a ukončete editor parametrů bez generování systému. Editor parametrů vygeneruje variaci IP adresy external_host_pr_ip.ip file a dodává file do projektu blinking_led. AN 991: Částečná rekonfigurace pomocí konfiguračních kolíků (externí hostitel) Referenční návrh 750856 | 2022.11.14. 991. XNUMX AN XNUMX:
   • Poznámka:
   • a. Pokud kopírujete soubor external_host_pr_ip.ip file z adresáře pr ručně upravte soubor blinking_led.qsf file zahrnout následující řádek: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Umístěte IP_FILE úkol po SDC_FILE přiřazení (blinking_led. dc) ve vašem blinking_led.qsf file. Toto uspořádání zajišťuje vhodné omezení jádra IP řadiče částečné rekonfigurace.
   • Poznámka: Chcete-li zjistit hodiny, .sdc file pro PR IP musí následovat jakýkoli .sdc, který vytváří hodiny, které používá jádro IP. Usnadníte tuto objednávku tím, že zajistíte, že .ip file pro PR jádro IP se objeví za libovolným .ip files nebo .sdc files, které používáte k definování těchto hodin v souboru .qsf file pro revizi vašeho projektu Intel Quartus Prime. Další informace naleznete v Uživatelské příručce k řešení částečné rekonfigurace IP.

Aktualizace designu nejvyšší úrovně

Chcete-li aktualizovat top.sv file s instancí PR_IP:

1. Chcete-li přidat instanci external_host_pr_ip do návrhu nejvyšší úrovně, odkomentujte následující bloky kódu v souboru top.sv file:

Definování Personas
Tento referenční návrh definuje tři samostatné osoby pro jeden oddíl PR. Chcete-li definovat a zahrnout persony do vašeho projektu:

1. Vytvořte tři SystemVerilog files, blinking_led.sv, blinking_led_slow.sv a blinking_led_empty.sv ve vašem pracovním adresáři pro tři osoby.

Reference Design Personas

Poznámka:

• blinking_led.sv je již k dispozici jako součást filezkopírujete z podadresáře flat/. Toto můžete jednoduše znovu použít file.
• Pokud vytvoříte SystemVerilog filez textového editoru Intel Quartus Prime, vypněte možnost Přidat file na aktuální možnost projektu, při ukládání files.

Vytváření revizí

Průběh návrhu PR využívá funkci revizí projektu v softwaru Intel Quartus Prime. Váš počáteční návrh je základní revize, kde definujete hranice statického regionu a rekonfigurovatelné regiony na FPGA. Ze základní revize vytvoříte více revizí. Tyto revize obsahují různé implementace pro PR regiony. Všechny revize implementace PR však používají stejné výsledky umístění a směrování na nejvyšší úrovni ze základní revize. Chcete-li sestavit návrh PR, musíte pro každou osobu vytvořit revizi implementace PR. Kromě toho musíte pro každou z revizí přiřadit typy revizí. Dostupné typy revizí jsou:

• Částečná rekonfigurace – základ
• Částečná rekonfigurace – Implementace persony

V následující tabulce je uveden název revize a typ revize pro každou z revizí:

Názvy a typy revizí

Název revize	Typ revize
blikající_led.qsf	Částečná rekonfigurace – základ
blinking_led_default.qsf	Částečná rekonfigurace – Implementace persony
blikající_led_slow.qsf	Částečná rekonfigurace – Implementace persony
blinking_led_empty.qsf	Částečná rekonfigurace – Implementace persony

Nastavení základního typu revize

1. Klepněte na Projekt ➤ Revize.
2. V části Název revize vyberte revizi blinking_led a poté klepněte na Nastavit aktuální.
3. Klepněte na tlačítko Použít. Revize blinking_led se zobrazí jako aktuální revize.
4. Chcete-li nastavit Typ revize pro blinking_led, klepněte na Přiřazení ➤ Nastavení ➤ Obecné.
5. Pro Typ revize vyberte Částečná rekonfigurace – Základní a klikněte na OK.
6. Ověřte, že soubor blinking_led.qsf nyní obsahuje následující přiřazení: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Vytváření revizí implementace

1. Chcete-li otevřít dialogové okno Revize, klepněte na Projekt ➤ Revize.
2. Chcete-li vytvořit novou revizi, poklepejte na < >.
3. V Název revize zadejte blinking_led_default a vyberte blinking_led pro Založeno na revizi.
4. Pro Typ revize vyberte Částečná rekonfigurace – Implementace osoby.

Vytváření revizí

1. Podobně nastavte typ revize pro revize blinking_led_slow a blinking_led_empty.
2. Ověřte, že každý .qsf file nyní obsahuje následující přiřazení: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led kde, place_holder je výchozí název entity pro nově vytvořenou revizi implementace PR.

Revize projektu

Sestavení základní revize

1. Chcete-li zkompilovat základní revizi, klepněte na Zpracování ➤ Spustit kompilaci. Alternativně následující příkaz zkompiluje základní revizi: quartus_sh –flow kompilovat blinking_led -c blinking_led
2. Zkontrolujte bitový tok files, které generují ve výstupu_files adresář.

Vygenerováno Files

Jméno	Typ	Popis
blikající_led.sof	Základní programování file	Používá se pro konfiguraci základny s plným čipem
blikající_led.pr_partition.rbf	PR bitový tok file pro základní osobnost	Používá se pro částečnou rekonfiguraci základní osoby.
blikající_led_static.qdb	databáze .qdb file	Dokončená databáze file slouží k importu statické oblasti.

Související informace

• „Půdorys návrhu částečné rekonfigurace“ v uživatelské příručce Intel Quartus Prime Pro Edition: Částečná rekonfigurace
• „Postupné použití omezení půdorysu“ v uživatelské příručce Intel Quartus Prime Pro Edition: Částečná rekonfigurace

Příprava revizí implementace PR
Než budete moci zkompilovat a vygenerovat bitový tok PR pro programování zařízení, musíte připravit revize implementace PR. Toto nastavení zahrnuje přidání statické oblasti .qdb file jako zdroj file pro každou revizi implementace. Kromě toho musíte zadat odpovídající subjekt regionu PR.

1. Chcete-li nastavit aktuální revizi, klepněte na Projekt ➤ Revize, jako název revize vyberte blinking_led_default a poté klepněte na Nastavit aktuální.
2. Chcete-li ověřit správný zdroj pro každou revizi implementace, klepněte na Projekt ➤Přidat/Odebrat Files v projektu. Soubor blikající_led.sv file se objeví v file seznam.

FilesPage

1. Opakováním kroků 1 až 2 ověřte další zdroj revize implementace files:

Název revize implementace	Zdroj File
blikající_led_default	blikající_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blikající_led_slow.sv

1. Chcete-li ověřit .qdb file přidruženého ke kořenovému oddílu klepněte na Přiřazení ➤ Okno Návrh oddílů. Potvrďte, že databáze oddílů File určuje blikající_led_static.qdb filenebo poklepejte na databázi oddílů File buňku, abyste to specifikovali file. Alternativně to přiřadí následující příkaz file: set_instance_assignment -name QDB_FILE_PARTITION \ blikající_led_static.qdb -to |
2. V buňce Entity Re-binding zadejte název entity každého oddílu PR, který změníte v revizi implementace. Pro revizi implementace blinking_led_default je název entity blinking_led. V tomto tutoriálu přepíšete instanci u_blinking_led ze základní kompilace revize novou entitou blinking_led.

Poznámka: Zástupné přiřazení opětovné vazby entity je přidáno do revize implementace automaticky. Musíte však změnit výchozí název entity v přiřazení na vhodný název entity pro váš návrh.

Název revize implementace	Opětovné svázání entity
blikající_led_default	blikající_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Opětovné svázání entity

1. Chcete-li návrh zkompilovat, klepněte na Zpracování ➤ Spustit kompilaci. Alternativně následující příkaz zkompiluje tento projekt: quartus_sh –flow kompilovat blinking_led –c blinking_led_default
2. Opakujte výše uvedené kroky a připravte revize blinking_led_slow a blinking_led_empty: quartus_sh –kompilace toku blinking_led –c blinking_led_slow quartus_sh –kompilace toku blinking_led –c blinking_led_empt

Poznámka: Můžete zadat libovolná nastavení specifická pro Fitter, která chcete použít během kompilace implementace PR. Nastavení specifická pro přizpůsobení ovlivní pouze přizpůsobení osobě, aniž by ovlivnila importovanou statickou oblast.

Programování desky
Tento výukový program používá vývojovou desku Intel Agilex F-Series FPGA na pracovním stole mimo slot PCIe* ve vašem hostitelském počítači. Před naprogramováním desky se ujistěte, že jste provedli následující kroky:

1. Připojte napájecí zdroj k vývojové desce Intel Agilex F-Series FPGA.
2. Připojte kabel Intel FPGA Download Cable mezi port USB počítače a port kabelu Intel FPGA Download na vývojové desce.

Spuštění návrhu na vývojové desce Intel Agilex F-Series FPGA:

1. Otevřete software Intel Quartus Prime a klepněte na Nástroje ➤ Programátor.
2. V Programátoru klikněte na Nastavení hardwaru a vyberte USB-Blaster.
3. Klikněte na Auto Detect a vyberte zařízení, AGFB014R24AR0.
4. Klepněte na tlačítko OK. Software Intel Quartus Prime detekuje a aktualizuje programátor se třemi zařízeními FPGA na desce.
5. Vyberte zařízení AGFB014R24AR0 a klikněte na Změnit File a načtěte soubor blinking_led_default.sof file.
6. Povolit Program/Konfigurovat pro blinking_led_default.sof file.
7. Klikněte na Start a počkejte, až ukazatel průběhu dosáhne 100 %.
8. Sledujte, jak LED diody na desce blikají stejnou frekvencí jako původní plochý design.
9. Chcete-li naprogramovat pouze oblast PR, klepněte pravým tlačítkem na soubor blinking_led_default.sof file v Programátoru a klikněte na Přidat programování PR File.
10. Vyberte soubor blinking_led_slow.pr_partition.rbf file.
11. Zakázat Program/Konfigurovat pro blinking_led_default.sof file.
12. Povolit Program/Konfigurovat pro blinking_led_slow.pr_partition.rbf file a klepněte na tlačítko Start. Na desce sledujte, jak LED[0] a LED[1] dále blikají. Když ukazatel průběhu dosáhne 100 %, LED[2] a LED[3] blikají pomaleji.
13. Chcete-li přeprogramovat oblast PR, klepněte pravým tlačítkem na soubor .rbf file v Programátoru a klikněte na Změnit programování PR File.
14. Vyberte soubor .rbf filepro ostatní dvě osoby, aby sledovaly chování na šachovnici. Načítání souboru blinking_led_default.rbf file způsobí, že LED diody budou blikat určitou frekvencí a načte soubor blinking_led_empty.rbf file způsobí, že LED zůstanou svítit.

Programování vývojové desky Intel Agilex F-Series FPGATok testování hardwaru

Následující sekvence popisují postup testování hardwaru referenčního návrhu.
Nastavení hardwaru externího hostitele zařízení Intel Agilex

Naprogramujte pomocný FPGA (externí hostitel)
Následující sekvence popisuje programování pomocného FPGA, které funguje jako externí hostitel procesu PR:

1. Zadejte nastavení rozhraní streamování Avalon, které odpovídá zvolenému režimu (x8, x16 nebo x32).
2. Inicializujte platformu naprogramováním pomocného FPGA pomocí programátoru Intel Quartus Prime a připojeného konfiguračního kabelu.
3. Pomocí pomocného FPGA načtěte signály CONF_DONE a AVST_READY. CONF_DONE by mělo být 0, AVST_READY by mělo být 1. Vysoká logika na tomto kolíku znamená, že SDM je připraven přijímat data z externího hostitele. Tento výstup je součástí SDM I/O.

Poznámka: Pin CONF_DONE signalizuje externímu hostiteli, že přenos bitového toku byl úspěšný. Tyto signály používejte pouze ke sledování celého procesu konfigurace čipu. Další informace o tomto kolíku naleznete v uživatelské příručce konfigurace Intel Agilex.

Programování DUT FPGA s Full Chip SOF přes externí hostitele Následující sekvence popisuje programování DUT FPGA s plným čipem SRAM Object File (.sof) pomocí hostitelského streamovacího rozhraní Avalon:

1. Zapište celý bitový tok čipu do externí paměti DDR4 pomocného FPGA (externího hostitele).
2. Nakonfigurujte DUT FPGA s úplným čipem .sof pomocí Avalon streaming interface (x8, x16, x32).
3. Přečtěte si stavové signály konfigurace FPGA DUT. CONF_DONE by mělo být 1, AVST_READY by mělo být 0.

Specifikace časování: Částečná rekonfigurace Externí řadič Intel FPGA IP

Naprogramujte DUT FPGA pomocí First Persona prostřednictvím externího hostitele

1. Použijte zmrazení na cílovou PR oblast v DUT FPGA.
2. Pomocí konzoly Intel Quartus Prime System Console potvrďte pr_request pro zahájení částečné rekonfigurace. AVST_READY by měla být 1.
3. Zapište první bitový tok PR persona do externí paměti DDR4 pomocného FPGA (externího hostitele).
4. Pomocí streamovacího rozhraní Avalon (x8, x16, x32) překonfigurujte DUT FPGA na první persona bitstream.
5. Chcete-li monitorovat stav PR, kliknutím na Nástroje ➤ Systémová konzola spusťte Systémovou konzolu. V System Console sledujte stav PR:
   • pr_error je 2 – probíhá rekonfigurace.
   • pr_error je 3 – rekonfigurace je dokončena.
6. Použijte unfreeze na PR region v DUT FPGA.

Poznámka: Pokud během operace PR dojde k chybě, jako je selhání kontroly verze nebo kontroly autorizace, operace PR se ukončí.

Související informace

• Uživatelská příručka pro konfiguraci Intel Agilex
• Uživatelská příručka Intel Quartus Prime Pro Edition: Nástroje pro ladění

Historie revizí dokumentu pro AN 991: Částečná rekonfigurace pomocí konfiguračních pinů (externí hostitel) Referenční návrh pro vývojovou desku Intel Agilex F-Series FPGA

Verze dokumentu	Verze Intel Quartus Prime	Změny
2022.11.14	22.3	• První vydání.

AN 991: Částečná rekonfigurace pomocí konfiguračních kolíků (externí hostitel) Referenční design: pro vývojovou desku Intel Agilex F-Series FPGA

Odpovědi na nejčastější dotazy:

• Q Co je PR přes konfigurační piny?
• A Konfigurace externího hostitele na straně 3
• Q Co potřebuji pro tento referenční návrh?
• A Reference Požadavky na design na straně 6
• Q Kde mohu získat referenční návrh?
• A Reference Požadavky na design na straně 6
• Q Jak provedu PR prostřednictvím externí konfigurace?
• A Referenční návod k návrhu na straně 6
• Q Co je to PR persona?
• A Definování Personas na straně 11
• Q Jak naprogramuji desku?
• A Programujte tabuli na straně 17
• Q Jaké jsou známé problémy a omezení PR?
• A Fóra podpory Intel FPGA: PR
• Q Máte školení o PR?
• A Katalog technických školení Intel FPGA

Online verze Odeslat zpětnou vazbu

• ID: 750856
• Verze: 2022.11.14

Dokumenty / zdroje

Intel 750856 Agilex FPGA Development Board [pdfUživatelská příručka 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Reference

• Uživatelská příručka