Плата распрацоўкі Intel 750856 Agilex FPGA
Інфармацыя аб прадукце
Гэты эталонны дызайн прызначаны для платы распрацоўкі FPGA Intel Agilex серыі F. Ён выкарыстоўвае кантролер знешняй канфігурацыі з частковай рэканфігурацыяй Intel FPGA IP і мае простую вобласць PR. Апаратная ўстаноўка вонкавага хоста прылады Intel Agilex складаецца з вонкавай прылады (дапаможнай FPGA), DUT FPGA і канструкцыі вонкавага хоста. Дызайн хаста ў знешняй прыладзе адказвае за размяшчэнне працэсу PR. Кантакты PR выкарыстоўваюцца для падлучэння абедзвюх прылад і могуць быць любымі даступнымі карыстальнікамі ўводу/вываду.
Інструкцыя па ўжыванні прадукту
Канфігурацыя вонкавага хаста
Каб выканаць канфігурацыю вонкавага хаста, выканайце наступныя дзеянні:
- Стварыце дызайн хаста на знешняй прыладзе для размяшчэння працэсу PR.
- Падключыце кантакты PR ад знешняй прылады да кантролера знешняй канфігурацыі частковай рэканфігурацыі Intel FPGA IP у DUT FPGA.
- Паток даных канфігурацыі з канструкцыі хаста на штыфты струменевага інтэрфейсу Intel Agilex Avalon, якія адпавядаюць сігналам квіткавання PR ад IP.
Частковая рэканфігурацыя з дапамогай канфігурацыйных кантактаў
Наступная паслядоўнасць апісвае аперацыю частковай рэканфігурацыі праз канфігурацыйныя кантакты:
- Усталюйце штыфт pr_request, падлучаны да кантролера знешняй канфігурацыі частковай рэканфігурацыі Intel FPGA IP.
- IP сцвярджае сігнал занятасці, каб паказаць, што працэс PR ідзе (неабавязкова).
- Калі сістэма канфігурацыі гатовая да аперацыі PR, выстаўляецца пін-код avst_ready, які паказвае, што яна гатовая прымаць дадзеныя.
- Перадайце даныя канфігурацыі PR па кантактах avst_data і avst_valid, прытрымліваючыся спецыфікацыі струменевай перадачы Avalon для перадачы даных з супрацьціскам.
- Трансляцыя спыняецца, калі пін-код avst_ready адключаецца.
- Адмяніце пацвярджэнне штыфта avst_ready, каб паказаць, што для аперацыі PR больш не патрабуецца ніякіх даных.
- Знешні кантролер канфігурацыі частковай рэканфігурацыі Intel FPGA IP адмяняе сігнал занятасці, каб паказаць канец працэсу (неабавязкова).
Частковая рэканфігурацыя праз канфігурацыйныя шпількі (знешні хост) Эталонны дызайн
Гэта заўвага да прыкладання дэманструе частковую рэканфігурацыю праз канфігурацыйныя кантакты (знешні хост) на плаце распрацоўкі Intel® Agilex® F-Series FPGA.
Эталонны дызайн скончаныview
Функцыя частковай рэканфігурацыі (PR) дазваляе вам дынамічна пераканфігураваць частку FPGA, у той час як астатняя канструкцыя FPGA працягвае працаваць. Вы можаце стварыць некалькі персанажаў для пэўнага рэгіёна ў вашым дызайне, якія не ўплываюць на працу ў раёнах за межамі гэтага рэгіёну. Гэтая метадалогія эфектыўная ў сістэмах, дзе некалькі функцый размяркоўваюць адны і тыя ж рэсурсы прылады FPGA. Бягучая версія праграмнага забеспячэння Intel Quartus® Prime Pro Edition прадстаўляе новы і спрошчаны паток кампіляцыі для частковай рэканфігурацыі. Гэты эталонны дызайн Intel Agilex выкарыстоўвае кантролер знешняй канфігурацыі з частковай рэканфігурацыяй Intel FPGA IP і мае простую вобласць PR.
Настройка апаратнага забеспячэння вонкавага хоста прылады Intel Agilex
Канфігурацыя вонкавага хаста
У канфігурацыі вонкавага хоста вы павінны спачатку стварыць канструкцыю хоста на знешняй прыладзе для размяшчэння працэсу PR, як паказвае ўстаноўка апаратнага забеспячэння знешняга хоста Intel Agilex Device. Дызайн хаста перадае даныя канфігурацыі на штыфты струменевага інтэрфейсу Intel Agilex Avalon, якія адпавядаюць сігналам квіткавання PR, якія паступаюць ад кантролера знешняй канфігурацыі частковай рэканфігурацыі Intel FPGA IP. Кантакты PR, якія вы выкарыстоўваеце для падлучэння абедзвюх прылад, могуць быць любымі даступнымі карыстальнікамі ўводу/вываду.
Наступная паслядоўнасць апісвае частковую рэканфігурацыю з дапамогай канфігурацыйных кантактаў:
- Спачатку ўсталюйце штыфт pr_request, падлучаны да кантролера знешняй канфігурацыі частковай рэканфігурацыі Intel FPGA IP.
- IP сцвярджае сігнал занятасці, каб паказаць, што працэс PR ідзе (неабавязкова).
- Калі сістэма канфігурацыі гатовая да выканання аперацыі PR, выстаўляецца пін-код avst_ready, які паказвае, што яна гатовая прымаць дадзеныя.
- Пачніце трансляцыю даных канфігурацыі PR па кантактах avst_data і avst_valid, выконваючы спецыфікацыі струменевай перадачы Avalon для перадачы даных з супрацьціскам.
- Трансляцыя спыняецца кожны раз, калі здымаецца пін-код avst_ready.
- Пасля трансляцыі ўсіх даных канфігурацыі пін-код avst_ready адмяняецца, каб паказаць, што для працы PR больш даных не патрабуецца.
- Кантролер знешняй канфігурацыі з частковай рэканфігурацыяй Intel FPGA IP дэсертуе сігнал занятасці, каб паказаць канец працэсу (неабавязкова).
- Вы можаце праверыць шпількі pr_done і pr_error, каб пацвердзіць, ці паспяхова завершана аперацыя PR. Калі ўзнікае памылка, напрыклад, збой у праверцы версіі і праверцы аўтарызацыі, аперацыя PR спыняецца.
Звязаная інфармацыя
- Набор для распрацоўкі FPGA Intel Agilex серыі F Web старонка
- Кіраўніцтва карыстальніка Intel Agilex F-Series FPGA Development Kit
- Кіраўніцтва карыстальніка Intel Quartus Prime Pro Edition: частковая рэканфігурацыя
Кантролер знешняй канфігурацыі з частковай рэканфігурацыяй Intel FPGA IP
Знешні кантролер канфігурацыі частковай рэканфігурацыі неабходны для выкарыстання кантактаў канфігурацыі для перадачы дадзеных PR для працы PR. Вы павінны падключыць усе парты верхняга ўзроўню кантролера знешняй канфігурацыі з частковай рэканфігурацыяй Intel FPGA да кантакту pr_request, каб дазволіць квіткаванне хоста з дыспетчарам бяспечных прылад (SDM) з ядра. SDM вызначае, якія тыпы кантактаў канфігурацыі выкарыстоўваць у адпаведнасці з наладамі MSEL.
Кантролер знешняй канфігурацыі з частковай рэканфігурацыяй Intel FPGA IP
Частковая рэканфігурацыя Налады параметраў кантролера знешняй канфігурацыі
| Параметр | Каштоўнасць | Апісанне |
| Уключыць заняты інтэрфейс | Уключыць or
Адключыць |
Дазваляе ўключаць або адключаць інтэрфейс занятасці, які паказвае сігнал аб тым, што апрацоўка PR выконваецца падчас знешняй канфігурацыі.
Налада па змаўчанні Адключыць. |
Парты кантролера знешняй канфігурацыі з частковай рэканфігурацыяй
| Назва порта | Шырыня | Напрамак | Функцыя |
| пр_запыт | 1 | Увод | Паказвае, што працэс PR гатовы да пачатку. Сігнал - гэта канал, які не сінхронны ні з адным тактавым сігналам. |
| pr_памылка | 2 | Выхад | Паказвае на частковую памылку пераканфігурацыі.:
• 2'b01—агульная памылка PR • 2'b11—памылка несумяшчальнага бітавага патоку Гэтыя сігналы з'яўляюцца каналам, не сінхронным ні з адной крыніцай тактавага сігналу. |
| пр_зроблена | 1 | Выхад | Пазначае, што працэс PR завершаны. Сігнал - гэта канал, які не сінхронны ні з адным тактавым сігналам. |
| пачатковы_адрас | 1 | Увод | Вызначае пачатковы адрас PR-дадзеных у Active Serial Flash. Вы ўключыце гэты сігнал, выбраўшы любы Авалон®-СВ or Актыўны серыйны нумар для Уключыце шпількі Avalon-ST або актыўныя паслядоўныя штыфты параметр. Сігнал - гэта канал, які не сінхронны ні з адным тактавым сігналам. |
| скід | 1 | Увод | Актыўны высокі сінхронны сігнал скіду. |
| выхад_клк | 1 | Выхад | Крыніца тактавага сігналу, якая генеруецца з унутранага асцылятара. |
| заняты | 1 | Выхад | IP-адрас выдае гэты сігнал, каб паказаць, што адбываецца перадача даных PR. Вы ўключыце гэты сігнал, выбраўшы Уключыць для Уключыць заняты інтэрфейс параметр. |
Эталонныя патрабаванні да дызайну
Выкарыстанне гэтага эталоннага дызайну патрабуе наступнага:
- Ўстаноўка Intel Quartus Prime Pro Edition версіі 22.3 з падтрымкай сямейства прылад Intel Agilex.
- Падключэнне да платы распрацоўкі Intel Agilex F-Series FPGA на лаўцы.
- Спампаваць дызайн exampдаступны ў наступным месцы: https://github.com/intel/fpga-partial-reconfig.
Спампаваць дызайн exampль:
- Націсніце Кланаваць або спампаваць.
- Націсніце Спампаваць ZIP. Распакуйце файл fpga-partial-reconfig-master.zip file.
- Перайдзіце да падпапкі tutorials/agilex_external_pr_configuration, каб атрымаць доступ да эталоннага дызайну.
Пакрокавае кіраўніцтва па эталонным дызайне
Наступныя крокі апісваюць рэалізацыю частковай рэканфігурацыі праз канфігурацыйныя кантакты (знешні хост) на плаце распрацоўкі Intel Agilex F-Series FPGA:
- Крок 1: Пачатак
- крок 2: Стварэнне дызайнерскага падзелу
- крок 3: Вылучэнне рэгіёнаў размяшчэння і маршрутызацыі
- крок 4: Даданне IP кантролера знешняй канфігурацыі частковай рэканфігурацыі
- Крок 5: Вызначэнне персон
- крок 6: Стварэнне версій
- Крок 7: Кампіляцыя базавай версіі
- Крок 8: Падрыхтоўка рэвізій па рэалізацыі PR
- крок 9: Праграмаванне платы
Крок 1: Пачатак працы
Каб скапіяваць эталонны дызайн files у ваша працоўнае асяроддзе і скампілюйце плоскі дызайн blinking_led:
- Стварыце каталог у вашым працоўным асяроддзі, agilex_pcie_devkit_blinking_led_pr.
- Скапіруйце загружаную падпапку tutorials/agilex_pcie_devkit_blinking_led/flat у каталог agilex_pcie_devkit_blinking_led_pr.
- У праграмным забеспячэнні Intel Quartus Prime Pro Edition націсніце File ➤ Адкрыйце праект і абярыце blinking_led.qpf.
- Каб распрацаваць іерархію плоскага дызайну, націсніце «Апрацоўка» ➤ «Пуск» ➤ «Пачаць аналіз і сінтэз». Акрамя таго, у камандным радку выканайце наступную каманду: quartus_syn blinking_led -c blinking_led
Стварэнне дызайнерскага падзелу
Вы павінны стварыць раздзелы дызайну для кожнага PR-рэгіёна, які вы хочаце часткова змяніць. Наступныя крокі ствараюць раздзел дызайну для асобніка u_blinking_led.
Стварэнне дызайнерскіх перагародак
- Пстрыкніце правай кнопкай мышы асобнік u_blinking_led у навігатары праекта і націсніце «Раздзел дызайну» ➤ «Пераканфігураваны». Побач з кожным асобнікам, усталяваным у якасці падзелу, з'яўляецца значок дызайнерскага падзелу.
- Націсніце "Прызначэнні" ➤ "Дызайн акна раздзелаў". У акне адлюстроўваюцца ўсе дызайнерскія перагародкі ў праекце.
- Адрэдагуйце імя падзелу ў акне Design Partitions Window, двойчы пстрыкнуўшы імя. Для гэтага эталоннага дызайну перайменуйце назву падзелу ў pr_partition
- Заўвага: Калі вы ствараеце раздзел, праграмнае забеспячэнне Intel Quartus Prime аўтаматычна стварае назву раздзела на аснове імя асобніка і шляху іерархіі. Гэта імя раздзела па змаўчанні можа адрознівацца ў залежнасці ад асобніка.
- Каб экспартаваць завершаную статычную вобласць з кампіляцыі базавай версіі, двойчы пстрыкніце запіс для root_partition у Post Final Export File і ўвядзіце blinking_led_static. gdb.
Экспарт апублікаваць канчатковы здымак у акне Design Partitions
Пераканайцеся, што файл blinking_led.qsf утрымлівае наступныя прысваенні, якія адпавядаюць вашаму пераканфігураванаму падзелу дызайну:
Звязаная інфармацыя
«Стварэнне дызайнерскіх раздзелаў» у кіраўніцтве карыстальніка Intel Quartus Prime Pro Edition: частковая рэканфігурацыя
Вылучэнне вобласці размяшчэння і маршрутызацыі для PR-падзелу
Для кожнай створанай вамі базавай рэдакцыі паток PR-дызайну размяшчае адпаведнае ядро асобы ў вашым рэгіёне PR-падзелу. Каб знайсці і прызначыць вобласць PR на плане прылады для вашай базавай версіі:
- Пстрыкніце правай кнопкай мышы асобнік u_blinking_led у навігатары праекта і выберыце Вобласць блакіроўкі логікі ➤ Стварыць вобласць блакіроўкі логікі. Рэгіён з'явіцца ў акне лагічных рэгіёнаў блакіроўкі.
- Ваша вобласць размяшчэння павінна ўключаць логіку blinking_led. Выберыце вобласць размяшчэння, знайшоўшы вузел у планіроўшчыку фішак. Пстрыкніце правай кнопкай мышы назву вобласці u_blinking_led у акне рэгіёнаў блакіроўкі логікі і націсніце
Знайдзіце вузел ➤ Знайдзіце ў планіроўшчыку мікрасхем. Вобласць u_blinking_led пазначана колерам
Размяшчэнне вузла планавальніка мікрасхем для blinking_led
- У акне Logic Lock Regions укажыце каардынаты вобласці размяшчэння ў слупку Origin. Паходжанне адпавядае леваму ніжняму вуглу вобласці. Напрыкладample, каб усталяваць вобласць размяшчэння з (X1 Y1) каардынатамі як (163 4), укажыце Паходжанне як X163_Y4. Праграмнае забеспячэнне Intel Quartus Prime аўтаматычна разлічвае (X2 Y2) каардынаты (уверсе справа) для вобласці размяшчэння на падставе ўказаных вамі вышыні і шырыні.
- Заўвага: У гэтым падручніку выкарыстоўваюцца каардынаты (X1 Y1) – (163 4), а таксама вышыня і шырыня 20 для вобласці размяшчэння. Вызначце любое значэнне для вобласці размяшчэння. Пераканайцеся, што рэгіён ахоплівае логіку blinking_led.
- Уключыце параметры "Зарэзервавана" і "Толькі для ядра".
- Двойчы пстрыкніце опцыю Routing Region. З'явіцца дыялогавае акно Logic Lock Routing Region Settings.
- Абярыце "Выпраўлена з пашырэннем" для тыпу маршрутызацыі. Выбар гэтай опцыі аўтаматычна прызначае даўжыню пашырэння 2.
- Заўвага: Вобласць маршрутызацыі павінна быць больш, чым вобласць размяшчэння, каб забяспечыць дадатковую гібкасць для мантажніка, калі механізм накіроўвае розныя асобы.
Акно лагічных рэгіёнаў блакіроўкі
Пераканайцеся, што файл blinking_led.qsf змяшчае наступныя прызначэнні, якія адпавядаюць вашай планіроўцы:
Звязаная інфармацыя
«План паверха, дызайн частковай рэканфігурацыі» ў Кіраўніцтве карыстальніка Intel Quartus Prime Pro Edition: частковая рэканфігурацыя
Даданне кантролера знешняй канфігурацыі частковай рэканфігурацыі Intel FPGA IP
Знешні кантролер канфігурацыі з частковай рэканфігурацыяй Intel FPGA IP ўзаемадзейнічае з блокам кіравання Intel Agilex PR для кіравання крыніцай бітавага патоку. Вы павінны дадаць гэты IP у свой праект, каб рэалізаваць знешнюю канфігурацыю. Выканайце наступныя дзеянні, каб дадаць кантролер знешняй канфігурацыі частковай рэканфігурацыі
Intel FPGA IP для вашага праекта:
- У полі пошуку IP-каталогу (Інструменты ➤ IP-каталог) увядзіце Partial Reconfiguration.
- Двойчы пстрыкніце Частковая рэканфігурацыя External Configuration Controller Intel FPGA IP.
- У дыялогавым акне "Стварыць варыянт IP" увядзіце external_host_pr_ip у якасці File імя, а затым націсніце Стварыць. З'явіцца рэдактар параметраў.
- Для параметра «Уключыць заняты інтэрфейс» выберыце «Выключыць» (параметр па змаўчанні). Калі вам трэба выкарыстоўваць гэты сігнал, вы можаце пераключыць наладу на Enable.
Уключыць параметр занятага інтэрфейсу ў рэдактары параметраў
- Націсніце File ➤ Захавайце і выйдзіце з рэдактара параметраў без генерацыі сістэмы. Рэдактар параметраў стварае варыяцыю IP external_host_pr_ip.ip file і дадае, file да праекта blinking_led. AN 991: частковая рэканфігурацыя праз кантакты канфігурацыі (знешні хост) Эталонны дызайн 750856 | 2022.11.14 AN 991:
- Заўвага:
- a. Калі вы капіюеце external_host_pr_ip.ip file з каталога pr, уручную адрэдагуйце файл blinking_led.qsf file каб уключыць наступны радок: set_global_assignment -name IP_FILE pr_ip.ip
- b. Змесціце IP_FILE прызначэнне пасля SDC_FILE заданні (blinking_led. dc) у вашым blinking_led.qsf file. Гэты парадак забяспечвае адпаведнае абмежаванне IP-ядра кантролера частковай рэканфігурацыі.
- Заўвага: Каб вызначыць гадзіннік, .sdc file для PR IP павінен прытрымлівацца любога .sdc, які стварае тактавыя частоты, якія выкарыстоўвае ядро IP. Вы палягчаеце гэты парадак, гарантуючы, што .ip file для PR Ядро IP з'яўляецца пасля любога .ip files або .sdc files, якія вы выкарыстоўваеце для вызначэння гэтых гадзіннікаў у .qsf file для перагляду вашага праекта Intel Quartus Prime. Для атрымання дадатковай інфармацыі звярніцеся да Інструкцыі карыстальніка па IP-рашэннях частковай рэканфігурацыі.
Абнаўленне дызайну верхняга ўзроўню
Каб абнавіць top.sv file з асобнікам PR_IP:
- Каб дадаць экзэмпляр external_host_pr_ip да дызайну верхняга ўзроўню, раскаментуйце наступныя блокі кода ў файле top.sv file:
Вызначэнне персон
Гэты эталонны дызайн вызначае тры асобныя асобы для аднаго PR-падзелу. Каб вызначыць і ўключыць персон у свой праект:
- Стварыце тры SystemVerilog files, blinking_led.sv, blinking_led_slow.sv і blinking_led_empty.sv у вашым працоўным каталогу для трох асоб.
Персоны эталоннага дызайну
Заўвага:
- blinking_led.sv ужо даступны як частка files вы капіруеце з падкаталога flat/. Вы можаце проста выкарыстоўваць гэта паўторна file.
- Калі вы ствараеце SystemVerilog files з тэкставага рэдактара Intel Quartus Prime, адключыце Add file да бягучага варыянту праекта, пры захаванні files.
Стварэнне версій
Паток PR-праектавання выкарыстоўвае функцыю перагляду праекта ў праграмным забеспячэнні Intel Quartus Prime. Ваша першапачатковая канструкцыя - гэта базавая версія, дзе вы вызначаеце статычныя межы вобласці і рэканфігуруемыя вобласці на FPGA. З базавай версіі вы ствараеце некалькі версій. Гэтыя змены ўтрымліваюць розныя рэалізацыі для рэгіёнаў PR. Тым не менш, усе змены рэалізацыі PR выкарыстоўваюць аднолькавыя вынікі размяшчэння верхняга ўзроўню і маршрутызацыі з базавай рэдакцыі. Каб скласці PR-дызайн, вы павінны стварыць рэвізію рэалізацыі PR для кожнай персоны. Акрамя таго, вы павінны прызначыць тыпы версій для кожнай з версій. Даступныя тыпы версій:
- Частковая рэканфігурацыя - База
- Частковая рэканфігурацыя – укараненне Persona
У наступнай табліцы прыведзены назвы версій і тып версій для кожнай з версій:
Назвы і тыпы версій
| Назва версіі | Тып рэвізіі |
| blinking_led.qsf | Частковая рэканфігурацыя - База |
| blinking_led_default.qsf | Частковая рэканфігурацыя – укараненне Persona |
| blinking_led_slow.qsf | Частковая рэканфігурацыя – укараненне Persona |
| blinking_led_empty.qsf | Частковая рэканфігурацыя – укараненне Persona |
Ўстаноўка тыпу базавай версіі
- Націсніце Праект ➤ Рэвізіі.
- У Revision Name выберыце blinking_led версію, а затым націсніце Set Current.
- Націсніце Ужыць. Blinking_led версія адлюстроўваецца як бягучая версія.
- Каб усталяваць тып версіі для blinking_led, націсніце «Прызначэнні» ➤ «Настройкі» ➤ «Агульныя».
- У полі «Тып версіі» выберыце «Частковая рэканфігурацыя — базавая», а затым націсніце «ОК».
- Пераканайцеся, што blinking_led.qsf зараз змяшчае наступнае прызначэнне: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
Стварэнне версій рэалізацыі
- Каб адкрыць дыялогавае акно "Версіі", націсніце "Праект" ➤ "Рэвізіі".
- Каб стварыць новую рэдакцыю, двойчы пстрыкніце < >.
- У Revision name укажыце blinking_led_default і выберыце blinking_led для Based on revision.
- Для тыпу Revision выберыце Частковая рэканфігурацыя – PersonaImplementation.
Стварэнне версій
- Аналагічным чынам усталюйце тып версіі для версій blinking_led_slow і blinking_led_empty.
- Пераканайцеся, што кожны .qsf file цяпер змяшчае наступнае прызначэнне: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led, дзе place_holder - гэта імя аб'екта па змаўчанні для толькі што створанай версіі PR рэалізацыі.
Рэвізіі праекта
Кампіляцыя базавай версіі
- Каб скампіляваць базавую версію, націсніце «Апрацоўка» ➤ «Пачаць кампіляцыю». У якасці альтэрнатывы наступная каманда кампілюе базавую версію: quartus_sh –flow compile blinking_led -c blinking_led
- Агледзіце бітавы паток files, якія генеруюць у output_fileкаталог s.
Згенераваны Files
| Імя | Тып | Апісанне |
| міргаючы_LED.sof | Базавае праграмаванне file | Выкарыстоўваецца для поўначыпавай базавай канфігурацыі |
| blinking_led.pr_partition.rbf | Біт-стрым PR file для базавай асобы | Выкарыстоўваецца для частковай рэканфігурацыі базавай асобы. |
| blinking_led_static.qdb | База дадзеных .qdb file | Дапрацаваная база дадзеных file выкарыстоўваецца для імпарту статычнай вобласці. |
Звязаная інфармацыя
- «План паверха, дызайн частковай рэканфігурацыі» ў Кіраўніцтве карыстальніка Intel Quartus Prime Pro Edition: частковая рэканфігурацыя
- «Паступовае прымяненне абмежаванняў плана паверхаў» у Кіраўніцтве карыстальніка Intel Quartus Prime Pro Edition: частковая рэканфігурацыя
Падрыхтоўка дапрацоўкі PR Implementation
Вы павінны падрыхтаваць змены рэалізацыі PR, перш чым вы зможаце скампіляваць і згенераваць бітавы паток PR для праграмавання прылады. Гэтая ўстаноўка ўключае ў сябе даданне статычнай вобласці .qdb file як крыніца file для кожнай рэвізіі рэалізацыі. Акрамя таго, вы павінны паказаць адпаведны суб'ект рэгіёну PR.
- Каб усталяваць бягучую версію, націсніце "Праект" ➤ "Версіі", выберыце blinking_led_default у якасці назвы "Версія", а затым націсніце "Усталяваць бягучую".
- Каб праверыць правільную крыніцу для кожнай версіі рэалізацыі, націсніце Праект ➤Дадаць/Выдаліць Fileу праекце. Мігценне_LED.sv file з'яўляецца ў ст file спіс.
Fileстаронка
- Паўтарыце крокі з 1 па 2, каб праверыць іншую крыніцу версіі рэалізацыі files:
| Назва версіі рэалізацыі | Крыніца File |
| міргаючы_святлодыёд_па змаўчанні | міргаючы_лед.св |
| міргае_святло_пусты | міргаючы_лед_пусты.sv |
| міргаючы_святлодыёд_павольна | blinking_led_slow.sv |
- Каб праверыць .qdb file звязаны з каранёвым раздзелам, націсніце «Прызначэнні» ➤ «Акно дызайну раздзелаў». Пацвердзіце, што база дадзеных раздзелаў File вызначае blinking_led_static.qdb file, або двойчы пстрыкніце базу дадзеных раздзелаў File вочка, каб паказаць гэта file. У якасці альтэрнатывы наступная каманда прызначае гэта file: прызначэнне_экземпляра -імя QDB_FILE_ПАДЗЕЛ \ blinking_led_static.qdb -to |
- У ячэйцы Entity Re-binding укажыце назву сутнасці кожнага PR-падзелу, які вы змяняеце ў рэвізіі рэалізацыі. Для версіі рэалізацыі blinking_led_default назва аб'екта blinking_led. У гэтым уроку вы перазапісваеце асобнік u_blinking_led з кампіляцыі базавай версіі новым аб'ектам blinking_led.
Заўвага: Прызначэнне паўторнай прывязкі аб'екта запаўняльніка дадаецца да версіі рэалізацыі аўтаматычна. Аднак вы павінны змяніць імя аб'екта па змаўчанні ў прызначэнні на адпаведнае імя аб'екта для вашага дызайну.
| Назва версіі рэалізацыі | Паўторнае прывязванне сутнасці |
| міргаючы_святлодыёд_па змаўчанні | міргаючы_святло |
| міргаючы_святлодыёд_павольна | міргаючы_святлодыёд_павольна |
| міргае_святло_пусты | міргае_святло_пусты |
Перавязка сутнасці
- Каб скампіляваць дызайн, націсніце Апрацоўка ➤ Пачаць кампіляцыю. Акрамя таго, наступная каманда кампілюе гэты праект: quartus_sh –flow compile blinking_led –c blinking_led_default
- Паўтарыце апісаныя вышэй дзеянні, каб падрыхтаваць версіі blinking_led_slow і blinking_led_empty: quartus_sh – кампіляцыя патоку blinking_led –c blinking_led_slow quartus_sh – кампіляцыя патоку blinking_led –c blinking_led_empt
Заўвага: Вы можаце задаць любыя спецыфічныя налады Fitter, якія хочаце прымяніць падчас кампіляцыі PR-рэалізацыі. Спецыяльныя налады мантажніка ўплываюць толькі на падгонку асобы, не закранаючы імпартаваную статычную вобласць.
Праграмаванне платы
У гэтым навучальным дапаможніку выкарыстоўваецца плата распрацоўкі Intel Agilex F-Series FPGA на лаўцы, па-за слотам PCIe* на вашай хост-машыне. Перш чым запраграмаваць плату, пераканайцеся, што вы выканалі наступныя дзеянні:
- Падключыце блок харчавання да платы распрацоўніка Intel Agilex F-Series FPGA.
- Падключыце кабель загрузкі Intel FPGA да USB-порта ПК і порта кабеля загрузкі Intel FPGA на плаце распрацоўшчыка.
Каб запусціць распрацоўку на плаце распрацоўшчыка Intel Agilex F-Series FPGA:
- Адкрыйце праграмнае забеспячэнне Intel Quartus Prime і націсніце Інструменты ➤ Праграміст.
- У Programmer націсніце Hardware Setup і абярыце USB-Blaster.
- Націсніце "Аўтаматычнае вызначэнне" і абярыце прыладу AGFB014R24AR0.
- Націсніце OK. Праграмнае забеспячэнне Intel Quartus Prime выяўляе і абнаўляе праграміст з трыма прыладамі FPGA на плаце.
- Выберыце прыладу AGFB014R24AR0, націсніце «Змяніць». File і загрузіце файл blinking_led_default.sof file.
- Уключыць праграму/канфігурацыю для blinking_led_default.sof file.
- Націсніце «Пуск» і пачакайце, пакуль індыкатар прагрэсу дасягне 100%.
- Паглядзіце, як святлодыёды на плаце міргаюць з той жа частатой, што і арыгінальны плоскі дызайн.
- Каб запраграмаваць толькі вобласць PR, пстрыкніце правай кнопкай мышы blinking_led_default.sof file у Programmer і націсніце Add PR Programming File.
- Выберыце blinking_led_slow.pr_partition.rbf file.
- Адключыць праграму/канфігурацыю для blinking_led_default.sof file.
- Уключыць праграму/канфігурацыю для blinking_led_slow.pr_partition.rbf file і націсніце Пуск. На плаце назірайце, як святлодыёды [0] і святлодыёды [1] працягваюць міргаць. Калі індыкатар прагрэсу дасягае 100%, святлодыёды [2] і святлодыёды [3] міргаюць павольней.
- Каб перапраграмаваць рэгіён PR, пстрыкніце правай кнопкай мышы .rbf file у Programmer і націсніце Change PR Programming File.
- Выберыце файл .rbf files для астатніх двух персанажаў, каб назіраць за паводзінамі на дошцы. Загрузка blinking_led_default.rbf file прымушае святлодыёды міргаць з пэўнай частатой і загружае blinking_led_empty.rbf file прымушае святлодыёды заставацца ўключанымі.
Праграмаванне платы распрацоўкі FPGA Intel Agilex серыі F
Паток тэсціравання абсталявання
Наступныя паслядоўнасці апісваюць паток тэсціравання апаратнага забеспячэння эталоннага дызайну.
Настройка апаратнага забеспячэння вонкавага хоста прылады Intel Agilex
Запраграмаваць Helper FPGA (знешні хост)
Наступная паслядоўнасць апісвае праграмаванне дапаможнай FPGA, якая працуе як знешні хост працэсу PR:
- Укажыце настройку струменевага інтэрфейсу Avalon, якая адпавядае абранаму вамі рэжыму (x8, x16 або x32).
- Ініцыялізуйце платформу, запраграмаваўшы дапаможную FPGA з дапамогай праграміста Intel Quartus Prime Programmer і падключанага канфігурацыйнага кабеля.
- Выкарыстоўваючы дапаможную FPGA, прачытайце сігналы CONF_DONE і AVST_READY. CONF_DONE павінен быць роўным 0, AVST_READY павінен быць роўным 1. Лагічны высокі ўзровень на гэтым вывадзе паказвае, што SDM гатовы прымаць даныя ад знешняга хоста. Гэты выхад з'яўляецца часткай уводу-вываду SDM.
Заўвага: Штыфт CONF_DONE сігналізуе знешняму хосту аб паспяховай перадачы бітавага патоку. Выкарыстоўвайце гэтыя сігналы толькі для маніторынгу поўнага працэсу канфігурацыі чыпа. Для атрымання дадатковай інфармацыі аб гэтым штыфце звярніцеся да Кіраўніцтва карыстальніка па канфігурацыі Intel Agilex.
Праграмаванне DUT FPGA з поўным чыпам SOF праз знешні хост Наступная паслядоўнасць апісвае праграмаванне DUT FPGA з поўным чыпам SRAM Object File (.sof) з выкарыстаннем струменевага інтэрфейсу хаста Avalon:
- Запіс поўнага бітавага патоку мікрасхемы ў знешнюю памяць DDR4 дапаможнай FPGA (знешняга хоста).
- Наладзьце DUT FPGA з поўным чыпам .sof з дапамогай струменевага інтэрфейсу Avalon (x8, x16, x32).
- Прачытайце сігналы канфігурацыі DUT FPGA. CONF_DONE павінен быць 1, AVST_READY павінен быць 0.
Тэхнічныя характарыстыкі па часе: Знешні кантролер з частковай рэканфігурацыяй Intel FPGA IP
Запраграмуйце DUT FPGA з дапамогай First Persona праз знешні хост
- Прымяніць замарозку да мэтавай вобласці PR у DUT FPGA.
- Выкарыстоўваючы сістэмную кансоль Intel Quartus Prime, assert pr_request, каб пачаць частковую рэканфігурацыю. AVST_READY павінен быць роўны 1.
- Запішыце першы бітавы паток PR-персоны ў знешнюю памяць DDR4 дапаможнай FPGA (знешні хост).
- Выкарыстоўваючы струменевы інтэрфейс Avalon (x8, x16, x32), пераканфігуруйце DUT FPGA з першым бітавым патокам асобы.
- Каб сачыць за статусам PR, націсніце "Інструменты" ➤ "Сістэмная кансоль", каб запусціць сістэмную кансоль. У System Console сачыце за статусам PR:
- pr_error роўная 2—выконваецца рэканфігурацыя.
- pr_error роўна 3—рэканфігурацыя завершана.
- Прымяніць размарозку да вобласці PR у DUT FPGA.
Заўвага: Калі падчас аперацыі PR адбываецца памылка, напрыклад, збой пры праверцы версіі або праверцы аўтарызацыі, аперацыя PR спыняецца.
Звязаная інфармацыя
- Кіраўніцтва карыстальніка па канфігурацыі Intel Agilex
- Кіраўніцтва карыстальніка Intel Quartus Prime Pro Edition: інструменты адладкі
Гісторыя версій дакумента для AN 991: частковая рэканфігурацыя праз кантакты канфігурацыі (знешні хост) Эталонны дызайн для платы распрацоўкі FPGA Intel Agilex серыі F
| Версія дакумента | Версія Intel Quartus Prime | Змены |
| 2022.11.14 | 22.3 | • Першапачатковы выпуск. |
AN 991: частковая рэканфігурацыя праз кантакты канфігурацыі (знешні хост) Эталонны дызайн: для платы распрацоўкі FPGA Intel Agilex серыі F
Адказы на галоўныя часта задаюць пытанні:
- Q Што такое PR праз канфігурацыйныя шпількі?
- A Канфігурацыя вонкавага хаста на старонцы 3
- Q Што мне трэба для гэтага эталоннага дызайну?
- A Даведачныя патрабаванні да праектавання на старонцы 6
- Q Дзе я магу атрымаць эталонны дызайн?
- A Даведачныя патрабаванні да праектавання на старонцы 6
- Q Як выканаць PR праз знешнюю канфігурацыю?
- A Пакрокавае кіраўніцтва па эталонным дызайне на старонцы 6
- Q Што такое PR-персона?
- A Вызначэнне персон на старонцы 11
- Q Як запраграмаваць дошку?
- A Запраграмуйце дошку на старонцы 17
- Q Якія праблемы і абмежаванні PR вядомыя?
- A Форумы падтрымкі Intel FPGA: PR
- Q У вас ёсць падрыхтоўка па PR?
- A Каталог тэхнічнага навучання Intel FPGA
Інтэрнэт-версія Адправіць водгук
- ID: 750856
- Версія: 2022.11.14
Дакументы / Рэсурсы
 |
Плата распрацоўкі FPGA Intel 750856 Agilex [pdfКіраўніцтва карыстальніка 750856, 750857, 750856 Плата распрацоўкі FPGA Agilex, плата распрацоўкі FPGA Agilex, плата распрацоўкі FPGA, плата распрацоўкі, плата |