MICROCHIP 维特比解码器
规格
- 算法： 维特比译码器
- 输入： 3 位或 4 位软输入或硬输入
- 解码方法： 最大似然法
- 执行： 串行和并行
- 应用： 移动电话、卫星通信、数字电视
产品使用说明
串行维特比解码器以顺序方式单独处理输入位。请按照以下步骤使用串行解码器：
- 按顺序向解码器提供输入位。
- 解码器将更新路径度量并针对每个位做出决策。
- 了解串行解码器可能较慢但可降低复杂性并降低资源使用率。
- 对于优先考虑尺寸、功耗和成本而非速度的应用程序，请使用串行解码器。
- 并行维特比解码器可同时处理多个位。以下是使用并行解码器的方法：
- 同时向解码器提供多个位作为输入，进行并行处理。
- 解码器并行更新各种路径度量，从而加快处理速度。
- 请注意，并行解码器提供了高吞吐量，但增加了复杂性和资源使用率。
- 对于需要快速处理和高吞吐量的应用程序（例如实时通信系统），请选择并行解码器。
常问问题
问：什么是卷积码？
答：卷积码是一种纠错码，广泛用于通信系统中以防止传输错误。
问：维特比解码器如何工作？
答：维特比解码器利用维特比算法根据接收信号识别最可能的传输位序列，从而最大限度地减少解码错误。
问：什么时候应该选择串行维特比解码器而不是并行解码器？
答：如果优先考虑降低复杂性、降低资源使用率和提高成本效率，则选择串行解码器。它适用于速度不是主要考虑因素的应用。
问：维特比译码器常用于哪些应用？
答：维特比译码器在移动电话、卫星通信、数字电视等现代通信系统中有着广泛的应用。
介绍
维特比解码器是数字通信系统中用于解码卷积码的一种算法。卷积码是一种纠错码，广泛应用于通信系统中，以防止传输过程中引入错误。
维特比解码器使用维特比算法（一种动态规划方法）根据接收信号识别最可能的传输比特序列。该算法考虑所有潜在的代码路径，根据接收信号计算最可能的比特序列。然后选择可能性最高的路径。
Viterbi 解码器是一种最大似然解码器，可最大程度地降低解码接收信号时出错的概率，并且以串行方式实现，占用空间小，以并行方式实现，吞吐量更高。它广泛应用于现代通信系统，包括移动电话、卫星通信和数字电视。此 IP 接受 3 位或 4 位软或硬输入。
维特比算法主要有串行和并行两种实现方式，每种方式都有各自的特点和应用，概述如下。
串行维特比译码器
串行维特比解码器单独处理输入位，按顺序更新路径度量并为每个位做出决策。但是，由于其串行处理，它与并行解码器相比速度较慢。串行解码器需要 69 个时钟周期才能生成输出，因为它按顺序更新所有可能的状态度量，并且需要为每个位追溯网格，从而延长了处理时间。
优势tag与并行解码器相比，使用串行解码器的优点在于其复杂性通常较低且硬件资源占用较低。这使得它成为一种优势tag对于尺寸、功耗和成本比速度更重要的应用来说，这是一个很好的选择。
并行维特比译码器
并行维特比解码器旨在同时处理多个位。这是通过采用并行处理方法同时更新各种路径度量来实现的。这种并行性可显著减少生成输出所需的时钟周期数，即 8 个时钟周期。
并行解码器的速度是以增加复杂性和资源使用为代价的，需要更多的硬件来实现并行处理单元，这会增加解码器的大小和功耗。对于需要高吞吐量和快速处理的应用，例如实时通信系统，并行维特比解码器通常是首选。
总之，使用串行还是并行维特比解码器取决于应用的具体要求。在需要最小功率、成本和速度的应用中，串行解码器通常是合适的。但是，对于要求高速度和高吞吐量、性能至关重要的应用，并行解码器是首选，尽管它更复杂且需要更多资源。
概括
下表列出了 Viterbi 解码器 IP 特性的摘要。
表 1. 维特比解码器特性
| 核心版 | 本文档适用于 Viterbi 解码器 v1.1。 |
| 支持的设备系列 | • PolarFire® SoC
• 极地火 |
| 支持的工具流程 | 需要 Libero® SoC v12.0 或更高版本。 |
| 许可 | 任何 Libero 许可证均可免费使用 Viterbi 解码器加密的 RTL。
加密 RTL： 为核心提供了完整的加密 RTL 代码，可使用 SmartDesign 实例化核心。使用 Libero 软件执行仿真、综合和布局。 |
特征
Viterbi解码器IP具有以下特点：
- 支持 3 位或 4 位的软输入宽度
- 支持串行和并行架构
- 支持用户自定义回溯长度，默认值为20
- 支持单极和双极数据类型
- 支持1/2码率
- 支持约束长度为 7
安装说明
IP 核必须通过 Libero SoC 软件中的 IP 目录更新功能自动安装到 Libero® SoC 软件的 IP 目录中，或者从目录中手动下载。将 IP 核安装在 Libero SoC 软件 IP 目录中后，它会在 SmartDesign 中配置、生成和实例化，以纳入 Libero 项目。
设备利用率和性能 (问一个问题）
使用 Synopsys Synplify Pro 工具测量 Viterbi 解码器的资源利用率，结果总结在下表中。
表 2. 设备和资源利用率
| 设备详细信息 | 数据类型 | 建筑学 | 资源 | 性能（兆赫） | 内存 | 数学块 | 全球芯片 | |||
| 家庭 | 设备 | 查找表 | 数字化光纤 | 大容量静态随机存取存储器 | uSRAM | |||||
| PolarFire® SoC | MPFS250T | 单极 | 串行 | 416 | 354 | 200 | 3 | 0 | 0 | 0 |
| 双极 | 串行 | 416 | 354 | 200 | 3 | 0 | 0 | 0 | ||
| 单极 | 平行线 | 13784 | 4642 | 200 | 0 | 0 | 0 | 0 | ||
| 双极 | 平行线 | 13768 | 4642 | 200 | 0 | 0 | 0 | 1 | ||
| PolarFire | 强积金300T | 单极 | 串行 | 416 | 354 | 200 | 3 | 0 | 0 | 0 |
| 双极 | 串行 | 416 | 354 | 200 | 3 | 0 | 0 | 0 | ||
| 单极 | 平行线 | 13784 | 4642 | 200 | 0 | 0 | 0 | 0 | ||
| 双极 | 平行线 | 13768 | 4642 | 200 | 0 | 0 | 0 | 1 | ||
重要的： 该设计通过配置以下 GUI 参数使用 Viterbi 解码器实现：
- 软数据宽度 = 4
- K 长度 = 7
- 编码率 = ½
- 回溯长度 = 20
Viterbi 解码器 IP 配置器
Viterbi 解码器 IP 配置器 (提出问题)
本节提供了view Viterbi 解码器配置器接口及其各种组件。
Viterbi 解码器配置器提供图形界面来配置 Viterbi 解码器 IP 核的参数和设置。它允许用户选择软数据宽度、K 长度、代码速率、回溯长度、数据类型、架构、测试平台和许可证等参数。关键配置如表 3-1 所示。
下图提供了详细的 view 维特比解码器配置器接口。
图 1-1. Viterbi 解码器 IP 配置器
该界面还包括“确定”和“取消”按钮，用于确认或放弃所做的配置。
功能描述
下图显示了维特比解码器的硬件实现。
图 2-1. 维特比解码器的硬件实现
该模块在 DVALID_I 上工作。当 DVALID_I 被断言时，相应的数据将作为输入，然后开始处理。此 IP 有一个历史缓冲区，根据该选择，IP 将使用所选的缓冲区数 DVALID_Is + 一些时钟周期来生成第一个输出。默认情况下，历史缓冲区为 20。并行维特比解码器的输入和输出之间的延迟为 20 DVALID_Is + 14 个时钟周期。串行维特比解码器的输入和输出之间的延迟为 20 DVALID_Is + 72 个时钟周期。
建筑学 （提出问题)
维特比解码器通过查找所有可能的编码器状态的最佳路径来检索最初提供给卷积编码器的数据。对于约束长度为 7 的情况，共有 64 个状态。该架构由以下主要模块组成：
- 分支度量单位 (BMU)
- 路径度量单元 (PMU)
- 追溯单元 (TBU)
- 添加比较选择单元 (ACSU)
下图显示了维特比解码器架构。
图 2-2. 维特比解码器架构
维特比解码器由三个内部模块组成，其解释如下：
- 分支度量单位 (BMU)： BMU 使用诸如二进制数据的汉明距离或高级调制方案的欧几里得距离等指标来计算接收信号与所有潜在传输信号之间的差异。此计算可评估接收信号与可能传输信号之间的相似性。BMU 针对每个接收符号或位处理这些指标，并将结果转发给路径度量单元。
- 路径度量单元 (PMU)： PMU 也称为添加-比较-选择 (ACS) 单元，它通过处理来自 BMU 的分支度量来更新路径度量。它跟踪网格图（可能状态转换的图形表示）中每个状态的最佳路径累积度量。PMU 将新的分支度量添加到每个状态的当前路径度量中，比较通向该状态的所有路径，并选择度量最低的路径，表示最可能的路径。此选择过程在每个 s 上执行tag对网格进行分析，得到每个状态最有可能的路径集合，称为幸存路径。
- 追溯单元 (TBU)： TBU 负责在 PMU 处理接收到的符号后识别最可能的状态序列。它通过从具有最低路径度量的最终状态回溯网格来实现此目的。TBU 从网格结构的末尾开始，并使用指针或引用回溯幸存路径，以确定最可能的传输序列。回溯的长度由卷积码的约束长度决定，会影响解码延迟和复杂性。完成回溯过程后，解码数据将作为输出呈现，通常会删除附加的尾部位，这些位最初是为了清除卷积编码器而包含的。
维特比解码器使用这三个单元将接收到的信号准确地解码为原始传输的数据，并纠正传输过程中可能发生的任何错误。
维特比算法以其高效性而闻名，它是通信系统中解码卷积码的标准方法。
软编码的数据格式有两种：单极性和双极性。下表列出了 3 位软输入的数值及其对应说明。
表 2-1. 3 位软输入
| 描述 | 单极 | 双极 |
| 最强 0 | 000 | 100 |
| 相对较强 0 | 001 | 101 |
| 相对较弱 0 | 010 | 110 |
| 最弱 0 | 011 | 111 |
| 最弱 1 | 100 | 000 |
| 相对较弱 1 | 101 | 001 |
| 相对较强 1 | 110 | 010 |
| 最强 1 | 111 | 100 |
下表列出了标准卷积码。
表 2-2. 标准卷积码
| 约束长度 | 输出率 = 2 | |
| 二进制 | 八进制 | |
| 7 | 1111001 | 171 |
| 1011011 | 133 | |
维特比解码器参数和接口信号 （问一个问题）
本节讨论维特比解码器 GUI 配置器和 I/O 信号中的参数。
配置设置 （问一个问题）
下表列出了 Viterbi 解码器硬件实现中使用的配置参数。这些是通用参数，根据应用程序的要求而变化。
表 3-1。 配置参数
| 参数名称 | 描述 | 价值 |
| 软数据宽度 | 指定用于表示软输入数据宽度的位数 | 用户可选择支持 3 位和 4 位 |
| K 长度 | K是卷积码的约束长度 | 固定为 7 |
| 编码速率 | 表示输入比特与输出比特的比率 | 1/2 |
| 回溯长度 | 确定维特比算法中使用的网格的深度 | 用户定义的值，默认值为 20 |
| 数据类型 | 允许用户选择输入数据类型 | 用户可选择并支持以下选项：
• 单极 • 双极 |
| 建筑学 | 指定实施架构的类型 | 支持以下实现类型：
• 平行线 • 串行 |
输入和输出信号 （问一个问题）
下表列出了 Viterbi 解码器 IP 的输入和输出端口。
表 3-2. 输入和输出端口
| 信号名称 | 方向 | 宽度 | 描述 |
| SYS_CLK_I | 输入 | 1 | 输入时钟信号 |
| 阿尔斯特 | 输入 | 1 | 输入复位信号（异步有效低电平复位） |
| 数据_I | 输入 | 6 | 数据输入信号（MSB 3位IDATA，LSB 3位QDATA） |
| 有效值 | 输入 | 1 | 数据有效输入信号 |
| 数据_O | 输出 | 1 | 维特比解码器数据输出 |
| 有效值 | 输出 | 1 | 数据有效输出信号 |
时序图
本节讨论维特比解码器的时序图。
下图显示了适用于串行和并行模式配置的维特比解码器的时序图。
图 4-1. 时序图
- 串行维特比解码器至少需要 69 个时钟周期（吞吐量）才能生成输出。
- 要计算串行维特比解码器的延迟，请使用以下公式：
- 历史缓冲区数乘以 DVALID + 72 个时钟周期
- 例如ample，如果历史缓冲区长度设置为20，那么
- 延迟 = 20 个有效值 + 72 个时钟周期
- 并行维特比解码器至少需要 8 个时钟周期（吞吐量）来生成输出。
- 要计算并行维特比解码器的延迟，请使用以下公式：
- 历史缓冲区数乘以 DVALID + 14 个时钟周期
- 例如ample，如果历史缓冲区长度设置为20，那么
- 延迟 = 20 个有效值 + 14 个时钟周期
重要的： 串行和并行维特比解码器的时序图相同，除了每个解码器所需的时钟周期数不同。
测试台仿真
作为amp测试平台用于检查 Viterbi 解码器的功能。要使用测试平台模拟核心，请执行以下步骤：
- 打开 Libero® SoC 应用程序，单击目录 > View > Windows > Catalog，然后展开 Solutions-Wireless。双击 Viterbi_Decoder，然后单击 OK。与 IP 相关的文档列在文档下。
重要的： 如果您没有看到“目录”选项卡，请导航至 View Windows 菜单，然后单击目录以使其可见。 - 按需求配置IP，如图1-1所示。
- 必须配置 FEC 编码器才能测试 Viterbi 解码器。打开目录并配置 FEC 编码器 IP。
- 导航到“刺激层次结构”选项卡，然后单击“构建层次结构”。
- 在“刺激层次结构”选项卡上，右键单击测试台（vit_decoder_tb（vit_decoder_tb.v [work]）），然后单击“模拟预合成器设计”>“以交互方式打开”。
重要的： 如果您没有看到 Stimulus Hierarchy 选项卡，请导航至 View > Windows 菜单并单击 Stimulus Hierarchy 使其可见。
ModelSim® 工具与测试台一起打开，如下图所示。
图 5-1. ModelSim 工具仿真窗口
重要的
- 如果由于.do 中指定的运行时间限制而中断模拟 file，使用run -all命令完成模拟。
- 运行仿真后，测试台生成两个 files（fec_input.txt、vit_output.txt），你可以比较两者 files 表示模拟成功。
修订历史 (提出问题)
修订历史描述了文档中实施的更改。更改按修订列出，从最新发布开始。
表 6-1。 修订记录
| 修订 | 日期 | 描述 |
| B | 06/2024 | 以下是该文件 B 版的更改列表：
• 更新了简介部分的内容 • 在设备利用率和性能部分添加了表 2 • 添加了 1. Viterbi 解码器 IP 配置器部分 • 增加了内部块的内容，更新了表 2-1，并增加了表 2-2。 2.1. 架构部分 • 更新了 3.配置设置部分中的表 1-3.1 • 在 4. 时序图部分添加了图 1-4 和注释 • 更新了 5. 测试台仿真部分中的图 1-5 |
| A | 05/2023 | 初始版本 |
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| 印第安纳州诺布尔斯维尔 | |||
| 电话: 317-773-8323 | |||
| 传真： 317-773-5453 | |||
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| 洛杉矶 | |||
| 加利福尼亚州米申维耶荷 | |||
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| 北卡罗来纳州罗利 | |||
| 电话: 919-844-7510 | |||
| 纽约州纽约市 | |||
| 电话: 631-435-6000 | |||
| 加利福尼亚州圣何塞 | |||
| 电话: 408-735-9110 | |||
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| 加拿大 – 多伦多 | |||
| 电话: 905-695-1980 | |||
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