Manuale Utente Decodificatore MICROCHIP Viterbi

Il decoder seriale Viterbi elabora i bit di input individualmente in modo sequenziale. Seguire questi passaggi per utilizzare il decodificatore seriale:

Fornire i bit di ingresso in sequenza al decodificatore.
Il decodificatore aggiornerà le metriche del percorso e prenderà decisioni per ciascun bit.

Tieni presente che il decodificatore seriale potrebbe essere più lento ma offre una complessità ridotta e un utilizzo inferiore delle risorse.
Utilizza il decodificatore seriale per applicazioni che danno priorità alle dimensioni, al consumo energetico e ai costi rispetto alla velocità.

Il decoder parallelo Viterbi elabora più bit contemporaneamente. Ecco come utilizzare il decodificatore parallelo:
Fornire contemporaneamente più bit come input al decodificatore per l'elaborazione parallela.

Il decodificatore aggiorna varie metriche di percorso in parallelo, con conseguente elaborazione più rapida.
Tieni presente che il decodificatore parallelo offre un throughput elevato a scapito di una maggiore complessità e utilizzo delle risorse.

Scegli il decodificatore parallelo per applicazioni che richiedono elaborazione rapida e throughput elevato, come i sistemi di comunicazione in tempo reale.

Domande frequenti

D: Cosa sono i codici convoluzionali?

R: I codici convoluzionali sono codici di correzione degli errori ampiamente utilizzati nei sistemi di comunicazione per proteggersi dagli errori di trasmissione.

D: Come funziona il Decoder Viterbi?

R: Il Decoder Viterbi utilizza l'algoritmo Viterbi per identificare la sequenza più probabile di bit trasmessi in base al segnale ricevuto, minimizzando gli errori di decodifica.

D: Quando conviene scegliere un Decoder Viterbi Seriale rispetto ad uno Parallelo?

R: Scegli un decodificatore seriale quando dai priorità alla riduzione della complessità, al minor utilizzo delle risorse e all'efficienza dei costi. È adatto per applicazioni in cui la velocità non è la preoccupazione principale.

D: In quali applicazioni viene comunemente utilizzato il Decoder Viterbi?

R: Il decoder Viterbi è ampiamente utilizzato nei moderni sistemi di comunicazione come telefoni cellulari, comunicazioni satellitari e televisione digitale.

Introduzione

Il Viterbi Decoder è un algoritmo utilizzato nei sistemi di comunicazione digitale per decodificare codici convoluzionali. I codici convoluzionali sono codici di correzione degli errori ampiamente utilizzati nei sistemi di comunicazione per proteggere dagli errori introdotti durante la trasmissione.
Il decoder Viterbi identifica la sequenza più probabile di bit trasmessi in base al segnale ricevuto utilizzando l'algoritmo di Viterbi, un approccio di programmazione dinamica. Questo algoritmo considera tutti i potenziali percorsi del codice per calcolare la sequenza di bit più probabile in base al segnale ricevuto. Quindi seleziona il percorso con la massima probabilità.
Il Viterbi Decoder è un decoder a massima verosimiglianza, che minimizza la probabilità di errore nella decodifica del segnale ricevuto ed è implementato in Seriale, occupando una piccola area, e in Parallelo per un throughput più elevato. È ampiamente utilizzato nei moderni sistemi di comunicazione, inclusi i telefoni cellulari, le comunicazioni satellitari e la televisione digitale. Questo IP accetta input soft o hard a 3 o 4 bit.
L'algoritmo di Viterbi può essere implementato utilizzando due approcci principali: seriale e parallelo. Ciascun approccio ha caratteristiche e applicazioni distinte, descritte di seguito.
Decodificatore seriale Viterbi
Il decodificatore seriale Viterbi elabora i bit di input individualmente, aggiornando sequenzialmente le metriche del percorso e prendendo decisioni per ciascun bit. Tuttavia, a causa dell'elaborazione seriale, tende ad essere più lento rispetto alla sua controparte parallela. Il decodificatore seriale richiede 69 cicli di clock per generare un output a causa dell'aggiornamento sequenziale di tutte le possibili metriche di stato e della necessità di risalire attraverso il trellis per ciascun bit, con conseguente tempo di elaborazione prolungato.
Il vantaggiotagIl vantaggio di utilizzare un decoder seriale risiede nella sua complessità tipicamente ridotta e nel minore utilizzo delle risorse hardware, rispetto a un decoder parallelo. Questo lo rende un vantaggiotagun'ottima opzione per le applicazioni in cui le dimensioni, il consumo energetico e i costi sono più critici della velocità.
Decodificatore Parallelo Viterbi
Il decoder parallelo Viterbi è progettato per elaborare contemporaneamente più bit. Ciò si ottiene impiegando metodologie di elaborazione parallela per aggiornare simultaneamente varie metriche di percorso. Tale parallelismo si traduce in una significativa riduzione del numero di cicli di clock necessari per generare un'uscita, ovvero 8 cicli di clock.
La velocità del decodificatore parallelo comporta un aumento della complessità e dell'utilizzo delle risorse, richiedendo più hardware per implementare gli elementi di elaborazione parallela, che possono aumentare le dimensioni e il consumo energetico del decodificatore. Per le applicazioni che richiedono un throughput elevato e un'elaborazione rapida, come i sistemi di comunicazione in tempo reale, è spesso preferito il decoder parallelo Viterbi.
In sintesi, la decisione tra l'utilizzo di un Decoder Viterbi Seriale e Parallelo dipende dai requisiti specifici dell'applicazione. Nelle applicazioni che richiedono potenza, costi e velocità minimi, in genere è appropriato un decodificatore seriale. Tuttavia, per le applicazioni che richiedono alta velocità e throughput elevato, dove le prestazioni sono fondamentali, un decoder parallelo è l'opzione preferita, anche se è più complesso e richiede più risorse.

Riepilogo
Nella tabella seguente sono riepilogate le caratteristiche IP del Decoder Viterbi.
Tabella 1. Caratteristiche del decodificatore Viterbi

Versione principale	Questo documento si applica a Viterbi Decoder v1.1.
Famiglie di dispositivi supportate	• SoC PolarFire® • PolarFire
Flusso di strumenti supportato	Richiede Libero® SoC v12.0 o versioni successive.
Licenza	Il Viterbi Decoder crittografato RTL è liberamente disponibile con qualsiasi licenza Libero. RTL crittografato: Per il core viene fornito un codice RTL crittografato completo, che consente di istanziare il core con SmartDesign. Simulazione, sintesi e layout vengono eseguiti con il software Libero.

Caratteristiche
Viterbi Decoder IP ha le seguenti caratteristiche:

Supporta larghezze di input soft di 3 bit o 4 bit
Supporta l'architettura seriale e parallela

Supporta lunghezze di traceback definite dall'utente e il valore predefinito è 20
Supporta tipi di dati unipolari e bipolari

Supporta una velocità di codice di 1/2
Supporta la lunghezza del vincolo che è 7

Istruzioni per l'installazione

Il core IP deve essere installato automaticamente nel catalogo IP del software Libero® SoC tramite la funzione di aggiornamento del catalogo IP nel software Libero SoC, oppure viene scaricato manualmente dal catalogo. Una volta installato il core IP nel catalogo IP del software Libero SoC, viene configurato, generato e istanziato all'interno di SmartDesign per essere incluso nel progetto Libero.

Utilizzo e prestazioni del dispositivo (Fai una domanda)
L'utilizzo delle risorse per Viterbi Decoder viene misurato utilizzando lo strumento Synopsys Synplify Pro e i risultati sono riepilogati nella tabella seguente.
Tabella 2. Utilizzo di dispositivi e risorse

Dettagli del dispositivo		Tipo di dati	Architettura	Risorse		Prestazioni (MHz)	RAM		Blocchi matematici	Chip Globali
Famiglia	Dispositivo	Tipo di dati	Architettura	LUT	DFF	Prestazioni (MHz)	LSRAM	usRAM	Blocchi matematici	Chip Globali
SoC PolarFire®	MPFS250T	unipolare	Seriale	416	354	200	3	0	0	0
		Bipolare	Seriale	416	354	200	3	0	0	0
		unipolare	Parallelo	13784	4642	200	0	0	0	0
		Bipolare	Parallelo	13768	4642	200	0	0	0	1
Fuoco Polare	MPF300T	unipolare	Seriale	416	354	200	3	0	0	0
		Bipolare	Seriale	416	354	200	3	0	0	0
		unipolare	Parallelo	13784	4642	200	0	0	0	0
		Bipolare	Parallelo	13768	4642	200	0	0	0	1

Importante: La progettazione viene implementata utilizzando Viterbi Decoder configurando i seguenti parametri della GUI:

Larghezza dati soft = 4
Lunghezza K = 7
Tasso di codice = ½
Lunghezza tracciatura = 20

Configuratore IP Decoder Viterbi

Configuratore IP Decoder Viterbi (Fai una domanda)
Questa sezione fornisce una panoramicaview dell'interfaccia del Viterbi Decoder Configurator e dei suoi vari componenti.
Il Viterbi Decoder Configurator fornisce un'interfaccia grafica per configurare i parametri e le impostazioni per un core IP del decoder Viterbi. Consente all'utente di selezionare parametri quali Larghezza dati soft, Lunghezza K, Velocità codice, Lunghezza tracciatura, Tipo dati, Architettura, Testbench e Licenza. Le configurazioni principali sono descritte nella Tabella 3-1.
La figura seguente fornisce un dettaglio view dell'interfaccia del Viterbi Decoder Configurator.
Figura 1-1. Configuratore IP Decoder Viterbi

L'interfaccia include anche i pulsanti OK e Annulla per confermare o annullare le configurazioni effettuate.

Descrizione funzionale

La figura seguente mostra l'implementazione hardware del Decoder Viterbi.
Figura 2-1. Implementazione Hardware del Decoder Viterbi

Questo modulo funziona su DVALID_I. Quando viene affermato DVALID_I, i rispettivi dati vengono presi come input e il processo viene avviato. Questo IP ha un buffer della cronologia e in base a tale selezione, l'IP utilizza il numero di buffer selezionato di DVALID_Is + Alcuni cicli di clock per generare il primo output. Per impostazione predefinita, il buffer della cronologia è 20. La latenza tra l'ingresso e l'uscita del decoder parallelo Viterbi è 20 DVALID_Is + 14 cicli di clock. La latenza tra ingresso e uscita del Decoder Seriale Viterbi è di 20 DVALID_Is + 72 Cicli di Clock.

Architettura (Fai una domanda)
Viterbi Decoder recupera i dati inizialmente forniti al Convolutional Encoder trovando il percorso migliore attraverso tutti i possibili stati dell'encoder. Per una lunghezza del vincolo pari a 7, sono presenti 64 stati. L’architettura è composta dai seguenti blocchi principali:

Unità metrica di ramo (BMU)

Unità metrica del percorso (PMU)
Unità di tracciamento (TBU)
Aggiungi Confronta Seleziona Unità (ACSU)

La figura seguente mostra l'architettura del Decoder Viterbi.
Figura 2-2. Architettura del decodificatore di Viterbi

Il Decoder Viterbi è composto da tre blocchi interni che vengono di seguito spiegati:

Unità metrica di ramo (BMU): La BMU calcola la discrepanza tra il segnale ricevuto e tutti i potenziali segnali trasmessi, utilizzando parametri come la distanza di Hamming per dati binari o la distanza euclidea per schemi di modulazione avanzati. Questo calcolo valuta la somiglianza tra i segnali ricevuti e quelli eventualmente trasmessi. La BMU elabora questi parametri per ciascun simbolo o bit ricevuto e inoltra i risultati all'unità metrica del percorso.
Unità metrica del percorso (PMU): La PMU, nota anche come unità Add-Compare-Select (ACS), aggiorna le metriche del percorso elaborando le metriche dei rami dalla BMU. Tiene traccia della metrica cumulativa del percorso migliore per ciascuno stato nel diagramma a traliccio (una rappresentazione grafica delle possibili transizioni di stato). La PMU aggiunge la nuova metrica del ramo alla metrica del percorso corrente per ciascuno stato, confronta tutti i percorsi che portano a quello stato e seleziona quello con la metrica più bassa, indicando il percorso più probabile. Questo processo di selezione viene effettuato ad ogni stage del traliccio, risultando in una raccolta dei percorsi più probabili, noti come percorsi sopravvissuti, per ciascuno stato.
Unità di tracciabilità (TBU): La TBU è responsabile dell'identificazione della sequenza più probabile di stati, in seguito all'elaborazione dei simboli ricevuti dalla PMU. A tale scopo, ripercorre il traliccio dallo stato finale con la metrica del percorso più basso. La TBU inizia dalla fine della struttura a traliccio e ripercorre i percorsi sopravvissuti utilizzando puntatori o riferimenti, per determinare la sequenza trasmessa più probabile. La lunghezza del traceback è determinata dalla lunghezza del vincolo del codice convoluzionale, che influisce sia sulla latenza che sulla complessità della decodifica. Dopo aver completato il processo di traceback, i dati decodificati vengono presentati come output, solitamente con i bit di coda aggiunti rimossi, che erano inizialmente inclusi per cancellare il codificatore convoluzionale.

Il Decoder Viterbi utilizza queste tre unità per decodificare accuratamente il segnale ricevuto nei dati originali trasmessi, correggendo eventuali errori che potrebbero essersi verificati durante la trasmissione.
Rinomato per la sua efficienza, l'algoritmo di Viterbi è il metodo standard per decodificare i codici convoluzionali all'interno dei sistemi di comunicazione.
Sono disponibili due formati dati per il soft coding: unipolare e bipolare. La tabella seguente elenca i valori e le descrizioni corrispondenti per l'ingresso software a 3 bit.
Tabella 2-1. Ingressi software a 3 bit

Descrizione	unipolare	Bipolare
Più forte 0	000	100
Relativamente forte 0	001	101
Relativamente debole 0	010	110
Più debole 0	011	111
Più debole 1	100	000
Relativamente debole 1	101	001
Relativamente forte 1	110	010
Più forte 1	111	100

La tabella seguente elenca il codice di convoluzione standard.
Tabella 2-2. Codice di convoluzione standard

Lunghezza del vincolo	Tasso di uscita = 2
	Binario	Ottale
7	1111001	171
	1011011	133

Parametri del decodificatore Viterbi e segnali di interfaccia (Fai una domanda)
Questa sezione tratta i parametri nel configuratore della GUI del decoder Viterbi e i segnali I/O.

Impostazioni di configurazione (Fai una domanda)
Nella tabella seguente sono elencati i parametri di configurazione utilizzati nell'implementazione hardware del Viterbi Decoder. Questi sono parametri generici e variano in base ai requisiti dell'applicazione.
Tabella 3-1. Parametri di configurazione

Nome del parametro	Descrizione	Valore
Larghezza dati soft	Specifica il numero di bit utilizzati per rappresentare la larghezza dei dati di input software	Selezionabile dall'utente che supporta 3 e 4 bit
Lunghezza K	K è la lunghezza del vincolo del codice convoluzionale	Fisso a 7
Tasso di codice	Indica il rapporto tra bit di ingresso e bit di uscita	1/2
Lunghezza della traccia	Determina la profondità del traliccio utilizzato nell'algoritmo di Viterbi	Il valore definito dall'utente e per impostazione predefinita è 20
Tipo di dati	Consente agli utenti di selezionare il tipo di dati di input	Selezionabile dall'utente e supporta le seguenti opzioni: • Unipolare • Bipolare
Architettura	Specifica il tipo di architettura di implementazione	Supporta i seguenti tipi di implementazione: • Parallelo • Seriale

Segnali di ingressi e uscite (Fai una domanda)
La tabella seguente elenca le porte di ingresso e uscita del Viterbi Decoder IP.
Tabella 3-2. Porte di ingresso e uscita

Nome del segnale	Direzione	Larghezza	Descrizione
SYS_CLK_I	Ingresso	1	Segnale di clock in ingresso
ARSTN_I	Ingresso	1	Segnale di reset in ingresso (reset asincrono attivo-basso)
DATI_I	Ingresso	6	Segnale di ingresso dati (MSB IDATA a 3 bit, LSB QDATA a 3 bit)
DVALID_I	Ingresso	1	Segnale di ingresso dati valido
DATI_O	Produzione	1	Uscita dati decoder Viterbi
DVALID_O	Produzione	1	Segnale di uscita dati valido

Diagrammi di temporizzazione

In questa sezione vengono discussi i diagrammi temporali del decoder Viterbi.
La figura seguente mostra il diagramma temporale del Decoder Viterbi che si applica sia alla configurazione in modalità Seriale che Parallela.
Figura 4-1. Diagramma temporale

Il decodificatore seriale Viterbi richiede un minimo di 69 cicli di clock (throughput) per generare l'output.
Per calcolare la latenza del Decoder Seriale Viterbi utilizzare la seguente equazione:

Numero di tempi di buffer della cronologia DVALID + 72 cicli di clock
Per esempioample, se la lunghezza del buffer della cronologia è impostata su 20, allora
Latenza = 20 valori validi + 72 cicli di clock

Il decoder parallelo Viterbi richiede un minimo di 8 cicli di clock (Throughput) per generare l'output.
Per calcolare la latenza del Decoder Parallelo Viterbi utilizzare la seguente equazione:
Numero di tempi di buffer della cronologia DVALID + 14 cicli di clock

Per esempioample, se la lunghezza del buffer della cronologia è impostata su 20, allora
Latenza = 20 valori validi + 14 cicli di clock

Importante: Il diagramma temporale per i decoder Viterbi Seriale e Parallelo è identico, ad eccezione del numero di cicli di clock richiesti per ciascun decoder.

Simulazione del banco di prova

COMEampviene fornito il banco di prova per verificare la funzionalità del Decoder Viterbi. Per simulare il core utilizzando il banco di prova, eseguire i seguenti passaggi:

Aprire l'applicazione Libero® SoC, fare clic su Catalogo > View > Windows > Catalogo, quindi espandere Solutions-Wireless. Fare doppio clic su Viterbi_Decoder, quindi fare clic su OK. La documentazione associata a IP è elencata in Documentazione.
Importante: Se non vedi la scheda Catalogo, vai al View menu Windows, quindi fare clic su Catalogo per renderlo visibile.
Configurare l'IP secondo i requisiti, come mostrato nella Figura 1-1.

L'encoder FEC deve essere configurato per testare il Decoder Viterbi. Apri il Catalogo e configura l'IP dell'Encoder FEC.
Passare alla scheda Gerarchia degli stimoli e fare clic su Costruisci gerarchia.
Nella scheda Gerarchia degli stimoli, fare clic con il pulsante destro del mouse su testbench (vit_decoder_tb(vit_decoder_tb.v [lavoro])), quindi fare clic su Simula progettazione pre-synth > Apri in modo interattivo.

Importante: Se non vedi la scheda Gerarchia degli stimoli, vai a View > menu Windows e fare clic su Stimulus Hierarchy per renderlo visibile.
Lo strumento ModelSim® si apre con il banco di prova, come mostrato nella figura seguente.
Figura 5-1. Finestra di simulazione dello strumento ModelSim

Importante

Se la simulazione viene interrotta a causa del limite di tempo di esecuzione specificato nel file.do file, utilizzare il comando run -all per completare la simulazione.
Dopo aver eseguito la simulazione, il banco di prova ne genera due files (fec_input.txt, vit_output.txt) e puoi confrontare i due files per una simulazione di successo.

Cronologia delle revisioni (Fai una domanda)
La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.

Tabella 6-1. Cronologia delle revisioni

Revisione

Data

Descrizione

06/2024

Di seguito l'elenco delle modifiche apportate alla revisione B del documento:

• Aggiornato il contenuto della sezione Introduzione

• Aggiunta la Tabella 2 nella sezione Utilizzo e prestazioni del dispositivo

• Aggiunta 1. Sezione Configuratore IP Decoder Viterbi

• Aggiunto il contenuto relativo ai blocchi interni, aggiornata la Tabella 2-1 e aggiunta la Tabella 2-2 in

2.1. Sezione Architettura

• Aggiornata la Tabella 3-1 in 3.1. Sezione Impostazioni di configurazione

• Aggiunta la Figura 4-1 e una nota nella sezione 4. Diagrammi temporali

• Aggiornata la Figura 5-1 in 5. Sezione Simulazione banco di prova

05/2023

Versione iniziale

Supporto FPGA per microchip

Il gruppo di prodotti Microchip FPGA supporta i propri prodotti con vari servizi di supporto, tra cui Servizio clienti, Centro assistenza tecnica clienti, a websito e uffici vendite in tutto il mondo. Si consiglia ai clienti di visitare le risorse online di Microchip prima di contattare l'assistenza poiché è molto probabile che le loro domande abbiano già ricevuto risposta.
Contattare il Centro di assistenza tecnica tramite il websito a www.microchip.com/support. Indica il numero di parte del dispositivo FPGA, seleziona la categoria di custodia appropriata e carica il progetto files durante la creazione di un caso di supporto tecnico.
Contatta il servizio clienti per assistenza non tecnica sui prodotti, ad esempio prezzi dei prodotti, aggiornamenti dei prodotti, informazioni sull'aggiornamento, stato dell'ordine e autorizzazione.

Dal Nord America, chiamare 800.262.1060
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Distributore o rappresentante

Ufficio Commerciale Locale
Ingegnere di soluzioni integrate (ESE)
Supporto tecnico

I clienti devono contattare il loro distributore, rappresentante o ESE per ricevere supporto. Sono disponibili anche uffici vendite locali per aiutare i clienti. Un elenco di uffici vendite e sedi è incluso in questo documento.
Il supporto tecnico è disponibile tramite websito a: www.microchip.com/support
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Si noti quanto segue in merito alla funzionalità di protezione del codice sui prodotti Microchip:

I prodotti Microchip soddisfano le specifiche contenute nella rispettiva scheda tecnica Microchip.
Microchip ritiene che la sua famiglia di prodotti sia sicura se utilizzata nel modo previsto, nel rispetto delle specifiche operative e in condizioni normali.

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Né Microchip né alcun altro produttore di semiconduttori può garantire la sicurezza del suo codice. La protezione del codice non significa che stiamo garantendo che il prodotto sia "indistruttibile". La protezione del codice è in continua evoluzione. Microchip si impegna a migliorare costantemente le funzionalità di protezione del codice dei nostri prodotti.

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